JP2008098553A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 フィン間の距離がフォトリソグラフィの解像度に依存せず、安定した電気的特性を有する半導体装置を製造するための簡略化された製造方法を提供する。
【解決手段】 第1の絶縁膜をマスクとして半導体基板をエッチングし、素子領域を画定する工程と、第1の絶縁膜を等方性エッチングして縮小する工程と、縮小された第1の絶縁膜の側面にサイドウォールを形成する工程と、第1の絶縁膜を除去する工程と、サイドウォールをマスクとして素子領域をエッチングし当該素子領域内にトレンチを形成することで、素子領域に複数のフィン部を形成する工程と、を含む。
【選択図】 図10
【解決手段】 第1の絶縁膜をマスクとして半導体基板をエッチングし、素子領域を画定する工程と、第1の絶縁膜を等方性エッチングして縮小する工程と、縮小された第1の絶縁膜の側面にサイドウォールを形成する工程と、第1の絶縁膜を除去する工程と、サイドウォールをマスクとして素子領域をエッチングし当該素子領域内にトレンチを形成することで、素子領域に複数のフィン部を形成する工程と、を含む。
【選択図】 図10
Description
本発明は、半導体装置に関し、特に、チャネル部に複数のフィン(Fin)拡散層を有する半導体装置及びその製造方法に関する。
従来のマルチチャネルフィン構造の半導体装置は、以下の工程により製造される(例えば、特許文献1参照。)。
まず、基板上にハードマスクを形成し、形成されたハードマスクが活性領域に対応する形状となるように、フォトリソグラフィを用いてパターニングする。
次に、パターニングされたハードマスクを用いて基板をエッチングし、活性領域を定義する。
続いて、ハードマスクを等方性エッチングして縮小する。
それから、第1の誘電体膜で素子分離領域を埋め込むとともに、ハードマスクを埋め込む。
次に、ハードマスクの表面を平坦化終了点として、第1の誘電体膜をCMP(Chemical Mechanical Polish:化学機械研磨)により研磨して平坦化する。
次に、ダミーゲートパターンを形成するように、フォトリソグラフィを用いて、誘電体膜及びハードマスクをパターニングする。
それから、ダミーゲートパターンを埋め込むように、第2の誘電体膜を形成し、ハードマスクの表面を平坦化終了点としてCMPにより表面を平坦化する。
次に、ハードマスクを選択的に除去し、第1及び第2の誘電体膜をマスクとして、基板をエッチングして中心トレンチを形成する。
次に、第1及び第2の誘電体膜を部分的に除去し、その表面位置を中心トレンチの深さに合わせる。
続いて、ゲート膜の形成及びゲート導電層の形成を行い、フォトリソグラフィを用いてゲート導電層をパターニングし、ゲート電極とする。
以上のようにして、従来のマルチチャネルフィン構造の半導体装置は製造される。
また、従来の技術として、サイドウォールを利用してマルチチャネルフィン構造を形成する技術も知られている(例えば、特許文献2参照。)。
従来のマルチチャネルフィン構造の半導体装置の製造方法においては、上述したように、マルチチャネルフィン構造を形成するために、フォトリソグラフィ(PR)工程が2回、平坦化(CMP)工程が2回必要であるため、その製造工程が煩雑であるという問題点がある。
また、従来の方法では、ダミーゲートパターンの幅をゲート電極と同じにしているため、ゲート電極を形成する際には、ダミーゲートパターンの形成位置に正確に一致させなければならず、高い位置合わせ精度を必要とするという問題点がある。位置ずれが生じると、ゲート電極を形成する際、中心トレンチ内にゲート電極材料が入り込み、その後のエッチングによっても除去が困難になるからである。また、フィン部以外にチャネルが形成され、電気的特性が劣化するおそれがあるからである。
ここで、高い位置合わせ精度を不要にするため、ダミーゲートの幅(=中心トレンチの幅)をゲート電極の幅より小さくすることを考えると、図30において、素子領域31に直交するよう形成されるゲート電極32の両側端から中心トレンチ33の端部までの距離が所定値以上である必要がある。例えば、ゲート電極32の幅をD31=60nmとして、中心トレンチ33が左右にそれぞれD32=D33=20nmの余裕を持つとすると、中心トレンチの長さは、60−20−20=20nmとなる。この長さがチャネル部として実際に使用されるフィンの長さであり、ゲート電極の幅に比べ大きく制限される。また、この構成では、ソースSとドレインDとの間に形成される電流パスとして、2つのフィンを通る電流パスPath1およびPath2以外に、中央トレンチ33の下を通る電流パスPath3が存在する。電流パスPath3は、図31に示されるように、電流パスPath1,2よりも、D34×2に等しい長さ分だけ長い。このため、この半導体装置は、互いに異なる閾値を持つトランジスタ部分を有するため、その応答特性が悪い。
また、従来のサイドウォールを用いる方法は、フォトリソグラフィを用いて形成した細線状の多結晶シリコン膜の側壁にサイドウォールを形成するものであるため、そのサイドウォールを利用して形成されたフィン間の距離が、細線状多結晶シリコン膜の幅、即ち、フォトリソグラフィの解像度に依存する。このため、従来のサイドウォールを用いる方法で形成されたマルチチャネルフィン構造は、フィン間の距離が比較的大きいという問題点がある。
そこで、本発明は、製造工程が簡略化された半導体装置の製造方法を提供することを目的とする。
また、本発明は、フィン間の距離がフォトリソグラフィの解像度に依存せず、安定した電気的特性を有する半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、絶縁膜をエッチングマスクとして半導体基板をエッチングすることにより画定された素子領域と、前記絶縁膜を縮小し、その側面にサイドウォールを形成し、当該サイドウォールをエッチングマスクとして前記素子領域の一部をエッチングすることにより形成された複数のフィン部と、を有すること特徴とする。
前記半導体装置において、前記フィン部の長さは、当該フィン部と直交するように形成されるゲート電極の幅よりも長い。
また、本発明の半導体装置の製造方法は、第1の絶縁膜をマスクとして半導体基板をエッチングし、素子領域を画定する工程と、前記第1の絶縁膜を等方性エッチングして縮小する工程と、縮小された前記第1の絶縁膜の側面にサイドウォールを形成する工程と、前記第1の絶縁膜を除去する工程と、前記サイドウォールをマスクとして前記素子領域をエッチングし当該素子領域内にトレンチを形成することで、前記素子領域に複数のフィン部を形成する工程と、を含むことを特徴とする。
前記半導体装置の製造方法は、前記素子領域を画定した後、第2の絶縁膜で埋め込みを行う工程と、前記第2の絶縁膜の表面を平坦化する工程と、前記第2の絶縁膜の表面位置を前記素子領域の高さにまで低下させる工程と、をさらに含んでよい。
本発明によれば、素子領域を画定するために用いられるマスクを縮小し、その側面にサイドウォールを形成し、そのサイドウォールを、フィン部を形成するためのエッチングマスクとして用いるようにしたことで、マスク形成のためのフォトリソグラフィ工程及び平坦化工程を不要にでき、製造工程を簡略化できるとともに、フォトリソグラフィの解像度の制限を受けることなく、狭い間隔で複数のフィンを形成することができる。
また、本発明によれば、フィン部の長さをゲート電極の幅より長くしたことで、安定した電気的特性を得ることができる。
以下、図面を参照して、本発明を実施するための最良の形態について詳細に説明する。
図1乃至図17は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す図である。
まず、図1に示すように、シリコン基板11上に第1の絶縁膜(例えば、窒化膜)12を成膜し、さらにその上にフォトレジスト膜13を形成する。
次に、フォトリソグラフィ技術によりフォトレジスト膜13を拡散層パターン(素子領域パターン)にパターニングする。そして、パターニングされたフォトレジスト膜13をエッチングマスクとして、図2に示すように、第1の絶縁膜12をエッチング(パターニング)する。
次に、フォトレジスト膜13を除去し、第1の絶縁膜12をエッチングマスクとして、半導体基板11をドライエッチング(異方性エッチング)し、図3に示すように、拡散層(素子領域)14を画定する。
次に、第1の絶縁膜12とは異なる第2の絶縁膜(例えば、酸化膜)15を全面に形成し、拡散層14の周囲(図示しない他の拡散層との間)を埋設する。それから、第1の絶縁膜12をストッパーとして、第2の絶縁膜15に対してCMPを行い、図4に示すように、表面を平坦化(即ち、第1の絶縁膜12の上面と第2の絶縁膜15の上面とを一致)させる。なお、第2の絶縁膜15は、ドライエッチング及びウェットエッチング時に、第1の絶縁膜12に対して選択比が取れるものとする。
続いて、図5に示すように、第2の絶縁膜15の上面位置をシリコン基板11の表面位置に一致させるため、第2の絶縁膜15をウェットエッチングする。
次に、第1の絶縁膜12をウェットエッチング(等方性エッチング)し、図6に示すように、その幅をD1に縮小する。これにより、第1の絶縁膜12の側面は、拡散層14の側面より距離D2だけ、拡散層14の内側に位置する。このときの平面図を図7に示す。なお、図7におけるX1−X1線断面が図6に対応している(以降、他の断面図と平面図との関係も同様である。)。
第1の絶縁膜12の幅D1は、縮小前のサイズ(拡散層のサイズ)と、第1の絶縁膜12を等方性エッチングする際のエッチング条件とによって決まり、フォトグラフィーによる解像度以下、例えば30nm以下とすることができる。
距離D2も、また、第1の絶縁膜12を等方性エッチングする際のエッチング条件により決まり、例えば30nm以下とすることができる。なお、この距離D2が、後に形成されるフィン部の幅となる。
次に、第1の絶縁膜12に対して、ドライエッチング及びウェットエッチング時に選択比が取れる第3の絶縁膜(例えば、酸化膜)を全面に成膜する。そして、第3の絶縁膜をドライエッチング(異方性エッチング)することにより、第1の絶縁膜12の側面に、図8に示すような幅D3(>D2)程度のサイドウォール16を形成する。このときの平面図を図9に示す。
次に、第1の絶縁膜12をウェットエッチングし、除去する。このとき、第2及び第3の絶縁膜は、第1の絶縁膜12に対するウェットエッチングに対して、選択比があるため、エッチングされることはほとんどない。したがって、実質上第1の絶縁膜12のみが除去され、サイドウォール16に囲まれた領域でのみ、拡散層14が露出する。
次に、図10に示すように、サイドウォール16をエッチングマスクとして、サイドウォール16に囲まれた領域に露出する拡散層14をドライエッチングする。このドライエッチングにより、拡散層14の中央領域には、深さD4のトレンチ17が形成される。このときの平面図を図11に示す。
この後、サイドウォール16をウェットエッチング等により除去する。続けて、図12に示すように、第2の絶縁膜15の上面から深さD4に相当する部分だけ、ウェットエッチング等により除去し、第2の絶縁膜の表面位置をトレンチの底面位置(フィンの高さ)に合わせる。これにより、高さがD4に等しい、フィン18が形成される。このときの平面図を図13に示す。
次に、図14に示すように、熱酸化等により、トレンチ17が形成された拡散層14の表面にゲート酸化膜19を成膜し、その上にゲート電極膜20を形成する。それから、フォトリソグラフィ及びドライエッチング等により、ゲート電極膜20を所定形状にエッチングし、図15に示すように、拡散層の長手方向と直交する方向に伸びるゲート電極21とする。
次に、絶縁膜(窒化膜等/膜厚DA1)を成膜する。このとき、DA1をD1÷2より厚くすることにより、S/D領域に露出している拡散層14のフィン部の内側は絶縁膜により埋め込まれる。続いて、その絶縁膜に対するドライエッチにより、図16に示すように、ゲート電極21の横及び拡散層14の側面にサイドウォールA1を形成する。
次に、図17に示すように、S/DコンタクトA2を形成する。このとき、ゲート電極21の左右の拡散層14のうち、上記絶縁膜A1で埋め込まれている箇所以外がソースS及びドレインDとして利用される。
ゲート電極21の左右に存在する拡散層14がソースS及びドレインDとして利用され、フィン18のゲート電極21の下に位置する部分が、チャネル部として、即ち、マルチチャネルフィンとして利用される。
本実施の形態では、トレンチ内17に形成されたゲート電極膜20の不要部分の除去を容易にするため、トレンチの長さ(図15の横方向の長さ)がゲート電極21の幅よりも長くしてある。ゲート電極形成時の位置ずれを考慮して、その長さは、例えば、40nm以上長くする。
以上のように本実施の形態によれば、マルチチャネルフィン構造の半導体装置、ここではトランジスタ、を製造することができる。本実施の形態では、マルチチャネル構造を形成するために、フォトリソグラフィ工程が1回、平坦化(CMP)工程が1回ですむので、従来よりも製造工程を簡略化できる。
また、本実施の形態では、素子領域を画定するために用いられるマスクを縮小し、その側面にサイドウォールを形成し、そのサイドウォールを利用してトレンチを形成するようにしたことで、フォトリソグラフィの解像度の制限を受けることなく、トレンチ間の距離を小さくすることができる。また、同じ理由により、トレンチの幅を小さくすることができる。
さらに、本実施の形態では、電流パスがフィン部のみなので、応答特性(電気的特性)が安定し優れている。
次に、本発明の第2の実施の形態について図18乃至図29を参照して、説明する。なお、各図において、第1の実施の形態のものと同一のものには同一の参照符号を付してある。
第1の実施の形態では、一対のフィンを有する2フィントランジスタの製造方法について説明したが、本実施の形態では、2対のフィンを有する4フィントランジスタの製造方法について説明する。なお、本実施の形態に係る半導体装置の製造方法は、基本的には第1の実施の形態と同じである。
まず、第1の実施の形態と同様に、シリコン基板上に第1の絶縁膜を成膜し、さらにその上にフォトレジスト膜を形成する。そして、フォトレジスト膜を、2つの拡散領域パターンが並置されたパターンとなるようにパターニングし、パターニングされたフォトレジスト膜をエッチングマスクとして第1の絶縁膜をエッチングする。次に、フォトレジスト膜を除去し、第1の絶縁膜をエッチングマスクとして、シリコン基板をドライエッチングする。その結果、2つの拡散層が、互いに距離を置いて平行に形成される。その後、拡散層の周囲を第2の絶縁膜で埋設し、その表面位置をシリコン基板の上面位置に一致させる。また、第1の絶縁膜を縮小する。
以上の結果、図18に示すような状態が得られる。その平面図を図19に示す。なお、図18及び図19は、第1の実施の形態における図6及び図7に相当するものである。
図18及び図19に示すように、本実施の形態では、2つの拡散層14a,14bの間の距離をD6としている。この距離D6は、できるだけ距離D2に近い値を持つことが好ましい。
次に、第1の絶縁膜12に対してドライエッチング及びウェットエッチング時に選択比が取れる第3の絶縁膜を用い、図20及び図21に示すように、第1の絶縁膜12の側面に幅D3(>D2)程度のサイドウォール16を形成する。このとき、隣接する拡散層14a,14b上のサイドウォール間の距離D7(=D6+2×D2−2×D3)は0でもよい。
その後、第1の実施の形態と同様に第1の絶縁膜12に対してウェットエッチングを行い、第1の絶縁膜12を除去する。そして、第3の絶縁膜により形成されたサイドウォール16をエッチングマスクとして、拡散層14a,14bに対してドライエッチングを行い、図22に示すように深さD4程度のトレンチ17a,17bを形成する。このときの平面図を図23に示す。
次に、サイドウォール16をウェットエッチング等で除去する。また、第2の絶縁膜15の表面位置をトレンチ17a,17bの底面位置(フィンの高さ)に合わせるべく、図24に示すように、ウェットエッチエッチング等により、厚みD4に相当する分だけ除去する。このときの平面図を図25に示す。
この後、図26に示すように、熱酸化等によりゲート酸化膜19を成膜し、その上にゲート電極膜20を形成する。さらに、フォトリソグラフィとドライエッチング等によりゲート電極膜20を所定形状にエッチングし、図27に示すようなゲート電極21を形成する。
次に、絶縁膜(窒化膜等/膜厚DA1)を成膜する。このとき、DA1をD1÷2より厚くすることにより、S/D領域に露出している拡散層14のフィン部の内側は絶縁膜により埋め込まれる。続いて、その絶縁膜に対するドライエッチにより、図28に示すように、ゲート電極21の横及び拡散層14の側面にサイドウォールA1を形成する。
次に、図29に示すように、S/Dコンタクトを形成A2する。このとき、ゲート電極21の左右の拡散層14のうち、上記絶縁膜A1で埋め込まれている箇所以外がソースS及びドレインDとして利用される。
以上のようにして、ゲート電極21の下に4つのフィン18a,18b,18c,及び18dが平行に形成されたマルチチャネルフィン構造を得ることができる。
本実施の形態においても、マルチチャネルフィン構造を形成するために、フォトリソグラフィ工程が1回、平坦化(CMP)工程が1回ですむので、従来よりも製造工程を簡略化できる。また、本実施の形態においても、フォトリソグラフィの解像度の制限を受けることなく、トレンチ間の距離及び/又はトレンチの幅を小さくすることができる。さらに、本実施の形態においても、電流パスがフィン部のみなので、応答特性(電気的特性)が安定し優れている。
11 シリコン基板
12 第1の絶縁膜
13 フォトレジスト膜
14,14a,14b 拡散層
15 第2の絶縁膜
16 サイドウォール
17,17a,17b トレンチ
18,18a,18b,18c,18d フィン
19 ゲート酸化膜
20 ゲート電極膜
21 ゲート電極
31 素子領域
32 ゲート電極
33 中心トレンチ
A1 サイドウォール
A2 コンタクト
12 第1の絶縁膜
13 フォトレジスト膜
14,14a,14b 拡散層
15 第2の絶縁膜
16 サイドウォール
17,17a,17b トレンチ
18,18a,18b,18c,18d フィン
19 ゲート酸化膜
20 ゲート電極膜
21 ゲート電極
31 素子領域
32 ゲート電極
33 中心トレンチ
A1 サイドウォール
A2 コンタクト
Claims (8)
- 絶縁膜をエッチングマスクとして半導体基板をエッチングすることにより画定された素子領域と、
前記絶縁膜を縮小し、その側面にサイドウォールを形成し、当該サイドウォールをエッチングマスクとして前記素子領域の一部をエッチングすることにより形成された複数のフィン部と、
を有すること特徴とする半導体装置。 - 前記フィン部の長さが、当該フィン部と直交するように形成されるゲート電極の幅よりも長いことを特徴とする請求項1に記載の半導体装置。
- 前記フィン部の長さが、前記ゲート電極の幅よりも、40nm以上長いことを特徴とする請求項1に記載の半導体装置。
- 前記フィン部の幅、または、前記複数のフィン部間の距離が30nm以下であることを特徴とする請求項1,2又は3に記載の半導体装置。
- 第1の絶縁膜をマスクとして半導体基板をエッチングし、素子領域を画定する工程と、
前記第1の絶縁膜を等方性エッチングして縮小する工程と、
縮小された前記第1の絶縁膜の側面にサイドウォールを形成する工程と、
前記第1の絶縁膜を除去する工程と、
前記サイドウォールをマスクとして前記素子領域をエッチングし当該素子領域内にトレンチを形成することで、前記素子領域に複数のフィン部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記素子領域を画定した後、第2の絶縁膜で埋め込みを行う工程と、
前記第2の絶縁膜の表面を平坦化する工程と、
前記第2の絶縁膜の表面位置を前記素子領域の高さにまで低下させる工程と、
をさらに含むことを特徴とする請求項5に記載の半導体装置の製造方法。 - 前記サイドウォールの形成が、
前記第1の絶縁膜とは異なる第3の絶縁膜を全面に形成する工程と、
当該第3の絶縁膜を異方性エッチングして前記サイドウォールとする工程と、
を含むことを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記サイドウォールを除去する工程と、
前記第2の絶縁膜を前記フィン部の高さにあわせるように一部除去する工程と、
をさらに含むことを特徴とする請求項6又は7に記載の半導体装置の製造方法。
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---|---|---|---|---|
US20110073939A1 (en) * | 2009-09-29 | 2011-03-31 | Elpida Memory, Inc. | Semiconductor device |
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KR101994079B1 (ko) * | 2012-10-10 | 2019-09-30 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
TWI563663B (en) * | 2013-05-15 | 2016-12-21 | United Microelectronics Corp | Semiconductor device and fabrication method thereof |
US9000483B2 (en) * | 2013-05-16 | 2015-04-07 | United Microelectronics Corp. | Semiconductor device with fin structure and fabrication method thereof |
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Family Cites Families (17)
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KR100652384B1 (ko) * | 2004-11-08 | 2006-12-06 | 삼성전자주식회사 | 2비트 형태의 불휘발성 메모리소자 및 그 제조방법 |
JP2006196617A (ja) | 2005-01-12 | 2006-07-27 | Fujitsu Ltd | 半導体装置の製造方法とその方法で製造した半導体装置 |
US20060177977A1 (en) * | 2005-02-08 | 2006-08-10 | The Hong Kong University Of Science And Technology | Method for patterning fins and gates in a FinFET device using trimmed hard-mask capped with imaging layer |
JP4487266B2 (ja) * | 2006-08-30 | 2010-06-23 | エルピーダメモリ株式会社 | 半導体装置 |
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JP4600837B2 (ja) * | 2006-12-19 | 2010-12-22 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
JP2008171872A (ja) * | 2007-01-09 | 2008-07-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2008300384A (ja) * | 2007-05-29 | 2008-12-11 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2009094275A (ja) * | 2007-10-09 | 2009-04-30 | Elpida Memory Inc | 半導体装置およびその製造方法 |
-
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-
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110073939A1 (en) * | 2009-09-29 | 2011-03-31 | Elpida Memory, Inc. | Semiconductor device |
US8633531B2 (en) * | 2009-09-29 | 2014-01-21 | Noriaki Mikasa | Semiconductor device |
JP2012204799A (ja) * | 2011-03-28 | 2012-10-22 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
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