CN104425603A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件，包括：多个鳍片，形成在衬底中多个第一沟槽之间，沿第一方向延伸分布；栅极堆叠，跨域多个，沿第二方向延伸分布；源漏区，形成在栅极堆叠沿第一方向两侧的鳍片中；其中，每个鳍片顶部包括多个子鳍片，由多个第二沟槽分隔每个鳍片而形成。依照本发明的半导体器件及其制造方法，通过特殊的刻蚀工艺在大尺寸鳍片上形成了多个小尺寸子鳍片，合理利用了FinFET器件鳍片之间的区域，提高了器件的驱动能力而避免了增大芯片面积，有效提高了器件整体性能。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种包括多个子鳍片的FinFET及其制造方法。
背景技术
随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管（FinFET）和三栅（tri-gate）器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。
对于传统工艺而言，通过如下的步骤来对包括FinFET、tri-gate器件的CMOS器件进行栅极图形化以及形成接触，以便实现隔离的功能器件：
1、采用布线-切割（line-and-cut）双光刻图形化技术以及随后刻蚀栅极堆叠来对栅极图形化；
2、采用统一特征尺寸和节距（pitch）来沿一个方向印刷用于栅极图形化的平行线条；
3、仅在预定的网格节点处布置栅极线端（尖端）；
4、通过在形成器件间绝缘介质层之后光刻以及刻蚀来形成用于器件栅极电极和源/漏极的导电接触孔。
上述方法具有一些优点：
1、简化了适用于特殊照明模式的光刻；
2、消除了使光刻、刻蚀和OPC复杂化的许多邻近效应。
FinFET和三栅器件与平面CMOS器件不同，是三维器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。
然而，随着FinFET器件进入22nm技术节点并且进一步缩减，鳍片的尺寸变得越来越小，例如仅约10～30nm。此时即便采用均匀性良好的外延生长，用于器件源/漏区的鳍片尺寸仍旧非常小，这使得难以在这些区域上形成有效的接触。另一方面，这些非常小尺寸的鳍片也是脆弱的，非常容易破裂，特别是对于形成在SOI晶片上的鳍片而言。因此，非常难以控制鳍片高度以及在体硅晶片上形成FinFET所用的浅沟槽隔离（STI）。
另一方面，一个FinFET具有多个鳍片以及鳍片之间的浅沟槽隔离（STI），而浪费了鳍片之间的面积，器件集成度仍有待进一步提高。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提高器件的集成度，以及提高器件驱动能力。
为此，本发明提供了一种半导体器件，包括：多个鳍片，形成在衬底中多个第一沟槽之间，沿第一方向延伸分布；栅极堆叠，跨域多个，沿第二方向延伸分布；源漏区，形成在栅极堆叠沿第一方向两侧的鳍片中；其中，每个鳍片顶部包括多个子鳍片，由多个第二沟槽分隔每个鳍片而形成。
其中，衬底材质选自Si、Ge、SOI、GeOI、应变硅、SiGe、GaN、GaAs、InP、InSb、石墨烯、SiC、碳纳管的任一及其组合。
其中，第二沟槽的深度小于第一沟槽的深度。
其中，每个鳍片包括2～20个子鳍片。
其中，每个鳍片中各个子鳍片的宽度相同或者不同。
本发明还提供了一种半导体器件的制造方法，包括：在衬底上形成多个第一硬掩模线条，沿第一方向延伸分布；以第一硬掩模线条为掩模，刻蚀衬底，形成多个第一沟槽，包围了多个鳍片；刻蚀第一硬掩模线条，形成暴露衬底的多个开口，将第一硬掩模线条分隔为多个子硬掩模线条；以多个子硬掩模线条为掩模，刻蚀衬底，形成多个第二沟槽，在鳍片顶部分隔出多个子鳍片；去除多个子硬掩模线条，留下鳍片以及多个子鳍片。
其中，硬掩模线条的材质选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳（DLC）的任一及其组合。
其中，鳍片或衬底的材质选自Si、Ge、SOI、GeOI、应变硅、SiGe、GaN、GaAs、InP、InSb、石墨烯、SiC、碳纳管的任一及其组合。
其中，第一硬掩模线条的宽度为50～200nm，间距为10～50nm。
其中，刻蚀衬底的步骤采用湿法腐蚀。
其中，湿法腐蚀液选自TMAH、KOH、强酸与强氧化剂的组合中的任一。
其中，调整湿法腐蚀的浓度、温度来调节第一沟槽和/或第二沟槽的倾角。
其中，刻蚀衬底时，第一硬掩模线条和/或子硬掩模线条下方的衬底存在凹进。
其中，各个子硬掩模线条的宽度相同或者不同。
其中，单个子硬掩模线条的宽度为2～40nm。
其中，每个第一硬掩模线条分隔出的子硬掩模线条数目为1～19个。
其中，采用湿法和/或干法刻蚀去除子硬掩模线条。
其中，第二沟槽的深度小于第一沟槽的深度。
如权利要求6的方法，其中，留下鳍片之后进一步包括在鳍片和子鳍片上沉积并刻蚀形成沿第二方向延伸分布的栅极堆叠，以及在栅极堆叠沿第一方向的两侧的鳍片和子鳍片中形成源漏区。
依照本发明的半导体器件及其制造方法，通过特殊的刻蚀工艺在大尺寸鳍片上形成了多个小尺寸子鳍片，合理利用了FinFET器件鳍片之间的区域，提高了器件的驱动能力而避免了增大芯片面积，有效提高了器件整体性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图5为依照本发明的半导体器件的制造方法各步骤的示意图；以及
图6为依照本发明的半导体器件的局部放大剖视图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效提高器件的集成度、提高器件驱动能力的多子鳍片FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
值得注意的是，以下附图1至图5中，每个图的上部所示为器件的顶视图，下部所示为沿顶视图中A-A’剖面线（垂直鳍片延伸分布方向的剖面线，也即沿第二方向）得到的剖视图。
如图1所示，在衬底1上形成第一硬掩模线条2。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅（Si）、单晶体锗（Ge）、SOI、GeOI、应变硅（Strained Si）、锗硅（SiGe），或是化合物半导体材料，例如氮化镓（GaN）、砷化镓（GaAs）、磷化铟(InP)、锑化铟（InSb），以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si或SOI。在衬底1上通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等常规工艺形成绝缘材料，其材料可以选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳（DLC）等及其组合。优选地，在绝缘材料上通过旋涂、喷涂、丝网印刷等工艺形成聚合物材料的光刻胶，随后采用预设的模板曝光、显影，得到多个平行的光刻胶线条。以光刻胶线条为掩模，对绝缘材料进行干法刻蚀，在衬底1形成多个平行的绝缘材料线条构成的第一硬掩模线条2，沿第一方向延伸分布。硬掩模线条2自身的长度/宽度（沿图1中A-A’方向，也即沿最终器件栅极堆叠延伸方向或称作第二方向）L1为50～200nm，平行线条2之间的间距、节距S1为10～50nm。虽然本发明图示中均显示了周期性的线条，然而实际上可以依据版图设计需要合理设置线条自身宽度与节距，也即线条布局可以是离散、分立的。
如图2所示，刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的第一沟槽1G以及第一沟槽1G之间剩余的衬底1材料所构成的初始鳍片1F0。沟槽1G的深宽比优选地大于5:1。在本发明一个实施例中，刻蚀工艺优选湿法腐蚀，对于Si（单晶体Si或者SOI）材质的衬底1而言，湿法腐蚀的刻蚀剂为四甲基氢氧化铵（TMAH）或者KOH溶液，对于其他材质（SiGe、Ge、GaN等）可以采用强酸（例如硫酸、硝酸）与强氧化剂（例如双氧水、含臭氧的去离子水）的组合。在本发明一个实施例中，由于单晶Si等材料自身的晶格特性，在（111）面腐蚀速率明显低于其他晶面，因此沟槽1G为倒三角剖面，而初始鳍片1F0为正梯形剖面。通过调整溶液浓度（例如与水的体积比为1:2～1:5）、温度（例如20～40摄氏度并优选25摄氏度）等刻蚀条件可以精细调整刻蚀得到的沟槽1G的剖面角度（侧壁与衬底水平表面之间的锐夹角）。在本发明一个实施例中，沟槽1G底面夹角（侧壁与衬底水平表面之间的锐夹角）为54.7度。值得注意的是，可以通过控制腐蚀速率和时间来调整初始鳍片1F0的沿第二方向的长度/宽度（取梯形中位线），使得初始鳍片1F0的顶部沿第二方向的长度/宽度可以等于或者小于硬掩模线条2的底部宽度，例如也为50－200nm或者20－170nm（此时硬掩模线条2下方的衬底1被凹进10－30nm）。初始鳍片1F0之间的节距（以顶部计算）仍然与硬掩模线条2的节距相同，例如10－50nm。
如图3所示，对硬掩模线条2进行第二次光刻/刻蚀，在每个硬掩模线条2中形成至少一个开口2H。例如在器件上通过旋涂、喷涂、丝网印刷等工艺形成聚合物材料的光刻胶，随后采用预设的模板曝光、显影，得到多个平行的光刻胶线条。以光刻胶线条为掩模，对绝缘材料进行干法刻蚀，在硬掩模线条2中形成多个也沿第一方向延伸分布的开口2H，使得每个硬掩模线条2分为至少一个第二硬掩模线条2A以及至少一个第三硬掩模线条2B。硬掩模线条2A、2B自身的长度/宽度（沿图1中A-A’方向，也即沿最终器件栅极堆叠延伸方向或称作第二方向）L2、L3均小于第一硬掩模线条2的宽度L1，例如仅为2～40nm，平行线条2A与2B之间的间距、节距S2为L1－L2－L3。优选地，L2与L3相同以便获得对称的子鳍片，然而在其他实施例中，L2可以大于L3以便获得特殊的子鳍片分布模式以满足特定器件的需要。此外，虽然图3所示仅示出了硬掩模线条一分为二，但是实际上可以根据需要形成更多开口2H以便形成更多的子硬掩模线条2C、2D...等。
如图4所示，以硬掩模线条2A、2B为掩模，进一步刻蚀衬底1，形成了另一组也即第二沟槽1G2，并且同时也加深了第一沟槽1G1的深度。与第一沟槽1G1类似，刻蚀工艺优选湿法腐蚀，对于Si（单晶体Si或者SOI）材质的衬底1而言，湿法腐蚀的刻蚀剂为四甲基氢氧化铵（TMAH）或者KOH溶液，对于其他材质（SiGe、Ge、GaN等）可以采用强酸（例如硫酸、硝酸）与强氧化剂（例如双氧水、含臭氧的去离子水）的组合。在本发明一个实施例中，由于单晶Si等材料自身的晶格特性，在（111）面腐蚀速率明显低于其他晶面，因此沟槽1G2也为倒三角剖面。通过调整溶液浓度（例如与水的体积比为1:2～1:5）、温度（例如20～40摄氏度并优选25摄氏度）等刻蚀条件可以精细调整刻蚀得到的沟槽1G的剖面角度（侧壁与衬底水平表面之间的锐夹角）。在本发明一个实施例中，沟槽1G2底面夹角（侧壁与衬底水平表面之间的锐夹角）为54.7度。通过调整刻蚀的速率、时间以及硬掩模线条2A、2B的宽度（沿A-A’方向），可以有效控制沟槽1G1、1G2的剖面形貌特别是其宽度和角度，进一步合理控制沟槽之间剩余衬底1材料构成的鳍片的形貌。
如图5所示，去除硬掩模线条2A、2B，留下鳍片1F。依照硬掩模线条2材质不同，可以选用湿法腐蚀（热磷酸针对氮化硅材质，HF酸针对氧化硅材质）或者干法刻蚀（氧等离子刻蚀针对非晶碳、DLC材质），去除工艺优选是各向同性的。第一沟槽1G1深度较大，例如50～500nm，包围了较大的衬底区域以便构成多个（母）鳍片1F，鳍片1F高度等于第一沟槽1G1深度。在相邻的第一沟槽1G1之间还具有至少一个或多个第二沟槽1G2，其深度较小，例如20～100nm，将鳍片1F的顶部分隔为至少一个或多个（例如2～20个）子鳍片1F1、1F2等，子鳍片高度等于第二沟槽1G2深度。
此后，可以采用常规工艺，在鳍片1F垂直方向（也即第二方向）上沉积并且刻蚀形成栅极堆叠，在栅极堆叠两侧（沿第一方向）的鳍片1F（及其子鳍片）中掺杂形成源漏区并制作接触，完成FinFET器件结构。由于在FinFET器件的鳍片顶部形成了多个子鳍片，增大了源漏区的有效表面积，可以有效提高器件的驱动能力而避免了增大芯片面积，有效提高了器件整体性能。
依照本发明的半导体器件及其制造方法，通过特殊的刻蚀工艺在大尺寸鳍片上形成了多个小尺寸子鳍片，合理利用了FinFET器件鳍片之间的区域，提高了器件的驱动能力而避免了增大芯片面积，有效提高了器件整体性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (19)
1.一种半导体器件，包括：
多个鳍片，形成在衬底中多个第一沟槽之间，沿第一方向延伸分布；
栅极堆叠，跨域多个，沿第二方向延伸分布；
源漏区，形成在栅极堆叠沿第一方向两侧的鳍片中；
其中，每个鳍片顶部包括多个子鳍片，由多个第二沟槽分隔每个鳍片而形成。
2.如权利要求1所述的半导体器件，其中，衬底材质选自Si、Ge、SOI、GeOI、应变硅、SiGe、GaN、GaAs、InP、InSb、石墨烯、SiC、碳纳管的任一及其组合。
3.如权利要求1所述的半导体器件，其中，第二沟槽的深度小于第一沟槽的深度。
4.如权利要求1所述的半导体器件，其中，每个鳍片包括2～20个子鳍片。
5.如权利要求1所述的半导体器件，其中，每个鳍片中各个子鳍片的宽度相同或者不同。
6.一种半导体器件的制造方法，包括：
在衬底上形成多个第一硬掩模线条，沿第一方向延伸分布；
以第一硬掩模线条为掩模，刻蚀衬底，形成多个第一沟槽，包围了多个鳍片；
刻蚀第一硬掩模线条，形成暴露衬底的多个开口，将第一硬掩模线条分隔为多个子硬掩模线条；
以多个子硬掩模线条为掩模，刻蚀衬底，形成多个第二沟槽，在鳍片顶部分隔出多个子鳍片；
去除多个子硬掩模线条，留下鳍片以及多个子鳍片。
7.如权利要求6的方法，其中，硬掩模线条的材质选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳（DLC）的任一及其组合。
8.如权利要求6的方法，其中，鳍片或衬底的材质选自Si、Ge、SOI、GeOI、应变硅、SiGe、GaN、GaAs、InP、InSb、石墨烯、SiC、碳纳管的任一及其组合。
9.如权利要求6的方法，其中，第一硬掩模线条的宽度为50～200nm，间距为10～50nm。
10.如权利要求6的方法，其中，刻蚀衬底的步骤采用湿法腐蚀。
11.如权利要求10的方法，其中，湿法腐蚀液选自TMAH、KOH、强酸与强氧化剂的组合中的任一。
12.如权利要求10的方法，其中，调整湿法腐蚀的浓度、温度来调节第一沟槽和/或第二沟槽的倾角。
13.如权利要求10的方法，其中，刻蚀衬底时，第一硬掩模线条和/或子硬掩模线条下方的衬底存在凹进。
14.如权利要求6的方法，其中，各个子硬掩模线条的宽度相同或者不同。
15.如权利要求14的方法，其中，单个子硬掩模线条的宽度为2～40nm。
16.如权利要求6的方法，其中，每个第一硬掩模线条分隔出的子硬掩模线条数目为1～19个。
17.如权利要求6的方法，其中，采用湿法和/或干法刻蚀去除子硬掩模线条。
18.如权利要求6的方法，其中，留下鳍片之后进一步包括在鳍片和子鳍片上沉积并刻蚀形成沿第二方向延伸分布的栅极堆叠，以及在栅极堆叠沿第一方向的两侧的鳍片和子鳍片中形成源漏区。
19.如权利要求6的方法，其中，第二沟槽的深度小于第一沟槽的深度。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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2013
- 2013-09-02 CN CN201310393098.7A patent/CN104425603A/zh active Pending
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