CN106571383B - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法。该半导体元件包括：半导体基材以及半导体鳍片。半导体基材具有一个上表面(upper surface)及一个由上表面延伸进入半导体基材之中的凹室(recess)。半导体鳍片位于凹室中，并向上延伸超过上表面，且与半导体基材直接接触，而在凹室的至少一个侧壁上形成一个半导体异质接面(semiconductor hetero‑interface)。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，且特别是涉及一种具有半导体鳍片(fin)的半导体元件及其制作方法。
背景技术
随着半导体技术的发展，对于集成电路元件，例如晶体管的要求，倾向必须具有更高驱动电流与更小的尺寸。为达到微缩关键尺寸(critical size)和增加反应速度的目标，具有多栅极结构的鳍式场效晶体管(fin field effect transistor，简称FinFET)已被使用于次32纳米的晶体管节点技术中，用以增加元件的单位面积密度、减少消耗功率和改善栅极控制通道的能力。
目前更已采用硅锗(SiGe)外延成长技术，将应力结构(stressor)应用于鳍式场效晶体管的鳍片之中，以进一步改善元件效能。然而，在外延成长半导体鳍片时，由于硅锗与基材(一般为硅基材)之间会有较大的晶格失配度(lattice mismatch)，导致外延层产生晶格差排(dislocation)，而造成集成电路元件性能劣化。
因此有需要提供一种新式的半导体元件及其制作方法，以解决现有技术所面临的问题。
发明内容
为解决上述问题，本发明的一个方面提供一种半导体元件，包括：半导体基材以及半导体鳍片。半导体基材具有一个上表面(upper surface)及一个由上表面延伸进入半导体基材之中的凹室(recess)。半导体鳍片位于凹室中，并向上延伸超过上表面，且与半导体基材直接接触，而在凹室的至少一个侧壁上形成一个半导体异质接面(semiconductorhetero-interface)。
本发明的另一个方面提供一种半导体元件的制作方法，包括下述步骤：首先，提供一个半导体基材，使其具有一个上表面和一个由上表面延伸进入半导体基材的凹室。接着，在凹室中形成一个半导体鳍片，使半导体鳍片向上延伸超过上表面，且与半导体基材直接接触，而在凹室的至少一个侧壁上形成一个半导体异质接面。
根据上述，本发明的实施例提出一种半导体元件及其制作方法。先在半导体基材的上表面上形成一个延伸进入半导体基材的凹室。接着，再以外延成长方式，在凹室中形成一个与半导体基材材质不相同的半导体鳍片，使半导体鳍片向上延伸超过上表面，且与半导体基材直接接触，而在凹室的至少一个侧壁上形成一个半导体异质接面。
通过凹室所提供的横向空间，容许形成半导体鳍片的外延成长制作工艺，在异质接面上形成横向外延叠层缺陷，用于阻挡纵向外延叠层缺陷向上窜升，将半导体鳍片中的晶格差排限定于半导体基材上表面下方的部分。因此，可以大幅增进半导体鳍片的外延成长品质，达到改善半导体元件效能的目的。
附图说明
图1A至图1D为本发明一实施例所绘示的一系列制作半导体元件的制作工艺结构透视图；以及
图2A至图2C为本发明的另一实施例所绘示的一系列制作半导体元件的制作工艺结构透视图。
符号说明
100：半导体元件 101：半导体基材
101a：半导体基材的上表面 102：牺牲鳍片
103：介电层 103a：浅沟隔离结构
104：沟槽 105：凹室
105a：凹室的侧壁 105b：凹室的底面
106：干式蚀刻制作工艺 107：半导体鳍片
108：半导体异质接面 109：各向异性蚀刻制作工艺
200：半导体元件 205：凹室
205a：凹室的侧壁 205b：凹室的底面
207：半导体鳍片 207a：半导体鳍片第一部分
207b：半导体鳍片第二部分 208：半导体异质接面
D1：沟槽的深度 D2：凹室的深度
H：半导体鳍片的高度 W：半导体鳍片的横向宽度
具体实施方式
本发明是提供一种具有半导体鳍片的半导体元件及其制作方法，可解决现有技术因基材与半导体鳍片之间的晶格失配度过高，造成集成电路元件性能劣化的问题。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举数种制作金属-氧化物-半导体元件的方法，做优选实施例，并配合所附的附图，作详细说明如下。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明的权利要求。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。
请参照图1A至图1D，图1A至图1D根据本发明一实施例所绘示的一系列制作半导体元件100的制作工艺结构透视图。首先，提供一个半导体基材101，使其具有一个上表面101a以及至少一个凸设于上表面101a的牺牲鳍片102。
在本发明的一些实施例之中，半导体基材101可以包含一个单晶硅层；而牺牲鳍片102可以是一种形成于单晶硅层上的硅鳍片。在本发明的另外一些实施例之中，基材101除了单晶硅之层外，还包括其他半导体层或绝缘层(例如硅氧化物层)。例如，在本发明的一些优选实施例之中，基材101可以是包含有绝缘层的一种绝缘层上覆硅(Silicon OnInsulator，SOI)基材。在本实施例之中，半导体基材101可以是一种单晶硅块体(bulk)；牺牲鳍片102可以是一种凸设于单晶硅块体(半导体基材101)上表面101a的硅鳍片。
在本发明的一些实施例之中，提供半导体基材101的步骤，还可包括在半导体基材101的上表面101a以及牺牲鳍片102上形成介电层103，再以牺牲鳍片102为停止层，进行平坦化制作工艺，例如化学机械研磨(Chemical-Mechanical Polishing，CMP)制作工艺，移除一部分的介电层103，在牺牲鳍片102两侧形成浅沟隔离结构(Shallow Trench Isolation，STI)103a，将一部分的牺牲鳍片102暴露于外。
之后，移除牺牲鳍片102，用于在两相邻的浅沟隔离结构103之间形成一条沟槽104，并向下移除一部分的半导体基材101，以形成一个由上表面101a延伸进入半导体基材101的凹室105。在本发明的一些实施例之中，移除牺牲鳍片102包括以浅沟隔离结构103a为掩模(也可以光致抗蚀剂覆盖浅沟隔离结构103a)，进行一个干式蚀刻制作工艺106，例如反应离子蚀刻(Reactive Ion Etching,RIE)制作工艺，将牺牲鳍片102移除，用于形成沟槽104，而将一部分的半导体基材101表面101a暴露于外(如图1B所示)。
另外，在本发明的一些实施例之中，形成沟槽104之后，还包括对被沟槽104暴露于外的半导体基材101上表面101a进行一个各向同性蚀刻(isotropic etching)制作工艺109，用于在半导体基材101之中形成一个由上表面101a延伸进入半导体基材101的凹室105。
由各向同性蚀刻制作工艺所形成的凹室105，可以是碗形、多面体形或不规则形。例如在本实施例中，可以采用硝酸(HNO3)和氢氟酸(HF)的混合液对被沟槽104暴露于外的半导体基材101表面101a进行湿式蚀刻，用于半导体基材101中形成一个上窄下宽的钻石形凹室105(如图1C所示)。其中，沟槽104的深度D1，由半导体基材101的上表面101a起算至浅沟隔离结构103a顶端，实质介于80纳米(nm)至160纳米之间。凹室105的深度D2，由半导体基材101的上表面101a起算向下延伸，实质介于20纳米至80纳米之间。
后续，在凹室105和沟槽104中形成半导体鳍片107，使半导体鳍片107向上延伸超过半导体基材101的上表面101a，且与半导体基材101直接接触，而在凹室105的至少一个侧壁105a上形成一个半导体异质接面108。由凹室105的底面105b起算，半导体鳍片107的高度H优选实值介于100纳米至240纳米之间。半导体鳍片107的横向宽度W优选实值介于5纳米至10纳米之间。半导体鳍片107的高度H和横向宽度W的比值实质介于10至50之间。
在本发明的一些实施例之中，形成半导体鳍片107的步骤包括：在凹室105和沟槽104之中沉积与半导体基材101不同的第一半导体材料，用于在半导体基材101的上表面101a与凹室105的底面105b之间，形成具有晶格差排的半导体异质接面108。其中，形成半导体鳍片107的第一半导体材料可以包括锗(germanium)。
另外，半导体鳍片107中锗的浓度可以随着外延成长高度的增加而有所不同。例如，在本实施例之中，第一半导体材料可以是硅锗；且半导体鳍片107中锗的浓度由凹室105的底面105b往半导体基材101的上表面101a方向逐渐增加。但在本发明的另一些实施例之中，半导体鳍片107中锗的浓度由凹室105的底面105b往半导体基材101的上表面101a方向逐渐减少。
后续，再一连串后段制作工艺(downstream processes)(未绘示)形成如图1D所绘示的半导体元件100。由于，在外延成长制作工艺中凹室105可提供横向空间，容许横向外延叠层缺陷在半导体鳍片107与半导体基材101之间的异质接面108上形成，进而阻挡纵向外延叠层缺陷向上窜升，用于降低将半导体基材101与形成半导体鳍片之间的晶格失配度，并将半导体鳍片107的晶格差排限定于半导体基材101上表面101a下方的部分。因此，可以大幅增进半导体鳍片107的外延成长品质，达到改善半导体元件100效能的目的。
而值得注意的是，形成沟槽104和凹室105的形成方式并不以前述方法为限。在本发明的另一些实施例之中，沟槽104和凹室105可以通过同一蚀刻步骤，例如用来移除牺牲鳍片102的干式蚀刻制作工艺，所形成。
请参照，图2A至图2C，图2A至图2C根据本发明的另一实施例所绘示的一系列制作半导体元件200的制作工艺结构透视图。其中，半导体元件200的制作工艺步骤与材料大致与图1A至图1C所绘示的半导体元件100类似，差别仅在于凹室205和半导体鳍片207的形成方式与材料与半导体元件100有所不同。由于提供具有牺牲鳍片102的半导体基材101的制作工艺步骤与材料已详述如上，不在此赘述。半导体元件200的制作工艺接续图1A开始描述。
请参照图2A，在本实施例之中，沟槽204和凹室205可以通过同一蚀刻步骤，例如用来移除牺牲鳍片102的干式蚀刻制作工艺106所形成。因此，凹室205的横截面形状与尺寸实值与沟槽204相同。
之后，在凹室205与沟槽204之中形成半导体鳍片207。在本实施例中，形成半导体鳍片207的步骤包括下述步骤：先于凹室205和沟槽204之中沉积与半导体基材101不同的第一半导体材料，用于形成包含第一半导体材料的半导体鳍片207第一部分207a，并且至少在半导体基材101的上表面101a与凹室205底面205b之间的侧壁205a上，形成具有晶格差排的半导体异质接面208(如图2B所绘示)。
其中，第一半导体材料包含锗。在本实施例之中，半导体鳍片207第一部分207a由硅锗所构成，并且由凹室205相上延伸超出半导体基材101的上表面101a。半导体鳍片207第一部分207a中锗的浓度，由凹室205的底面205b往半导体基材101的上表面101a方向逐渐增加。
之后，在包含第一半导体材料的第一部分207a上沉积第二半导体材料，用于形成包含第二半导体材料的半导体鳍片207第二部分207b并填满沟槽204(如图2C所绘示)。其中，形成半导体鳍片207第二部分207b的第二半导体材料，可以与构成第一部分207a的第一半导体材料不同。例如在本发明的一些实施例之中，第二半导体材料可以和构成半导体基材101的材料(例如单晶硅)相同。但第二半导体材料并不以此为限，在本发明的一些实施例之中，第二半导体材料可以是与第一半导体材料不同的其他化合物半导体材料，例如砷化镓(GaAs)。
后续，再经过一连串后段制作工艺(未绘示)形成的半导体元件200。由于在外延成长制作工艺中凹室205可提供横向空间，容许横向外延叠层缺陷在半导体鳍片207第一部分207a与半导体基材101之间的异质接面206上形成，进而阻挡纵向外延叠层缺陷向上窜升，用于降低半导体基材101与形成半导体鳍片之间的晶格失配度，并将半导体鳍片207第一部分207a的晶格差排限定于半导体基材101上表面101a下方的部分，用于提供一个实质平坦的表面，用来外延成长半导体鳍片207第二部分207b。因此，可以大幅增进半导体鳍片207的外延成长品质，达到改善半导体元件100效能的目的。
根据上述，本发明的实施例提出一种半导体元件及其制作方法。先在半导体基材的上表面上形成一个延伸进入半导体基材的凹室。接着，再以外延成长方式，在凹室中形成一个与半导体基材材质不相同的半导体鳍片，使半导体鳍片向上延伸超过上表面，且与半导体基材直接接触，而在凹室的至少一个侧壁上形成一个半导体异质接面。
通过凹室所提供的横向空间，容许形成半导体鳍片的外延成长制作工艺，在异质接面上形成横向外延叠层缺陷，用于阻挡纵向外延叠层缺陷向上窜升，将半导体鳍片中的晶格差排限定于半导体基材上表面下方的部分。因此，可以大幅增进半导体鳍片的外延成长品质，达到改善半导体元件效能的目的。
虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种半导体元件，包括：
半导体基材，为单一材料的块体(bulk)，具有一上表面(upper surface)及一凹室(recess)由该上表面延伸进入该半导体基材之中；以及
半导体鳍片，位于该凹室中，并向上延伸超过该上表面，且与该半导体基材直接接触，而在该凹室的至少一侧壁上形成一半导体异质接面(semiconductor hetero-interface)。
2.如权利要求1所述的半导体元件，其中该凹室具有一底面，且该半导体异质接面具有一晶格差排(disclocation)，在该上表面与该底面之间。
3.如权利要求2所述的半导体元件，其中该半导体基材包括与该半导体鳍片不同的一半导体材料。
4.如权利要求3所述的半导体元件，其中该半导体基材包括硅(silicon)，其中该半导体鳍片包括锗(germanium)。
5.如权利要求4所述的半导体元件，其中该半导体鳍片中具有由该底面往该上表面方向逐渐变化的一锗浓度。
6.如权利要求2所述的半导体元件，其中该半导体鳍片包括：
第一部分，位于该基材上，且延伸进入该凹室，与该半导体基材形成该半导体异质接面；以及
第二部分，位于该第一部分之上，包含与该第一部分不同的一半导体材料。
7.如权利要求2所述的半导体元件，其中该凹室具有实质介于20纳米(nm)至80纳米的一深度，且该半导体鳍片的一高度和一宽度的一比值实质介于10至50之间。
8.如权利要求1所述的半导体元件，其中该凹室为一碗形凹室、一多面体凹室或一不规则形凹室。
9.如权利要求1所述的半导体元件，还包括：
介电层，具有沟槽(trench)实质对准该凹室，并容许该半导体鳍片穿设其中；
栅氧化层，覆盖位于该半导体鳍片的一顶部和至少一侧壁上；以及
栅电极，位于覆盖位于该栅氧化层上。
10.一种半导体元件的制作方法，包括：
提供一半导体基材，使其为单一材料的块体，具有一上表面和一凹室由该上表面延伸进入该半导体基材；
在该凹室中形成一半导体鳍片，使该半导体鳍片向上延伸超过该上表面，且与该半导体基材直接接触，而在该凹室的至少一侧壁上形成一半导体异质接面。
11.如权利要求10所述的半导体元件的制作方法，其中形成该半导体基材的步骤包括：
形成一牺牲鳍片凸设于该半导体基材的该上表面；
在该牺牲鳍片上形成一介电层；
以该牺牲鳍片为一停止层，进行一平坦化制作工艺；以及
移除该牺牲鳍片以形成一沟槽，并向下移除一部分该基材，以形成该凹室。
12.如权利要求11所述的半导体元件的制作方法，其中形成该半导体鳍片的步骤包括：在该凹室之中沉积与该半导体基材不同的一第一半导体材料，使该半导体异质接面在该上表面与该凹室的一底面之间形成具有一晶格差排的该半导体异质接面。
13.如权利要求12所述的半导体元件的制作方法，其中形成该半导体鳍片的步骤还包括：在该第一半导体材料上沉积一第二半导体材料并填充该凹室与该沟槽。
14.如权利要求12所述的半导体元件的制作方法，其中该半导体基材包括硅，该第一半导体材料包括锗。
15.如权利要求14所述的半导体元件的制作方法，其中该第一半导体材料具有由该底面往该上表面方向逐渐变化的一锗浓度。
16.如权利要求11所述的半导体元件的制作方法，其中移除该牺牲鳍片的步骤包括对该牺牲鳍片进行一干式蚀刻制作工艺。
17.如权利要求11所述的半导体元件的制作方法，其中形成该凹室的步骤包括进行一各向同性蚀刻(isotropic etching)制作工艺。
18.如权利要求11所述的半导体元件的制作方法，其中该沟槽和该凹室由同一蚀刻步骤所形成。
19.如权利要求11所述的半导体元件的制作方法，在形成该半导体鳍片之后，还包括：
移除一部分该介电层，以将该半导体鳍片的一顶部和至少一侧壁暴露于外；
形成一栅氧化层，覆盖位于该半导体鳍片的该顶部和该侧壁上；以及
形成一栅电极，覆盖位于该栅氧化层上。
20.如权利要求11所述的半导体元件的制作方法，其中该凹室具有实质介于20纳米至80纳米的一深度，且该半导体鳍片的一高度和一宽度的一比值实质介于10至50之间。
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