KR20050043424A - 트랜지스터의 리세스 채널 형성 방법 - Google Patents

트랜지스터의 리세스 채널 형성 방법 Download PDF

Info

Publication number
KR20050043424A
KR20050043424A KR1020030078326A KR20030078326A KR20050043424A KR 20050043424 A KR20050043424 A KR 20050043424A KR 1020030078326 A KR1020030078326 A KR 1020030078326A KR 20030078326 A KR20030078326 A KR 20030078326A KR 20050043424 A KR20050043424 A KR 20050043424A
Authority
KR
South Korea
Prior art keywords
trench
channel
silicon
forming
epitaxial layer
Prior art date
Application number
KR1020030078326A
Other languages
English (en)
Inventor
김성민
박동건
최정동
조혜진
윤은정
이신애
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030078326A priority Critical patent/KR20050043424A/ko
Publication of KR20050043424A publication Critical patent/KR20050043424A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

트랜지스터의 리세스 채널(recessed channel) 형성 방법을 제시한다. 본 발명에 따르는 방법은, 반도체 기판 상에 제1식각 마스크를 형성하고, 이에 노출되는 부분을 식각하여 제1트렌치를 형성하고, 제1트렌치 측벽에 실리콘 저매니움(SiGe) 에피택셜층으로 희생 스페이서를 형성한다. 제1트렌치를 채우는 실리콘 에피택셜층을 성장시키고, 실리콘 에피택셜층을 평탄화하고 제1식각 마스크를 제거한다. 희생 스페이서를 적어도 덮는 제2식각 마스크를 형성하고, 노출되는 부분을 선택적으로 식각하여 활성 영역을 설정하는 제2트렌치를 형성한 후, 제2트렌치를 채우는 소자 분리층을 형성하고 제2식각 마스크를 제거한다. 희생 스페이서를 선택적으로 제거하여 채널 트렌치(channel trench)를 형성하고, 채널 트렌치의 프로파일을 따르는 리세스 채널을 위해 채널 트렌치를 채우는 트랜지스터의 게이트를 게이트 유전층을 수반하여 형성한다.

Description

트랜지스터의 리세스 채널 형성 방법{Method for fabrication recessed channel of transistor}
본 발명은 반도체 소자 제조에 관한 것으로, 특히, 트랜지스터(transistor)의 리세스 채널(recessed channel)을 형성하는 방법에 관한 것이다.
현재 집적 회로 반도체 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는 데 어려움이 증가되고 있다. 예를 들어, 집적 회로 소자의 디자인 룰이 축소됨에 따라 게이트의 폭이 감소되고 있어 트랜지스터의 단채널(short channel)화가 급격히 진행되고 있다. 이에 따라, 단채널 효과(short channel effect)가 빈번하게 발생하고 있다.
이러한 단채널 효과로 인하여 트랜지스터의 소스(source)와 드레인(drain) 간에 펀치쓰루(punch through)가 심각히 발생되고 있으며, 이러한 펀치쓰루는 트랜지스터 소자의 오동작의 주요 원인으로 인식되고 있다. 이러한 단채널 효과의 극복을 위해서 결국 디자인 룰의 축소에도 불구하고 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히, 제한된 게이트 선폭에 대해서 채널의 길이를 보다 확장시켜 주는 구조로서, 게이트 아래의 반도체 기판을 리세스하여 채널의 길이를 보다 연장시키려는 시도로서 리세스된 채널을 가지는 MOS 트랜지스터를 형성하고자 하는 시도가 많이 이루어지고 있다. 또한, 이러한 리세스된 채널을 가지는 트랜지스터 구조는 대략 0.1㎛ 이하의 트랜지스터 구조에서 우수한 리프레쉬(refresh) 특성을 보일 것을 예상된다.
그럼에도 불구하고, 이러한 리세스 채널을 구현할 때 균일한 선폭(CD: Critical Dimension)을 가지는 채널 트렌치(channel trench)를 형성하는 데에 다소의 어려움이 수반되고 있다. 채널 트렌치를 형성할 때 종래의 경우 포토리소그래피(photolithography) 공정을 이용하여 수행되고 있다. 그런데, 이러한 포토리소그래피 공정으로는 CD를 줄였다고 해도 라인 에지 거칠기(line edge roughness)가 수반되어 트랜지스터의 특성의 균일도가 저하되게 된다. 또한, 정렬(alignment)에는 광학적인 방법이 사용되는 데 상부 게이트(gate)와 하부의 채널 트렌치에 채워진 하부 게이트 간의 정렬이 점점 더 어려워지고 있다.
이러한 문제점들을 해소하기 위해서는 상부 게이트에 비해 좁은 CD를 가진 하부 게이트를 형성하는 기술이 요구되고 있으며, 이러한 기술에는 보다 좁은 CD를 가지는 채널 트렌치를 형성하는 새로운 방법이 요구되고 있다.
한편, 종래의 경우, 채널 트렌치를 형성할 때, 소자 분리층과 채널 트렌치 사이의 계면에 기판 물질인 실리콘이 잔류하는 원하지 않는 현상이 종종 발생하고 있다. 이러한 잔류 실리콘(Si residue)은 결국 채널을 가로지는 원하지 않는 전류 누설 통로로서 작용하게 되므로, 이러한 잔류 실리콘을 제거 또는 방지할 수 있는 기술이 또한 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 리세스 채널을 위한 채널 트렌치를 실리콘 잔류 문제없이 보다 좁은 선폭으로 그리고 균일한 선폭으로 형성하여 균일한 채널 트렌치 선폭 프로파일(CD profile)을 얻을 수 있는 트랜지스터의 리세스 채널 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 트랜지스터의 리세스 채널 형성 방법은, 반도체 기판 상에 제1식각 마스크를 형성하는 단계와, 상기 반도체 기판의 상기 제1식각 마스크에 의해 노출되는 부분을 식각하여 제1트렌치를 형성하는 단계와, 상기 제1트렌치 측벽에 희생 스페이서를 형성하는 단계와, 상기 희생 스페이서 측부에 상기 제1트렌치를 채우는 실리콘 에피택셜층을 성장시키는 단계와, 상기 실리콘 에피택셜층을 평탄화하고 상기 제1식각 마스크를 제거하는 단계와, 상기 희생 스페이서를 적어도 덮는 제2식각 마스크를 형성하는 단계와, 상기 제2식각 마스크에 의해서 노출되는 부분을 선택적으로 식각하여 활성 영역을 설정하는 제2트렌치를 형성하는 단계와, 상기 제2트렌치를 채우는 소자 분리층을 형성하고 상기 제2식각 마스크를 제거하는 단계와, 상기 제2식각 마스크의 제거에 의해서 노출되는 상기 희생 스페이서를 선택적으로 제거하여 채널 트렌치를 형성하는 단계, 및 상기 채널 트렌치의 프로파일을 따르는 리세스 채널(recess channel)을 위해 상기 채널 트렌치를 채우는 트랜지스터의 게이트를 게이트 유전층을 수반하여 형성하는 단계를 포함하여 수행될 수 있다.
여기서, 상기 실리콘 에피택셜층을 평탄화할 때 상기 제1식각 마스크는 상기 평탄화의 1차 종료점으로 이용될 수 있다. 이때, 상기 제1식각 마스크는 상기 평탄화의 1차 종료점으로 이용되기 위해서 실리콘 질화물층을 포함하여 형성될 수 있다.
상기 희생 스페이서를 형성하는 단계는 상기 제1트렌치의 내측 표면으로부터 실리콘 저매니움(SiGe) 에피택셜층을 성장하는 단계, 및 상기 실리콘 저매니움 에피택셜층을 이방성 식각하는 단계를 포함하여 수행될 수 있다.
본 발명에 따르면, 리세스 채널을 위한 채널 트렌치를 실리콘 잔류 문제없이 보다 좁은 선폭으로 그리고 균일한 선폭으로 형성하여, 균일한 채널 트렌치 선폭 프로파일(CD profile)을 얻을 수 있다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예에서는 실리콘-저매니움 에피택셜층(Si-Ge epitaxial layer)성장과 선택적 식각 기술을 이용하여 균일한 선폭(CD)을 갖는 채널 트렌치를 구현하는 방법을 제시한다.
도 1 내지 도 12는 본 발명의 실시예에 따른 트랜지스터의 리세스 채널 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1은 반도체 기판(100) 상에 제1식각 마스크(210)를 형성하는 단계를 개략적으로 보여준다. 실리콘 기판과 같은 반도체 기판(100) 상에 기판 물질, 예컨대, 실리콘에 대해서 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물(Si3N4)의 층으로서 제1식각 마스크(210)를 형성한다. 이때, 제1식각 마스크(210)는 채널 트렌치를 형성하기 위한 준비 단계들 중의 하나로 형성되며, 게이트 피치(gate pitch) 정도의 선폭(CD)을 가지도록 형성되는 것이 바람직하다.
도 2는 제1식각 마스크(210)에 의해서 노출되는 반도체 기판(100) 부분을 식각하여 제1트렌치(110)을 형성하는 단계를 개략적으로 보여준다. 이때, 식각 과정은 제1트렌치(110)의 측벽이 수직한 프로파일을 가지도록 수행되는 것이 바람직하다. 예를 들어, 이러한 식각은 실리콘 대한 이방성 건식 식각으로 수행될 수 있다. 제1트렌치(110)는 채널 트렌치를 위한 사전 준비 단계로서 형성되므로, 제1트렌치(110)의 깊이는 형성하고자 하는 채널 트렌치의 깊이와 대등한 깊이로 형성된다.
도 3은 제1트렌치(210)의 측벽 및 바닥에 희생층(300)으로서 결정질 실리콘 저매니움 에피택셜층을 형성하는 단계를 개략적으로 보여준다. 실리콘 저매니움 에피택셜층은 희생층(300)으로서 이용되는 데, 제1트렌치(110)의 측벽 및 바닥으로부터 선택적으로 에피택셜 성장되어 형성된다. 이때, 제1식각 마스크(210)로 도입된 실리콘 질화물층 상에는 이러한 에피택셜 성장이 이루어지지 않도록 선택적 에피택셜 성장으로 실리콘 저매니움 에피택셜층을 성장시킨다.
이와 같은 희생층(300)으로서의 실리콘 저매니움 에피택셜층은 채널 트렌치를 형성하는 데 주요한 역할을 하는 데, 후술하지만 실리콘 저매니움 에피택셜층의 두께에 따라 채널 트렌치의 선폭이 결정적으로 설정되게 된다. 따라서, 실리콘 저매니움 에피택셜층, 특히, 제1트렌치(110)의 측벽 부위를 덮는 실리콘 저매니움 에피택셜층 부분의 두께는 형성하고자 하는 채널 트렌치의 선폭과 대등한 두께로 형성하는 것이 바람직하다.
도 4는 희생층(300)을 식각하여 제1트렌치(110)의 측벽에 희생 스페이서(310)를 형성하는 단계를 개략적으로 보여준다. 실리콘 저매니움 에피택셜층으로 형성된 희생층(300)의 전면에 스페이서 공정을 수행한다. 즉, 희생층(300)을 이방성 식각하여 제1트렌치(110)의 바닥을 노출하도록 한다. 이와 같이 하면, 제1트렌치(110)의 측벽에 희생층(300)의 잔존 부위로서 희생 스페이서(310)가 형성되게 된다. 이에 따라, 희생 스페이서(310)는 트랜지스터의 게이트가 연장되는 방향으로 길게 라인(line) 형태로 연장된 형태로 형성된다.
도 5는 선택적 에피택셜 성장으로 실리콘 에피택셜층(150)을 형성하는 단계를 개략적으로 보여준다. 제1트렌치(110)의 노출된 바닥 및 희생 스페이서(310)를 구성하는 실리콘 저매니움 에피택셜층 상에 결정질, 특히, 단결정질의 실리콘 에피택셜층(150)을 선택적 에피택셜 성장(SEG: Selective Epitaxial Growth)으로 성장시킨다. 이때, 선택적 에피택셜 성장에 의해서 제1식각 마스크(210)로서 도입된 실리콘 질화물층(210) 상에는 실리콘 성장이 선택적으로 배제되게 된다.
선택적 에피택셜 성장으로 성장되는 실리콘 에피택셜층(150)은 DRAM 소자의 트랜지스터 등이 형성될 활성 영역(active region)으로 이용될 수 있으므로, 단결정 실리콘층으로 성장되는 것이 바람직하다. 이때, 희생 스페이서(310)가 실리콘 결정과 유사한 격자 구조를 가지는 실리콘 저매니움층으로 이루어지므로, 이러한 단결정 실리콘층의 성장에 유리하다. 한편, 실리콘 에피택셜층(150)은 제1식각 마스크(210)의 표면 높이 이상으로 성장되는 것이 바람직하다.
도 6은 희생 스페이서(310)가 노출되게 실리콘 에피택셜층(150)을 평탄화하는 단계를 개략적으로 보여준다. 예를 들어, 실리콘 에피택셜층(150)의 전면을 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 등과 같은 평탄화 방법으로 평탄화한다. 이때, 제1식각 마스크(210)로 사용된 실리콘 질화물층이 CMP 종료점으로 이용될 수 있다. 즉, 제1식각 마스크(210) 상에서 1차 CMP를 종료하고, 계속하여 실리콘과 실리콘 질화물의 식각 선택비가 유사한 연마 방법으로 CMP를 계속하여 제1식각 마스크(210)를 제거하거나, 또는, 제1식각 마스크(210)를 스트립(strip) 등으로 제거한다.
이러한 평탄화 과정 및 제1식각 마스크(210)의 제거 과정을 통해 희생 스페이서(310)의 상측 표면이 노출된다. 또한, 이러한 평탄화 과정 및 제1식각 마스크(210)를 제거하는 과정을 통해서 실질적으로 실리콘 에피택셜층(150)의 상측 표면과 희생 스페이서(310) 사이의 반도체 기판(100)의 실리콘 표면은 다소 높이 차이가 있을 수 있으나 실질적으로 대등 높이로 조절될 수 있다.
도 7은 소자 분리를 설정하기 위해서 노출된 희생 스페이서(310)의 상측 표면을 덮는 제2식각 마스크(250)를 형성하는 단계를 개략적으로 보여준다. 제2식각 마스크(250)는 트랜지스터의 활성 영역(active region)을 덮도록 형성된다. 따라서, 제2식각 마스크(250)는 희생 스페이서(310)의 일부 및 실리콘 에피택셜층(150)의 일부, 반도체 기판(100) 표면의 일부를 덮도록 형성된다. 이러한 제2식각 마스크(250)는 실리콘층 또는 실리콘 저매니움층과 식각 선택비를 구현할 수 있는 절연 물질, 예컨대, 실리콘 질화물층으로 형성된다.
도 8은 제2식각 마스크(250)에 의해서 노출된 부분을 선택적으로 식각하여 소자 분리를 위한 제2트렌치(130)을 형성하는 단계를 개략적으로 보여준다. 제2식각 마스크(250)에 의해서 노출되는 실리콘 에피택셜층(150) 부분, 반도체 기판(100) 부분 및 희생 스페이서(310) 부분을 선택적으로 식각하여 반도체 기판(100)에 소자 분리 영역에 제2트렌치(130)를 형성한다. 이러한 제2트렌치(130)는 얕은 트렌치 소자 분리(STI: Shallow Trench Isolation)를 형성하기 위한 트렌치로서 형성된다. 따라서, 제2트렌치(130)의 깊이는 제1트렌치(110)의 깊이보다 더 깊은 깊이로 형성될 수 있다.
도 9는 제2트렌치(130)을 채우는 소자 분리층(400)을 형성하는 단계를 개략적으로 보여준다. STI 공정을 따라 제2트렌치(130)에 소자 분리층(400)을 형성한다. 예컨대, 제2트렌치(130)를 채우는 절연 물질, 예컨대, 실리콘 산화물층 등을 형성하고, CMP 등으로 평탄화하여 소자 분리층(400)을 형성한다.
도 10은 제2식각 마스크(250)를 제거하는 단계를 개략적으로 보여준다. 소자 분리층(400)을 형성한 후, 제2식각 마스크(250)로 이용된 실리콘 질화물층을 스트립 등으로 제거한다. 이러한 제거 과정에서 소자 분리층(400)의 높이는 실리콘 반도체 기판(100) 표면 또는/및 실리콘 에피택셜층(150)의 표면과 대등한 높이로 조절될 수 있다. 이와 같은 제2식각 마스크(250)의 제거에 의해서 희생 스페이서(310)의 상측 표면이 노출되게 된다.
도 11은 희생 스페이서(310)를 선택적으로 제거하여 리세스 채널을 위한 채널 트렌치(111)를 형성하는 단계를 보여준다. 희생 스페이서(310)를 선택적으로 제거한다. 이에 따라, 희생 스페이서(310)가 차지하던 공간으로 채널 트렌치(111)가 형성된다. 따라서, 채널 트렌치(111)는 어느 한 측벽이 반도체 기판(100)으로 구성되고 다른 한 측벽은 실리콘 에피택셜층(150)으로 구성되며, 바닥은 역시 반도체 기판(100)으로 구성되게 된다.
한편, 채널 트렌치(111)를 이루기 위해서 희생 스페이서(310)를 제거할 때, 희생 스페이서(310)를 이루는 실리콘 저매니움 에피택셜층은 실리콘 반도체 기판(100) 또는 실리콘 에피택셜층(150)과 식각 선택비를 구현할 수 있는 식각 방법으로 선택적으로 제거되게 된다. 예를 들어, 질산(NHO3), 불산(HF), 아세트산(CH3COOH), 및 순수(H2O)를 포함하는 식각액을 순수에 희석하여 사용하는 습식 식각으로 실리콘 저매니움 에피택셜층의 희생 스페이서(310)를 선택적으로 식각 제거할 수 있다. 이때, 식각액에서 질산(NHO3)은 70% 농도로서 40%, 불산(HF)은 49% 농도로서 1%, 아세트산(CH3COOH)은 2%, 및 순수(H2O)는 57% 정도 함유될 수 있다. 즉, 질산이 주된 구성 성분이고, 불산 및 아세트산이 첨가제로 포함된 식각액으로 선택적 습식 식각을 수행할 수 있다.
이와 같이 희생 스페이서(310)의 제거에 의해서 채널 트렌치(111)가 형성됨에 따라, 채널 트렌치(111)의 선폭은 매우 균일하고 또한 좁게 형성될 수 있다. 이러한 채널 트렌치(111)의 선폭은 앞서 설명한 바와 같이 희생 스페이서(310)를 위한 희생층(300)의 두께에 의존하게 된다. 그런데, 희생층(300)은 실리콘 저매니움 에피택셜층을 바람직하게 도입되므로, 이러한 실리콘 저매니움층의 에피택셜 성장 특성에 의해서 실리콘 저매니움 에피택셜층의 두께는 매우 균일할 수 있으며, 매우 얇은 두께, 예컨대, 대략 30nm 이하의 두께로 형성될 수도 있다. 또한, 희생 스페이서(310)는 바람직하게 상기한 바와 같은 습식 식각으로 선택적으로 제거되므로, 채널 트렌치(111)의 선폭은 균일한 상태로 유지될 수 있다.
따라서, 채널 트렌치(111)는 매우 작은 선폭, 예컨대, 대략 30nm 이하의 매우 작은 선폭으로 또한 매우 균일한 선폭을 가지며 형성될 수 있다.
더욱이, 희생 스페이서(310)의 제거에 의해서 채널 트렌치(111)의 측벽들 중 어느 두 마주보는 측벽은 소자 분리층(400)으로 직접적으로 구성되게 된다. 이는 희생 스페이서(310)를 형성한 후, 소자 분리층(400)을 위한 제2트렌치(130)이 형성되기 때문이다. 즉, 제2트렌치(130)가 형성될 때 희생 스페이서(310)가 연장되는 방향에 대해 수직한 방향으로 희생 스페이서(310)을 단절시키며 형성되는 데, 이에 따라, 희생 스페이서(310)의 제거에 의해서 제2트렌치(130)의 측부로 제2트렌치(130)가 직접적으로 노출되게 된다. 이에 따라, 제2트렌치(130)를 채우는 소자 분리층(400)이 채널 트렌치(111)의 어느 마주보는 두 측벽을 구성하게 된다. 따라서, 채널 트렌치(111)와 소자 분리층(400)의 계면에 실리콘 잔류물 등이 발생될 여지가 없게 된다.
도 12는 채널 트렌치(111)를 메우는 트랜지스터의 게이트(520)를 형성하는 단계를 개략적으로 보여준다. 구체적으로, 트랜지스터 형성 과정을 따라, 채널 트렌치(111)의 내측 표면 및 실리콘 에피택셜층(150) 및 반도체 기판(100)의 노출된 표면에 게이트 유전층(510)을 형성한다. 이후에, 채널 트렌치(111)를 채우는 도전 물질, 예컨대, 도전성 폴리 실리콘(poly silicon)의 층을 형성하고, 패터닝하여 게이트(520)를 형성한다. 이후에, 게이트(520) 상측에 캐핑층(capping:530)을 실리콘 질화물층 등으로 형성하고, 게이트(530)의 측벽에 게이트 스페이서(540)를 형성하는 공정을 더 수행할 수 있다.
게이트(520)를 형성한 후, 트랜지스터 형성 과정을 따라 게이트(520) 인근의 반도체 기판(100) 또는 실리콘 에피택셜층(150)에 소스/드레인 영역(도시되지 않음)을 형성하여 트랜지스터를 구성한다. 이러한 트랜지스터에서 채널은 채널 트렌치(111)를 채우는 게이트(520) 부분의 측부 및 아래의 반도체 기판(100) 부분 또는 실리콘 에피택셜층(150)에 걸쳐 설정되게 된다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능한 것으로 이해되어야 한다.
본 발명에 따르면, 균일한 리세스 채널을 가지는 트랜지스터를 구현할 수 있어, 단채널 효과를 효과적으로 극복할 수 있다. 또한, 리세스 채널을 위한 채널 트렌치의 선폭을 매우 좁게 형성하는 것이 가능하다. 또한, 리세스 채널을 위한 채널 트렌치와 소자 분리층 사이의 계면에 실리콘 잔류물이 발생되는 것을 원천적으로 방지할 수 있다.
도 1 내지 도 12는 본 발명의 실시예에 따른 트랜지스터의 리세스 채널 형성 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.

Claims (4)

  1. 반도체 기판 상에 제1식각 마스크를 형성하는 단계;
    상기 반도체 기판의 상기 제1식각 마스크에 의해 노출되는 부분을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치 측벽에 희생 스페이서를 형성하는 단계;
    상기 희생 스페이서 측부에 상기 제1트렌치를 채우는 실리콘 에피택셜층을 성장시키는 단계;
    상기 실리콘 에피택셜층을 평탄화하고 상기 제1식각 마스크를 제거하는 단계;
    상기 희생 스페이서를 적어도 덮는 제2식각 마스크를 형성하는 단계;
    상기 제2식각 마스크에 의해서 노출되는 부분을 선택적으로 식각하여 활성 영역을 설정하는 제2트렌치를 형성하는 단계;
    상기 제2트렌치를 채우는 소자 분리층을 형성하고 상기 제2식각 마스크를 제거하는 단계;
    상기 제2식각 마스크의 제거에 의해서 노출되는 상기 희생 스페이서를 선택적으로 제거하여 채널 트렌치를 형성하는 단계; 및
    상기 채널 트렌치의 프로파일을 따르는 리세스 채널(recess channel)을 위해 상기 채널 트렌치를 채우는 트랜지스터의 게이트를 게이트 유전층을 수반하여 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 리세스 채널을 형성하는 방법.
  2. 제1항에 있어서,
    상기 실리콘 에피택셜층을 평탄화할 때 상기 제1식각 마스크는 상기 평탄화의 1차 종료점으로 이용되는 것을 특징으로 하는 트랜지스터의 리세스 채널을 형성하는 방법.
  3. 제2항에 있어서,
    상기 제1식각 마스크는 상기 평탄화의 1차 종료점으로 이용되기 위해서 실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 트랜지스터의 리세스 채널을 형성하는 방법.
  4. 제1항에 있어서, 상기 희생 스페이서를 형성하는 단계는
    상기 제1트렌치의 내측 표면으로부터 실리콘 저매니움(SiGe) 에피택셜층을 성장하는 단계; 및
    상기 실리콘 저매니움 에피택셜층을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 리세스 채널을 형성하는 방법.
KR1020030078326A 2003-11-06 2003-11-06 트랜지스터의 리세스 채널 형성 방법 KR20050043424A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030078326A KR20050043424A (ko) 2003-11-06 2003-11-06 트랜지스터의 리세스 채널 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030078326A KR20050043424A (ko) 2003-11-06 2003-11-06 트랜지스터의 리세스 채널 형성 방법

Publications (1)

Publication Number Publication Date
KR20050043424A true KR20050043424A (ko) 2005-05-11

Family

ID=37244164

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030078326A KR20050043424A (ko) 2003-11-06 2003-11-06 트랜지스터의 리세스 채널 형성 방법

Country Status (1)

Country Link
KR (1) KR20050043424A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596804B1 (ko) * 2005-06-30 2006-07-04 주식회사 하이닉스반도체 리세스 게이트르 갖는 모스펫 소자의 제조방법
KR100673133B1 (ko) * 2006-01-23 2007-01-22 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100764409B1 (ko) * 2006-05-30 2007-10-05 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100855857B1 (ko) * 2007-04-13 2008-09-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7626230B2 (en) 2006-05-18 2009-12-01 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596804B1 (ko) * 2005-06-30 2006-07-04 주식회사 하이닉스반도체 리세스 게이트르 갖는 모스펫 소자의 제조방법
KR100673133B1 (ko) * 2006-01-23 2007-01-22 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7387941B2 (en) 2006-01-23 2008-06-17 Hynix Semiconductor Inc. Method for fabricating semiconductor device
US7626230B2 (en) 2006-05-18 2009-12-01 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US7825461B2 (en) 2006-05-18 2010-11-02 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US8012829B2 (en) 2006-05-18 2011-09-06 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
KR100764409B1 (ko) * 2006-05-30 2007-10-05 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7696601B2 (en) 2006-05-30 2010-04-13 Hynix Semiconductor Inc. Semiconductor device with SEG film active region
US8236665B2 (en) 2006-05-30 2012-08-07 Hynix Semiconductor Inc. Method for manufacturing semiconductor device with SEG film active region
KR100855857B1 (ko) * 2007-04-13 2008-09-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

Similar Documents

Publication Publication Date Title
US8637372B2 (en) Methods for fabricating a FINFET integrated circuit on a bulk silicon substrate
US6326283B1 (en) Trench-diffusion corner rounding in a shallow-trench (STI) process
CN104008994B (zh) 半导体装置的制造方法
US9601568B2 (en) Semiconductor device including STI structure
US20170062559A1 (en) Silicon recess etch and epitaxial deposit for shallow trench isolation (sti)
US8114755B2 (en) Method of manufacturing semiconductor device
JP2003273206A (ja) 半導体装置とその製造方法
JP2905809B2 (ja) 半導体基板分離領域形成方法
US20120104539A1 (en) Trenches with reduced silicon loss
KR19990006860A (ko) 반도체 장치의 제조방법
US6696348B1 (en) Wide neck shallow trench isolation region to prevent strain relaxation at shallow trench isolation region edges
JP2006066726A (ja) 半導体装置の製造方法及び半導体基板
CN106571383B (zh) 半导体元件及其制作方法
KR20050043424A (ko) 트랜지스터의 리세스 채널 형성 방법
KR19980085035A (ko) 라운딩된 프로파일을 갖는 트렌치 형성방법 및 이를 이용한 반도체장치의 소자분리방법
EP3958314A1 (en) Semiconductor structure, and manufacturing method for same
JP2007012988A (ja) トランジスタ及びトランジスタの製造方法
US6403492B1 (en) Method of manufacturing semiconductor devices with trench isolation
KR100246197B1 (ko) 반도체장치의 소자격리방법
US11127622B2 (en) Deep trench isolation and substrate connection on SOI
KR100743652B1 (ko) Ｓｏｉ 소자의 제조방법
KR100249023B1 (ko) 반도체장치의 소자격리방법
KR101026474B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20060101947A (ko) 반도체 소자의 형성방법
JPH11145274A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination