JPH11145274A

JPH11145274A - 半導体装置およびその製造方法

Info

Publication number: JPH11145274A
Application number: JP30735997A
Authority: JP
Inventors: Toshiyuki Mine; 利之峰; Jiro Yoshigami; 二郎由上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-11-10
Filing date: 1997-11-10
Publication date: 1999-05-28

Abstract

(57)【要約】【課題】分離溝の上端部における埋込絶縁膜（１０７）
のエッチを防止して、エッチ残りによる短絡およびゲー
ト絶縁膜の信頼性の劣化を防止する。【解決手段】溝を形成する際のマスク材（１０３）の側
壁に側壁絶縁膜（１０４）を形成してエッチングを行な
い、分離溝（１０５）を形成した後、絶縁膜（１０７）
を埋込み、表面を平坦化する。【効果】活性領域の縁部上に、中央部上に形成された絶
縁膜より厚い絶縁膜が残るので、分離溝（１０５）のエ
ッジ部が露出してエッチされることはなく、歩留りおよ
びゲート絶縁膜の信頼性が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に浅溝アイソレーションを有する
半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】周知のように、ＭＯＳトランジスタ等の
半導体素子間の素子分離には、シリコン基板を選択的に
酸化して素子分離用の絶縁膜を形成する、通常はＬＯＣ
ＯＳ法と呼ばれる方法が一般に用いられてきた。しか
し、ＬＯＣＯＳ法では微細化と素子分離特性の両立が困
難なため、シリコン基板に浅溝を形成した後、この浅溝
を絶縁膜で埋め込ん平坦化する方法、いわゆる浅溝アイ
ソレーション法が主流になってきた。浅溝アイソレーシ
ョンは、分離幅が２５０ｎｍ以下という極めて微細な場
合でも優れた分離特性が得られるため、高集積化には不
可欠な技術となっている。浅溝アイソレーション法につ
いては、例えば、シンポジウム・オン・ブイ・エル・エ
ス・アイ・テクノロジー・ダイジェスト（Symp. on VLS
I Tech. Dig.）第１５６頁、１９９６年などで記載され
ている。

【０００３】以下、図１０および図１１を用いて従来の
浅溝アイソレーションの製造方法を説明する。まず、図
１０（ａ）に示したように、単結晶シリコン基板５０１
の表面を熱酸化して酸化シリコン（ＳｉＯ₂）膜５０２
を形成した後、周知の減圧化学気相成長法（以下、ＬＰ
−ＣＶＤ法と記す）によって窒化シリコン（Ｓｉ₃Ｎ₄）
膜５０３を形成する。酸化シリコン膜５０２の膜厚は１
０ｎｍ〜３０ｎｍであり、窒化シリコン膜５０３の膜厚
は薄いほど好ましいが、通常は１００ｎｍ〜１５０ｎｍ
である。続いて、クリプトンフロライド（ＫｒＦ）エキ
シマレーザリソグラフィー技術およびドライエッチング
技術を用いてパターニングを行い、所定の形状を有する
酸化シリコン膜５０２と窒化シリコン膜５０３の積層膜
を形成した後、レジストパターンを除去する。酸化シリ
コン膜５０２およびその上の窒化シリコン膜５０３の幅
はデバイスにより異なるが、ＫｒＦエキシマレーザリソ
グラフィーの高解像技術を用いると、最小加工寸法は約
１５０ｎｍになる。

【０００４】次に、周知のドライエッチング法により窒
化シリコン膜５０３をマスクとして、シリコン基板５０
１の露出された部分をエッチングし、図１０（ｂ）に示
したように、溝５０５を形成する。溝５０５の深さは各
品種により異なるが、通常は３００ｎｍ〜５００ｎｍで
あり、また、溝５０５のテーパ角度は８０゜〜９０゜あ
る。

【０００５】シリコン基板５０１の表面を洗浄した後、
周知の熱酸化法によって溝５０５内に酸化シリコン膜５
０６を形成する。膜厚は通常１０ｎｍ〜３０ｎｍであ
る。その後、周知の化学気相成長法（ＣＶＤ法）または
高密度プラズマスパッタ法（ＨＤＰ法）を用いて、酸化
シリコン膜５０７を全面に形成し、図１０（ｃ）に示し
たように、上記溝５０５を酸化シリコン膜５０７によっ
て埋め込む。この際、溝５０５内の酸化シリコン膜５０
７にボイドが発生しないことが重要であり、そのため、
ＣＶＤ法を用いた場合は、例えばオゾン（０₃）とテト
ラエトキシシラン（ＴＥＯＳ）を反応させて酸化シリコ
ン膜５０７を形成する方法が用いられる。ＨＤＰ法を用
いる場合は、例えばモノシラン（シリコンＨ₄）、酸素
（Ｏ₂）、アルゴン（Ａｒ）を用いるスパッタ法によっ
て体積する方法が用いられる。上記、埋め込み酸化シリ
コン膜５０７の膜厚は、溝５０５深さと同等か、それ以
上に設定される。

【０００６】続いて、窒素雰囲気中、もしくは酸素を含
んだ窒素雰囲気中で熱処理を行って、上記酸化シリコン
膜５０７の膜質を改善する。この際、熱処理の温度は高
いほど好ましいが、通常は９５０℃〜１０５０℃が現実
的な温度である。

【０００７】次に、周知のＬＰ-ＣＶＤ法によって窒化
シリコン膜５０８を全面に形成した後、図１０（ｃ）に
示したように、周知の方法によってパターニングを行な
い、所定の形状とする。この窒化シリコン膜５０８は、
化学機械研磨（ＣＭＰ）法によって酸化シリコン膜５０
７研磨の際のデッシング防止として用いられ、溝５０５
幅の広い部分を該窒化シリコン膜５０８で覆うように形
成される。

【０００８】続いて、ＣＭＰ法を用いて、酸化シリコン
膜５０７および窒化シリコン膜２０３、２０８を研磨し
て表面を平坦化し、図１０（ｄ）に示した構造を形成す
る。この際、上記ＣＭＰ法による研磨は、酸化シリコン
膜５０７の表面がシリコン基板５０１表面より低くなら
ないように行われる。

【０００９】次に、図１１（ａ）に示したように、上記
窒化シリコン膜５０３および酸化シリコン膜５０７上の
窒化シリコン膜５０８を、１６０℃以上に熱した熱リン
酸を用いたウエットエッチング、もしくはドライエッチ
ングによって除去する。

【００１０】次に、図１１（ｂ）に示したように、所定
の領域にボロンをイオン打ち込みしてチャネルストッパ
５０９形成した後、シリコン基板５０１表面の酸化シリ
コン膜５０２をＨＦ水溶液を用いて除去して、シリコン
基板５０１の表面を露出させる。

【００１１】シリコン基板５０１の表面を洗浄した後、
図１１（ｃ）に示したように、周知のウエット酸化法に
よって厚さ３ｎｍ〜３０ｎｍのゲート酸化膜５１０を形
成した後、周知のＬＰ-ＣＶＤ法を用いて、高濃度のリ
ンを含んだリンドープ多結晶シリコン膜５１１および酸
化シリコン膜５１２を順次形成する。膜厚はそれぞれ１
００〜１５０ｎｍ、５０〜１００ｎｍ程度である。

【００１２】ＫｒＦエキシマレーザリソグラフィーおよ
びドライエッチング法を用いて、上記酸化シリコン膜５
１２およびその下のリンドープ多結晶シリコン膜５１１
を順次パターニングして、リンドープ多結晶シリコン膜
５１１からなるゲート電極を形成する。続いて、イオン
打ち込み法を用いて所定の領域にリン（Ｐ）を打ち込ん
だ後、窒素アニールを行なってリンを活性化して、図１
１（ｄ）に示したように、ソース５１３、ドレイン５１
４を形成する。さらに上記ゲート電極５１１、ソース５
１３、ドレイン５１４にそれぞれ所定の配線を接続し
て、ＭＯＳトランジスタの製造を終了する。

【００１３】

【発明が解決しようとする課題】図１２を用いて上記従
来方法の問題点を説明する。図１２（ａ）はゲート電極
５１１の形成終了時における平面構造を、図１２（ｂ）
は図１２（ａ）のＡ−Ａ´断面構造を、図１２（ｃ）は
Ｂ−Ｂ´断面構造を、それぞれ表わす。

【００１４】上記従来方法の第１の問題は、溝５０５内
に埋め込れた絶縁膜５０７が、各洗浄工程や酸化膜除去
工程においてエッチングされて、溝５０５のエッジの部
分に鋭角な落ち込み部が形成されることである。これ
は、埋め込まれた酸化シリコン膜５０７が、ウエットエ
ッチングによって横方向にエッチされて後退し、溝５０
５のエッジ部が露出することが主原因である。さらに、
ＣＶＤ法で形成された酸化シリコン膜５０７は、熱酸化
法によって形成された酸化シリコン膜５０６に比べてＨ
Ｆ水溶液に対するエッチング速度が大きく、特に、下地
膜との界面においてエッチング速度が最も大きくなるた
め、溝５０５のエッジ部における落ち込みが顕著にな
る。

【００１５】図１２（ａ）および図１２（ｂ）に示した
ように、上記落ち込み部は活性領域の周辺部、つまり溝
５０５の上端部に沿って発生する。ゲート電極５１１の
下には薄いゲート酸化膜５１０が存在するので、ゲート
酸化膜５１０がエッチされるのを防止するためには、ゲ
ート電極５１１を形成する際に、大幅なオーバエッチン
グを行なうことができない。そのため、上記落ち込み部
にゲート電極の材料である多結晶シリコンなどのエッチ
ング残りが発生し、ソース、ドレインと配線との短絡を
招く。

【００１６】上記従来の方法の第２の問題は、上記溝５
０５の上端部におけるゲート酸化膜５１０の信頼性が劣
化することである。一般に、シリコン基板の表面を熱酸
化した場合、エッジ部に形成される酸化膜５１０の膜厚
は、図１２（ｃ）に示したように、平坦部に形成される
酸化膜の膜厚に比べて薄くなる。さらに、溝５０５の上
端部のエッジの形状が鋭角であるため、ゲート電界の局
所的な集中が発生して、ゲート酸化膜５１０の絶縁耐圧
の低下や長期信頼性の劣化が生ずる。

【００１７】本発明の目的は、従来技術の有する上記問
題を解決し、ソース、ドレインとの配線との短絡やゲー
ト酸化膜の耐圧低下を効果的に防止することができ、長
期信頼性のすぐれた半導体装置およびこのような半導体
装置を容易に形成することができる半導体装置の製造方
法を提供することである。

【００１８】本発明の他の目的は、溝内に埋め込む絶縁
膜の、シリコン基板エッジ部における落ち込みを防止し
て、ゲート電極を形成する際の歩留りを向上させること
ができるとともに、ゲート絶縁膜の信頼性を確保するこ
とができる半導体装置およびこのような半導体装置を容
易に形成することができる半導体装置の製造方法を提供
することである。

【００１９】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、半導体基板に形成された複数
の活性領域と、隣接する当該活性領域の間の上記半導体
基板に形成され第１の絶縁膜によって充填された溝と、
上記活性領域の表面上に形成された第２の絶縁膜を有
し、上記活性領域の縁部上における上記第２の絶縁膜の
膜厚は上記活性領域の中央部上における膜厚より大きい
ことを特徴とする。

【００２０】すなわち、従来はシリコン基板１０１の活
性領域を覆うように形成された窒化シリコン膜（図示せ
ず）をマスクとして用いたエッチングによって溝が形成
された。そのため、溝内に埋め込まれた酸化シリコン膜
１０７の、溝より上部における測壁の位置は、図１３
（ａ）に示したように溝のエッジの部分の上方になり、
埋め込み膜領域と活性領域には重複する領域が存在しな
かった。従って、窒化シリコン膜を除去した後における
酸化シリコン膜１０７の側壁部は、洗浄工程や酸化膜の
除去工程などの際にエッチ横方向にされて後退し、溝の
エッジ部が露出されてしまう。

【００２１】しかし、本発明によれば、図１３（ｂ）に
示したように、活性領域の縁部上にシリコン膜１０４か
らなる側壁絶縁膜が残るか、あるいは図１３（ｃ）に示
したように、溝を埋めた酸化シリコン膜１０４が活性領
域の縁部上に延在する。その結果、いずれの場合におい
ても、マスクとして用いた窒化シリコン膜（図示せず）
の端部は溝のエッジより活性領域側になり、活性領域の
縁部上には活性領域の中央部上よりも膜厚が大きい絶縁
膜が形成される。活性領域の縁部上に厚い絶縁膜が存在
するため、従来技術の上記問題は効果的に防止され、マ
スクとして用いた窒化シリコン膜を除去した後の洗浄工
程などにおいても、溝のエッジ部が露出することはな
く、上記エッチング残りによるソース、ドレインと配線
との短絡やゲート酸化膜の信頼性低下が生ずることはな
い。

【００２２】上記活性領域にはＭＯＳトランジスタを形
成することができ、この場合上記活性領域の中央部上に
形成された上記第２の絶縁膜は上記ＭＯＳトランジスタ
のゲート絶縁膜であり、このゲート絶縁膜の膜厚は、活
性領域の縁部上に形成された絶縁膜より膜厚が小さい。

【００２３】このような半導体装置を形成するための半
導体装置の製造方法は、半導体基板の主表面上に第１の
酸化シリコン膜を形成する工程と、当該第１の酸化シリ
コン膜上に所定の形状を有する第１のマスク材を形成す
る工程と、当該第１のマスク材の側壁部に第２のマスク
材を選択的に形成する工程と、上記第１および第２のマ
スク材をエッチングマスクとして、上記第１の酸化シリ
コン膜の露出された部分およびその下の上記半導体基板
をエッチングして溝を形成する工程を含むことを特徴と
する。

【００２４】すなわち、従来の製造方法においては、酸
化シリコン膜を全面に形成した後、シリコン基板の活性
領域を覆うように形成された窒化シリコン膜をマスクと
して用いたエッチングによって溝が形成されるので、溝
内に埋め込まれた酸化シリコン膜の溝より上部における
側壁の位置は、溝のエッジの上方になる。そのため、窒
化シリコン膜を除去した後における酸化シリコン膜の側
壁部は、洗浄工程や酸化膜除去行程等によって横方向に
後退し、溝のエッジ部が露出されてしまう。

【００２５】しかし、本発明によれば、第１のマスク材
の側壁上に第２のマスク材を形成した後、これらをマス
クとするエッチングによって溝が形成されるので、活性
領域の縁部上に第２のマスク材が残り、溝内に形成され
た第１の酸化シリコン膜の側面が露出されることはない
ので、溝のエッジ部は常に第１の酸化シリコン膜によっ
て覆われ、第１のマスク材を除去した後の洗浄工程にお
いても、第１の酸化シリコン膜が横方向にエッチされて
溝のエッジ部が露出することはなく、上記エッチング残
りによるソース、ドレインとの短絡不良やゲート酸化膜
の信頼性低下は効果的に防止される。

【００２６】上記溝を形成した後に、上記溝を酸化シリ
コンによって埋めることができ、さらに上面を平坦化す
るとともに、上記第１および第２のマスク材の縦方向の
厚さを所定量だけ小さくし、上記第１のマスク材を除去
することができる。これらの処理によって活性領域の縁
部上に第２のマスク材を残すことができる。上記上面の
平坦化は例えば周知のＣＭＰ法を用いて容易に行うこと
ができる。

【００２７】上記製造方法では、上記溝を形成した後
に、第１および第２のマスク材を残した状態で溝の埋込
みを行ったが、上記第２のマスク材を除去した後に溝の
埋込を行ってもよい。この場合は、図１３（ｃ）に示し
たように、溝を埋めた酸化シリコンが活性領域の縁部上
に延在する。また、上面を平坦化するとともに、上記第
１のマスク材の縦方向の厚さが所定量だけ小さくされる
ことはいうまでもない。

【００２８】活性領域にＭＯＳトランジスタを形成する
場合も同様であり、第１導電型を有する半導体基板の主
表面上に第１の酸化シリコン膜を形成する工程と、当該
第１の酸化シリコン膜上に所定の形状を有する第１のマ
スク材を形成する工程と、当該第１のマスク材の側壁部
に第２のマスク材を選択的に形成する工程と、上記第１
および第２のマスク材をエッチングマスクとして、上記
第１の酸化シリコン膜の露出された部分およびその下の
上記半導体基板をエッチングして溝を形成する工程と、
当該溝の表面を覆う酸化シリコン膜を形成した後、上記
溝を酸化シリコンによって埋める工程と、上面を平坦化
するとともに、上記第１および第２のマスク材の縦方向
の厚さを所定量だけ小さくする工程と、上記第１のマス
ク材を除去する工程と、上記第１の絶縁膜の露出された
部分を除去する工程と、上記半導体基板の主表面の露出
された部分上にゲート絶縁膜を形成する工程と、上記第
２のマスク材を除去する工程と、上記ゲート絶縁膜の所
定部分上に所定の形状を有するゲート電極を形成する工
程と、上記ゲート絶縁膜の露出された部分を介して上記
半導体基板に上記第１導電型とは逆の第２導電型を有す
る不純物をドープしてソース、ドレイン領域を形成する
工程を含むことを特徴とする半導体装置の製造方法によ
って製造される。

【００２９】この製造方法においては、膜厚が小さくな
った第２のマスク材が活性領域の縁部上に残った状態
で、活性領域上の酸化シリコン膜の露出部分の除去が行
われるので、溝のエッジ部分が露出されてしまう恐れは
ない。また、第２のマスク材を除去した後にゲート絶縁
膜が形成されるため、活性領域の縁部上に残った酸化シ
リコン膜よりゲート絶縁膜の膜厚を小さくするのは容易
であり、ＭＯＳトランジスタの特性に悪影響を与えるこ
とはない。

【００３０】また、第２のマスク材を除去した後に溝の
埋込を行うこともでき、この場合の製造方法は、第１導
電型を有する半導体基板の主表面上に第１の酸化シリコ
ン膜を形成する工程と、当該第１の酸化シリコン膜上に
所定の形状を有する第１のマスク材を形成する工程と、
当該第１のマスク材の側壁部に第２のマスク材を選択的
に形成する工程と、上記第１および第２のマスク材をエ
ッチングマスクとして、上記第１の酸化シリコン膜の露
出された部分およびその下の上記半導体基板をエッチン
グして溝を形成する工程と、上記第２のマスク材を除去
した後、上記溝を覆う酸化シリコン膜を形成し、さらに
上記溝を酸化シリコンによって埋める工程と、上面を平
坦化するとともに、上記第１のマスク材の縦方向の厚さ
を所定量だけ小さくする工程と、上記第１ののマスク材
を除去する工程と、上記第１の絶縁膜の露出された部分
を除去する工程と、上記半導体基板の主表面の露出され
た部分上にゲート絶縁膜を形成する工程と、当該ゲート
絶縁膜の所定部分上に所定の形状を有するゲート電極を
形成する工程と、上記ゲート絶縁膜の露出された部分を
介して上記半導体基板に上記第１導電型とは逆の第２導
電型を有する不純物をドープしてソース、ドレイン領域
を形成する工程を含むことを特徴とする。

【００３１】上記第１のマスク材としては、窒化シリコ
ン膜と多結晶シリコン膜の積層膜若しくは酸化シリコン
膜と多結晶シリコン膜の積層膜を用いることができ、上
記第２のマスク材は酸化シリコン膜を用いることができ
る。上記第２のマスク材は、化学気相成長法を用いて酸
化シリコン膜を全面に形成した後、当該酸化シリコン膜
を異方性エッチングすれば、第１のマスク材の側壁上の
みに第２のマスク材を選択的に残すことができる。ま
た、上記第１のマスク材として多結晶シリコン膜を用
い、上記第２のマスク材は多結晶シリコン膜からなる上
記第１のマスク材の側部を酸化することによって形成し
てもよい。

【００３２】上記第２のマスク材の膜厚が１０ｎｍ以上
１００ｎｍ以下とすれば好ましい結果が得られる。

【００３３】

【発明の実施の形態】上記溝を覆う酸化シリコン膜は周
知の熱酸化法によって形成される。この酸化シリコン膜
の膜厚は１５ｎｍ程度であり、必ずしも不可欠ではない
が、熱酸化法で形成された酸化シリコン膜は膜質がすぐ
れているので、安定した特性を確実に得るためには、溝
を埋めるに先立ってこの酸化シリコン膜を形成した方が
好ましい。

【００３４】上記第２のマスク材の膜厚によって、活性
領域の縁部上に形成される絶縁膜の幅が決まるが、実用
上１０ｎｍ以上１００ｎｍ以下とすれば好ましい結果が
得られる。

【００３５】窒化シリコン膜やゲート電極に用いられる
多結晶シリコン膜は周知のＣＶＤ方によって容易に形成
できる。またゲート電極としてあ、多結晶シリコン膜の
みではなく、金属やシリサイドなど、ゲート電極として
周知の材料からなる単層膜あっるいは積層膜を使用でき
る。

【００３６】また、上面を平坦化する工程は、周知の各
種方法を用いることができるが、ＣＭＰ法が実用的には
最も好ましい。

【００３７】

【実施例】〈実施例１〉図１および図２を用いて本発明
の第１の実施例を説明する。まず、図１（ａ）に示した
ように、Ｐ型の単結晶シリコン基板１０１を９００℃の
ドライ酸素雰囲気中で熱酸化して酸化シリコン膜１０２
を形成した後、周知のＬＰ−ＣＶＤ法（低圧化学気相成
長法）を用いて窒化シリコン膜１０３を形成した。上記
酸化シリコン膜１０２の膜厚は、上層の窒化シリコン膜
１０３の応力緩衝膜、およびそれを除去する際のストッ
パ膜として用いるため、極端に薄くするとはできない。
また、ゲート酸化膜を形成する際には、ＨＦ水溶液によ
る同膜１０２の除去が必要となるので、厚く形成しても
問題となる。従って、その膜厚は１０ｎｍ以上３０ｎｍ
以下の範囲にすることが好ましい。また、窒化シリコン
膜１０３は薄いほど好ましいが、埋め込み酸化シリコン
膜１０７を化学機械研磨法（ＣＭＰ法）で研磨する時の
ストッパとして用いるで、約１００ｎｍ以上は必要とな
る。本実施例では、酸化シリコン膜１０２の膜厚は１５
ｎｍ、窒化シリコン膜１０３の膜厚は１４０ｎｍとし
た。周知の光リソグラフィーおよびドライエッチング法
を用いて、上記窒化シリコン膜１０３を所定の形状にパ
ターニングした。

【００３８】次に、図１（ｂ）に示したように、モノシ
ラン（ＳｉＨ₄）と亜酸化窒素（Ｎ₂Ｏ）を用いる周知の
ＬＰ−ＣＶＤ法によって、厚さ３０ｎｍの酸化シリコン
膜１０４を形成した後、異方性ドライエッチング法を行
って、上記酸化シリコン膜１０４のうち、上記窒化シリ
コン膜１０３の側壁部上に形成された部分を残し、他の
部分はその下の酸化シリコン膜１０２とともに除去し
て、酸化シリコンからなる側壁絶縁膜１０４を形成し
た。なお、上記酸化シリコン膜１０４としては、テトラ
エトキシシラン（ＴＥＯＳ）の熱分解により得られる酸
化シリコン膜を用いてもよい。

【００３９】上記窒化シリコン膜１０３および側壁絶縁
膜１０４をマスクとして、シリコン基板１０１を異方性
ドライエッチングし、図１（ｃ）に示したように、深さ
３５０ｎｍ、側面のテーパ角度８７°の溝１０５を形成
した。

【００４０】次に、基板表面の洗浄を行なった後、図１
（ｄ）に示したように、周知の熱酸化法によって溝１０
５内に酸化シリコン膜１０６を形成した。この酸化工程
は、ドライエッチングによって生じた基板ダメージの回
復も兼ねており、酸化温度は９００℃〜１０００℃、酸
化シリコン膜１０６の膜厚は１０ｎｍ〜３０ｎｍの範囲
が望ましい。本実施例では、９５０℃のドライ酸素雰囲
気中で、膜厚１５ｎｍの酸化シリコン膜１０６を形成し
た。

【００４１】次に、テトラエトキシシラン（ＴＥＯＳ）
とオゾン（Ｏ₃）を用いたＣＶＤ法によって厚さ３７０
ｎｍの酸化シリコン膜１０７を形成した後、１０％酸素
を含む窒素雰囲気中で１０００℃、６０分の酸化処理を
行なった。この酸化処理を行なうことによって、側壁絶
縁膜１０４および酸化シリコン膜１０７のＨＦ水溶液に
対するエッチングレートは、熱酸化膜の１.３倍程度ま
で向上した。なお、酸化シリコン膜１０７は、形成温度
５５０℃、Ｏ₃濃度１３０ｇ／ｍ³、形成圧力６６０Ｔｏ
ｒｒという条件で形成した。本実施例では、ＴＥＯＳと
Ｏ₃によるＣＶＤ−酸化シリコン膜を埋め込み膜として
用いたが、モノシラン（ＳｉＨ₄）、酸素（Ｏ₂）、アル
ゴン（Ａｒ）を用いた高密度プラズマスパッタデポジシ
ョン法を用いても、ボイドを生じることなく、溝内を埋
め込むことができた。

【００４２】次に、図２（ａ）に示したように、周知の
ＬＰ−ＣＶＤ法によって、厚さ１２０ｎｍの窒化シリコ
ン膜１０８を形成した後、リソグラフィーおよびドライ
エッチング法によって、窒化シリコン膜１０８を所定の
形状にパターニングした。この窒化シリコン膜１０８
は、酸化シリコン膜１０７の表面を化学機械研磨法（Ｃ
ＭＰ法）によって平坦化する際のデッシングを防止する
ために設けたものであり、溝１０５幅の広い部分を覆う
ように配置した。

【００４３】次に、周知のＣＭＰ法を用いて、上記酸化
シリコン膜１０７、側壁絶縁膜１０４および窒化シリコ
ン膜１０３、１０８を研磨し、図２（ｂ）に示したよう
に、表面を平坦化した。この場合、酸化シリコン膜１０
７および側壁絶縁膜１０４の表面が、シリコン基板１０
１の表面より高い位置になることが重要であり、本実施
例では酸化シリコン膜１０７および側壁絶縁膜１０４の
表面が、シリコン基板表面から４５ｎｍ〜５０ｎｍ高い
位置になるようにした。

【００４４】次に、図２（ｃ）に示したように、熱リン
酸を用いた周知のウエットエッチングによって、上記窒
化シリコン膜１０３、１０８を除去した。この際、シリ
コン基板１０１の裏面に形成された窒化シリコン膜も同
時に除去された。

【００４５】本実施例では、上記側壁絶縁膜１０４の膜
厚を３０ｎｍとしたので、溝１０５エッジ部から３０ｎ
ｍの活性領域は、この側壁絶縁膜１０４覆われていた。
そのため、この後の工程において、酸化シリコンのウエ
ットエッチングを行っても、エッチング量が側壁絶縁膜
１０４の膜厚以下であれば、溝１０５のエッジ部が露出
されることはなく、上記問題は発生しなかった。

【００４６】〈実施例２〉図３および図４を用いて本発
明の第２の実施例を説明する。まず、図３（ａ）に示し
たように、Ｐ型の単結晶シリコン基板２０１を９００℃
のドライ酸素雰囲気中で熱酸化して、膜厚の１５ｎｍ酸
化シリコン膜２０２を形成した後、膜厚１２０ｎｍ、リ
ン濃度３×１０²⁰/ｃｍ³のリンドープ多結晶シリコン膜
２０３（ａ）および膜厚５０ｎｍの窒化シリコン膜２０
３（ｂ）を、周知のＬＰ−ＣＶＤ法を用いて順次形成し
た。次に、周知の光リソグラフィーおよびドライエッチ
ング法を用いて、上記窒化シリコン膜２０３（ｂ）およ
びリンドープ多結晶シリコン膜２０３（ａ）を所定の形
状にパターニングした。なお、本実施例では、リンドー
プ多結晶シリコン膜２０３（ａ）の上に窒化シリコン膜
２０３（ｂ）を形成したが、窒化シリコン膜２０３
（ｂ）の代りに酸化シリコン膜を形成してもよい。ただ
し、溝２０５をエッチングする際のマスクとして用いる
ので、酸化シリコン膜を用いた場合は、膜厚を約５０ｎ
ｍ以上にすることが必要である。

【００４７】次に、８００℃のウエット酸化を行って、
図３（ｂ）に示したように、リンドープ多結晶シリコン
膜２０３（ａ）の側壁上に酸化シリコン膜からなる側壁
絶縁膜２０４を形成した。周知のように、低温のウエッ
ト酸化法においては、リンを高濃度に含んだ多結晶シリ
コン膜２０３（ａ）の酸化速度は、低濃度のシリコン基
板２０１の酸化速度より数１０倍速い。そのため、本実
施例では、多結晶シリコン膜２０３（ａ）の側壁上に厚
さ５０ｎｍの酸化シリコンからなる側壁絶縁膜２０４を
形成したが、シリコン基板２０１上の酸化シリコン膜２
０２の膜厚はほとんど増加しなかった。なお、本実施例
では、リンドープ多結晶シリコン膜２０３（ａ）の側壁
の酸化にウエット酸化法を用いたが、ドライ酸化法を用
いてもよい。また、実施例１に示したように、ＬＰ−Ｃ
ＶＤ法によって酸化シリコン膜を全面に形成した後、異
方性ドライエッチングによって側壁上のみに酸化シリコ
ン膜を残すようにしてもよい。

【００４８】次に、上記窒化シリコン膜２０３（ｂ）お
よび側壁絶縁膜２０４をマスクとして、シリコン基板２
０１の露出された部分をドライエッチングして、図３
（ｃ）に示したように、深さ３００ｎｍ、テーパ角８７
°の溝２０５を形成した。

【００４９】基板の洗浄を行なった後、図３（ｄ）に示
したように、熱酸化法を用いて上記溝２０５内に厚さ１
０ｎｍの酸化シリコン膜２０６を形成した。続いて、Ｔ
ＥＯＳとＯ₃を用いる周知のＣＶＤ法によって、厚さ３
２０ｎｍの酸化シリコン膜２０７を全面に形成した後、
酸素１０％を含む窒素雰囲気中で、１０００℃、３０分
の酸化処理を行なった。

【００５０】次に、ＬＰ−ＣＶＤ法により、デッシング
防止用の厚さ１２０ｎｍの多結晶シリコン膜２０８を形
成した後、図４（ａ）に示したように、周知のリソグラ
フィーとドライエッチング法により、この多結晶シリコ
ン膜２０８を所定の形状にパターニングした。

【００５１】次に、周知のＣＭＰ法を用いて酸化シリコ
ン膜２０７、側壁絶縁膜２０４、窒化シリコン膜２０３
（ｂ）および多結晶シリコン膜２０３（ａ）、２０８を
研磨して、図４（ｆ）に示したように、表面を平坦化し
た。このＣＭＰ法による研磨によって、窒化シリコンパ
ターン２０３（ｂ）は完全に除去されて、多結晶シリコ
ン膜２０３（ａ）の表面が露出された。本実施例におい
は、酸化シリコン膜２０４、２０７表面が、シリコン基
板２０１の表面から４５ｎｍ〜５０ｎｍ高い位置になる
ようにした。

【００５２】次に、図４（ｃ）に示したように、周知の
ドライエッチング法を用いて、上記リンドープ多結晶シ
リコン膜２０３（ａ）、２０８を除去した。

【００５３】本実施例では、側壁絶縁膜２０４の膜厚を
５０ｎｍとしたので、溝２０５エッジ部から５０ｎｍの
活性領域は、酸化シリコン膜２０４によって覆われてい
るので、上記実施例１の場合と同様に、溝のエッジ部に
おける酸化シリコン膜２０７の落ち込みおよびそれに起
因する障害を防止できた。

【００５４】〈実施例３〉本実施例は、多結晶シリコン
ゲートからなるＭＯＳトランジスタを本発明によって作
製し、ゲート絶縁膜の絶縁耐圧を向上させた例であり、
図１０、１１に示した上記従来技術と比較した。

【００５５】本実施例では、まず、図５（ａ）に示した
ように、Ｐ型の単結晶シリコン基板３０１、５０１を９
００℃のドライ酸素雰囲気中で熱酸化して、厚さ１５ｎ
ｍの酸化シリコン膜３０２、５０２を形成した後、ＬＰ
−ＣＶＤ法を用いて膜厚１２０ｎｍの窒化シリコン膜３
０３、５０３を形成した。次に、クリプトンフロライド
（ＫｒＦ）エキシマレーザリソグラフィーとドライエッ
チング法により、上記窒化シリコン膜３０３を所定の形
状に加工した。上記窒化シリコン膜３０３の最小幅およ
び窒化シリコン膜間の最小幅は、それぞれ１６０ｎｍお
よび２２０ｎｍとした。

【００５６】一方、上記従来技術では、図１０（ａ）に
示したように、窒化シリコン膜５０３をパターニングし
た後、酸化シリコン膜５０２の露出された部分を除去し
た。窒化シリコン膜５０３の最小幅および窒化シリコン
膜間の最小幅は、それぞれ２２０ｎｍおよび１６０ｎｍ
とした。すなわち、活性領域と素子分離を合わせたピッ
チは本実施例と同じであるが、その長さの配分は本実施
例とは逆にした。

【００５７】次に、本実施例では、図５（ｂ）に示した
ように、モノシラン（シリコンＨ₄）と亜酸化窒素（Ｎ₂
Ｏ）を用いた周知のＬＰ−ＣＶＤ法によって、厚さ３０
ｎｍの酸化シリコン膜３０４を形成した後、異方性ドラ
イエッチング法を行って、酸化シリコン膜３０４および
その下の酸化シリコン膜３０２をエッチングして、窒化
シリコン膜３０３パターンの側壁部上に酸化シリコン膜
からなる側壁絶縁膜３０４を形成した。

【００５８】次に、窒化シリコン膜３０３および側壁絶
縁膜３０４をマスクとしてシリコン基板３０１のエッチ
ングを行い、図５（ｃ）に示したように、深さ３５０ｎ
ｍの溝３０５を形成した。一方、従来法の場合は、上記
窒化シリコン膜５０３のみをマスクとして、シリコン基
板５０１をドライエッチングし、図１０（ｂ）に示した
ように、溝５０５を形成した。この段階における本実施
例および上記従来技術における活性領域の最小幅および
溝分離領域の最小溝幅は、それぞれ２２０ｎｍおよび１
６０ｎｍであり、互いに同じであった。なお、溝３０
５、５０５の側面の角度はいずれも８７°とした。

【００５９】次に、本実施例においては、上記シリコン
基板３０１の洗浄を行なった後、図５（ｄ）に示したよ
うに、熱酸化を行って溝３０５内に酸化シリコン膜３０
６を形成した後、９５０℃、乾燥酸素雰囲気中での熱処
理を行なって、厚さ１５ｎｍの酸化シリコン膜３０６を
形成した。続いて、ＴＥＯＳとＯ₃を用いたＣＶＤ法に
より厚さ３７０ｎｍの酸化シリコン膜３０７を形成した
後、２０％酸素を含む窒素雰囲気中で１０００℃、３０
分の酸化処理を行なった。なお、酸化シリコン膜１０７
は、形成温度を５００℃〜５６０℃、Ｏ₃濃度を９０ｇ
／ｍ³〜１６０ｇ／ｍ³、形成圧力を３００Ｔｏｒｒ〜７
６０Ｔｏｒｒの範囲であれば、溝３０５内にボイドを生
じることなく埋め込むことができた。本実施例では、Ｔ
ＥＯＳとＯ₃によるＣＶＤ-酸化シリコン膜を埋め込み膜
として用いたが、モノシラン（ＳｉＨ₄）、酸素
（Ｏ₂）、アルゴン（Ａｒ）を用いた高密度プラズマス
パッタデポ法を用いてもボイドを生じることなく、溝内
を埋め込むことができた。

【００６０】次に、ＬＰ−ＣＶＤ法により、デッシング
防止用の厚さ１２０ｎｍの窒化シリコン膜３０８を形成
した後、リソグラフィーおよびドライエッチング法によ
って、この窒化シリコン膜３０８を所定の形状に加工し
た。

【００６１】同様の処理を上記従来技術についても行っ
て、本実施例における図５（ｄ）に対応する図１０
（ｃ）に示す構造を作成した。

【００６２】次に、ＣＭＰ法を用いて、酸化シリコン膜
３０７、５０７、側壁絶縁膜３０４および窒化シリコン
膜３０３、５０３、３０８、５０８を研磨して表面を平
坦化し、それぞれ図５（ｅ）および図１０（ｄ）に示す
構造を形成した。この工程は、従来法では酸化シリコン
膜５０７と窒化シリコン膜５０３、５０８のみの研磨に
なるが、本実施例では、酸化シリコン膜３０７と窒化シ
リコン膜３０３、３０８に加えて、側壁絶縁膜３０４も
同時に研磨される。この研磨の結果、本実施例では、酸
化シリコン膜３０４、３０７の表面が、シリコン基板３
０１の表面から４５ｎｍ〜５０ｎｍ高い位置になった。

【００６３】次に、上記窒化シリコン膜３０３、５０
３、３０８、５０８を、１６０℃に熱した熱リン酸によ
るウエットエッチング法を用いて除去した。この段階に
おける本実施例の断面構造を図６（ａ）に示した。本実
施例では、側壁絶縁膜３０４の膜厚を３０ｎｍとしたの
で、溝３０５のエッジ部から３０ｎｍの活性領域は、側
壁絶縁膜３０４によって覆われていた。一方、上記従来
技術の場合は、図１１（ｅ）に示したように、酸化シリ
コン膜５０７の側壁部は溝のエッジ部の延長線上に位置
していた。

【００６４】次に、周知のイオン打ち込み法を用いてチ
ャネルストッパ３０９、５０９となるボロン（Ｂ）を所
定の領域に打ち込んだ後、図６（ｂ）および図１１
（ｆ）にそれぞれ示したように、０.５％ＨＦ水溶液を
用いてシリコン基板３０１、５０１の表面に形成された
厚さ１５ｎｍの酸化シリコン膜３０２、５０２を除去し
た。このＨＦ水溶液によるエッチングの際に、酸化シリ
コンからなる側壁絶縁膜３０４および酸化シリコン膜３
０７、５０７も約２０ｎｍ程度必然的にエッチングされ
た。

【００６５】しかし、本実施例では、側壁絶縁膜３０４
およびその下にある酸化シリコン膜３０２が存在するた
め、溝３０５のエッジ部は露出されておらず、活性領域
周辺から約１０ｎｍの領域は上記酸化シリコン膜３０
２、３０４で覆われていた。

【００６６】一方、上記従来技術の場合は、、上記ＨＦ
によるエッチングによって溝５０５エッジ部が既に露出
し、溝内酸化膜５０６と埋め込み酸化シリコン膜５０７
の界面に落ち込み部が形成されていた。なお、この時点
での側壁絶縁膜３０４および埋め込み酸化シリコン膜３
０７、５０７の表面高さは、シリコン基板の表面から２
５ｎｍ〜３０ｎｍ高くなった。

【００６７】次に、基板表面の洗浄を行なった後、周知
のウエット酸化法を用い、温度８５０℃で、厚さ８ｎｍ
のゲート酸化膜３１０、５１０を形成した。続いて図６
（ｃ）および図１１（ｃ）に示したように、、ＬＰ−Ｃ
ＶＤ法を用いてゲート電極３１１、５１１となるリンド
ープ多結晶シリコン膜３１１、５１１および酸化シリコ
ン膜３１２、５１２を順次形成した。リンドープ多結晶
シリコン膜３１１、５１１は、リン濃度を３×１０²⁰/
ｃｍ³、厚さ１５０ｎｍとした。また、上層の酸化シリ
コン膜３１２、５１２の膜厚は７０ｎｍとした。

【００６８】次に、ＫＲＦエキシマレーザリソグラフィ
ーおよびドライエッチング法を用いて、上記酸化シリコ
ン膜３１２、５１２、リンドープ多結晶シリコン膜３１
１、５１１をパターニングしてゲート電極３１１、５１
１を形成した。続いて、イオン打ち込み法によってリン
（Ｐ）を打ち込んだ後、８５０℃、１０分の窒素アニー
ルを行ない、図６（ｄ）および図１１（ｄ）に示したよ
うに、ソース３１３、５１３およびドレイン３１４、５
１４を形成した。この後、ゲート電極３１２、５１２、
ソース３１３、５１３、ドレイン３１４、５１４に配線
を接続し、ＭＯＳトランジスタを製造した。

【００６９】シリコン基板３０１、５０１を接地し、ソ
ース３１３、５１３およびドレイン３１４、５１４を０
Ｖに固定して、ゲート電極３１１、５１１に負電圧を印
加してゲート耐圧の測定を行った。図７に、この方法で
作製したＭＯＳトランジスタのゲート耐圧の１例を示し
た。本発明の試料は従来法に比べて、ゲート耐圧が大幅
に向上した。両試料の溝３０５、５０５エッジ部の形状
を透過型電子顕微鏡で観察した結果、従来の方法で作製
した試料は、溝５０５のエッジ部のゲート酸化膜５１０
の膜厚が局所的に薄くなっていることがわかった。これ
に対して本発明の試料では、逆に溝３０５エッジ部のゲ
ート酸化膜３１０の膜厚は活性領域中央部の膜厚に比
べ、わずかに厚くなった。これは、該溝３０５エッジ部
が常に酸化シリコン膜３０２、３０４によって保護され
ているので、これらの残存膜に加えてゲート酸化膜３１
０の膜厚が加算されたためである。

【００７０】また、本ゲート耐圧は５０チップにおいて
測定を行ったが、従来法の場合は、約６０％が測定不能
のチップが存在した。これは、ゲート電極５１１である
リンドープ多結晶シリコン膜５１１が完全に除去され
ず、溝５０５の周辺に発生した埋め込み酸化シリコン膜
５０７の落ち込み部にエッチング残りしたため、ソース
５１３とゲート電極５１１、またはドレイン５１４とゲ
ート電極５１１が短絡していたことが原因であった。

【００７１】これに対し、本実施例ではすべて同様の特
性を示した。また、従来の方法で見られたような、溝３
０５の周辺に埋め込み酸化シリコン膜３０７の落ち込み
等は発生していなかった。

【００７２】本実施例では、上記実施例１に示したよう
に窒化シリコン膜３０３と酸化シリコンからなる側壁絶
縁膜３０４をマスクに用いて溝３０５の形成を行なった
が、実施例２に示した方法で行なっても、同様の効果が
得られた。

【００７３】〈実施例４〉図８、図９を用いて、本発明
の第４の実施例を説明する。本実施例においても、基本
的には実施例３と同様の手法を用いて溝４０５を形成す
るが、酸化シリコン膜４０７を形成するに先立って、窒
化シリコンパターン４０３を酸化シリコンからなる側壁
絶縁膜４０４を除去する点が異なっている。

【００７４】図８（ａ）に示したように、実施例３と同
様に処理して、シリコン基板４０１上に酸化シリコン膜
４０２、窒化シリコン膜４０３および酸化シリコンから
なる側壁絶縁膜４０４を形成した。さらに、これらをマ
スクとするドライエッチング法により、深さ３５０ｎ
ｍ、テーパ角度８７°の溝４０５を形成した。本実施例
では、より微細な窒化シリコン膜４０３を形成するた
め、電子線（ＥＢ）描画技術を用い、窒化シリコン膜４
０３の最小寸法を１２０ｎｍ、隣接する窒化シリコン膜
間のスペースを１８０ｎｍとした。なお、側壁絶縁膜４
０４の膜厚は３０ｎｍとした。従って、溝４０５形成後
の活性領域の最小寸法は１６０ｎｍ、分離領域となる溝
４０５の最小分離幅は１２０ｎｍである。

【００７５】次に、図８（ｂ）に示したように、１％Ｈ
Ｆ水溶液を用いて上記側壁絶縁膜４０４を除去した後、
１０００℃のドライ酸化法によって膜厚１５ｎｍの溝内
酸化膜を形成した。この工程により、溝４０５の最小寸
法は１２０ｎｍであるが、溝４０５の開口部である窒化
シリコン膜４０３間のスペースは１８０ｎｍとなる。上
記側壁絶縁膜４０４を除去した理由は、溝４０５を埋め
込むために酸化シリコン膜４０７を形成した際に、溝４
０５内にボイドが発生するのを防止するためである。Ｔ
ＥＯＳとＯ₃を反応ガスとするＣＶＤ法で形成する酸化
シリコン膜は、非常に優れた埋め込み形状を示すが、溝
４０５幅が微細になってアスペクト比が大きくなると、
溝４０５内にボイドが発生する確率が増加する。例え
ば、本実施例において、側壁絶縁膜４０４を除去しない
場合は、溝４０５溝の実質的なアスペクト比は約４と非
常に大きくなるが、本実施例では、側壁絶縁膜４０４を
除去することによって、溝４０５上部の開口幅が大きく
なるので、実質的なアスペクト比は約３程度になり、ボ
イドの発生は防止された。

【００７６】次に、図８（ｃ）に示したように、ＴＥＯ
ＳとＯ₃を用いた周知のＣＶＤ法を用いて、膜厚３７０
ｎｍの酸化シリコン膜４０７を全面に形成した後、１０
％の酸素を含んだ窒素雰囲気中で、１０００℃、３０分
の熱処理を行なった。これにより、ボイドを発生させる
ことなしに、溝４０５内を酸化シリコン膜４０７によっ
て埋め込むことができた。

【００７７】次に、ＬＰ−ＣＶＤ法により、厚さ１２０
ｎｍのデッシング防止用の窒化シリコン膜（図示せず）
を形成した後、溝幅の広い部分を覆うように所定の形状
に加工した。この後、周知のＣＭＰ法を用いて、酸化シ
リコン膜４０７および窒化シリコン膜４０３を研磨し
て、表面を平坦化した。この際、上記酸化シリコン膜４
０７の表面が、シリコン基板４０１表面から４５ｎｍ〜
５０ｎｍ高い位置になるように研磨した。

【００７８】次に、周知のドライエッチング法を用い
て、上記窒化シリコン膜４０３およびＣＭＰ研磨のデッ
シング防止に用いた上記窒化シリコンを除去して図９
（ａ）に示す構造を形成した。本実施例では、上記窒化
シリコン膜４０３のエッジから溝４０５のエッジ部まで
に、３０ｎｍの間隔を設けられているので、活性領域の
周辺部は酸化シリコン膜４０７で覆われた。

【００７９】次に、イオン打ち込み法によりチャネルス
トッパ４０９となるボロン（Ｂ）を所定の領域に打ち込
んだ後、図９（ｂ）に示したように、０.５％ＨＦ水溶
液を用いた周知のウエットエッチングによって、シリコ
ン基板４０１表面上に形成された膜厚１５ｎｍの酸化シ
リコン膜４０２の露出された部分を除去し。この際、酸
化シリコン膜４０７およびその下の酸化シリコン膜４０
２も約２０ｎｍ程度エッチングされるが、溝４０５のエ
ッジ部は露出されず、活性領域周辺から約１０ｎｍの領
域は上記酸化シリコン膜４０２、４０７で覆われてい
た。なお、この時点での埋め込み酸化シリコン膜４０７
の表面の高さは、シリコン基板４０１表面から２５ｎｍ
〜３０ｎｍとなった。

【００８０】次に、基板表面の洗浄を行なった後、図９
（ｃ）に示したように、温度８００℃のウエット酸化法
を用いて膜厚５ｎｍのゲート酸化膜４１０を形成した。
さらに、周知のＬＰ−ＣＶＤ法によって、リン濃度を３
×１０²⁰/ｃｍ³、膜厚１５０ｎｍのリンドープ多結晶シ
リコン膜４１１および膜厚７０ｎｍの酸化シリコン膜４
１２を順次積層して形成した。

【００８１】次に、周知のＥＢリソグラフィーおよびド
ライエッチング法により、図９（ｄ）に示したように、
上記酸化シリコン膜４１２およびリンドープ多結晶シリ
コン膜４１１を所定の形状にパターニングして、ゲート
電極４１１を形成した。続いて、イオン打ち込み法によ
りリン（Ｐ）を打ち込んだ後、８５０℃、１０分の窒素
アニールを行なってソース４１３、ドレイン４１３を形
成した。この後、ゲート電極４１１、ソース４１３、ド
レイン４１４に所定の配線（図せず）を接続してＭＯＳ
トランジスタを形成した。

【００８２】本実施例で作製した試料のゲート耐圧を測
定した結果、絶縁耐圧特性および歩留りは、いずれも充
分に良好であった。

【００８３】

【発明の効果】上記説明から明らかなように、本発明に
よれば、アイソレーション用の溝のエッジ部に発生す
る、埋め込み酸化膜の落ち込みを防止できるので、ゲー
ト電極加工時の歩留りを大幅に向上することができる。
また、溝のエッジ部が露出されないので、ゲート酸化膜
の信頼性が飛躍的に向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す断面図、

【図２】本発明の第１の実施例を示す断面図、

【図３】本発明の第２の実施例を示す断面図、

【図４】本発明の第２の実施例を示す断面図、

【図５】本発明の第３の実施例を示す断面図、

【図６】本発明の第３の実施例を示す断面図、

【図７】本発明の効果を説明するための図、

【図８】本発明の第４の実施例を示す断面図、

【図９】本発明の第４の実施例を示す断面図、

【図１０】従来の方法を示す断面図、

【図１１】従来の方法を示す断面図、

【図１２】従来方法の問題点を説明するための図、

【図１３】従来方法と本発明の相違点を示す図。

【符号の説明】

１０１、２０１、３０１、４０１、５０１……単結晶シ
リコン基板、１０２、２０２、３０２、４０２、５０２
……酸化シリコン膜、１０３、１０８、２０３（ａ）、
３０３、３０８、４０３、４０８、５０３……窒化シリ
コン膜、１０４、２０４、３０４、４０４……側壁酸化
シリコン膜、１０５、２０５、３０５、４０５、５０５
……溝、１０６、２０６、３０６、４０６、５０６……
溝内酸化膜、１０７、２０７、３０７、４０７、５０７
……酸化シリコン膜、３０９、４０９、５０９……チャ
ネルストッパ、３１０、４１０、５１０……ゲート絶縁
膜、３１１、４１１、５１１……ゲート電極、３１３、
４１３、５１３……ソース、３１４、４１４、５１４…
…ドレイン。

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成された複数の活性領域
と、隣接する当該活性領域の間の上記半導体基板に形成
され第１の絶縁膜によって充填された溝と、上記活性領
域の表面上に連続して形成された第２の絶縁膜を有し、
上記活性領域の縁部上における上記第２の絶縁膜の膜厚
は上記活性領域の中央部上における膜厚より大きいこと
を特徴とする半導体装置。
【請求項２】上記活性領域にはＭＯＳトランジスタが形
成され、上記活性領域の中央部上に形成された上記第２
の絶縁膜は上記ＭＯＳトランジスタのゲート絶縁膜であ
ることを特徴とする請求項１に記載の半導体装置。
【請求項３】半導体基板の主表面上に第１の酸化シリコ
ン膜を形成する工程と、当該第１の酸化シリコン膜上に
所定の形状を有する第１のマスク材を形成する工程と、
当該第１のマスク材の側壁部に第２のマスク材を選択的
に形成する工程と、上記第１および第２のマスク材をエ
ッチングマスクとして、上記第１の酸化シリコン膜の露
出された部分およびその下の上記半導体基板をエッチン
グして溝を形成する工程を含むことを特徴とする半導体
装置の製造方法。
【請求項４】上記溝を形成する工程の後に、上記溝を酸
化シリコンによって埋める工程が付加されることを特徴
とする請求項３に記載の半導体装置の製造方法。
【請求項５】上記溝をを酸化シリコンによって埋める工
程の後に、上面を平坦化するとともに、上記第１および
第２のマスク材の縦方向の厚さを所定量だけ小さくする
工程と、上記第１のマスク材を除去する工程が付加され
ることを特徴とする請求項４に記載の半導体装置の製造
方法。
【請求項６】上記溝を形成する工程の後に、上記第２の
マスク材を除去する工程と、第２の酸化シリコン膜を形
成した後、上記溝を酸化シリコンによって埋める工程お
よび上面を平坦化するとともに、上記第１のマスク材の
縦方向の厚さを所定量だけ小さくする工程が付加される
ことを特徴とする請求項３に記載の半導体装置の製造方
法。
【請求項７】第１導電型を有する半導体基板の主表面上
に第１の酸化シリコン膜を形成する工程と、当該第１の
酸化シリコン膜上に所定の形状を有する第１のマスク材
を形成する工程と、当該第１のマスク材の側壁部に第２
のマスク材を選択的に形成する工程と、上記第１および
第２のマスク材をエッチングマスクとして、上記第１の
酸化シリコン膜の露出された部分およびその下の上記半
導体基板をエッチングして溝を形成する工程と、当該溝
の表面を覆う酸化シリコン膜を形成した後、上記溝酸化
シリコンによって埋める工程と、上面を平坦化するとと
もに、上記第１および第２のマスク材の縦方向の厚さを
所定量だけ小さくする工程と、上記第１のマスク材を除
去する工程と、上記第１の絶縁膜の露出された部分を除
去する工程と、上記半導体基板の主表面の露出された部
分上にゲート絶縁膜を形成する工程と、上記第２のマス
ク材を除去する工程と、上記ゲート絶縁膜の所定部分上
に所定の形状を有するゲート電極を形成する工程と、上
記ゲート絶縁膜の露出された部分を介して上記半導体基
板に上記第１導電型とは逆の第２導電型を有する不純物
をドープしてソース、ドレイン領域を形成する工程を含
むことを特徴とする半導体装置の製造方法。
【請求項８】第１導電型を有する半導体基板の主表面上
に第１の酸化シリコン膜を形成する工程と、当該第１の
酸化シリコン膜上に所定の形状を有する第１のマスク材
を形成する工程と、当該第１のマスク材の側壁部に第２
のマスク材を選択的に形成する工程と、上記第１および
第２のマスク材をエッチングマスクとして、上記第１の
酸化シリコン膜の露出された部分およびその下の上記半
導体基板をエッチングして溝を形成する工程と、上記第
２のマスク材を除去した後、上記溝を覆う酸化シリコン
膜を形成し、さらに上記溝を酸化シリコンによって埋め
る工程と、上面を平坦化するとともに、上記第１のマス
ク材の縦方向の厚さを所定量だけ小さくする工程と、上
記第１ののマスク材を除去する工程と、上記第１の絶縁
膜の露出された部分を除去する工程と、上記半導体基板
の主表面の露出された部分上にゲート絶縁膜を形成する
工程と、当該ゲート絶縁膜の所定部分上に所定の形状を
有するゲート電極を形成する工程と、上記ゲート絶縁膜
の露出された部分を介して上記半導体基板に上記第１導
電型とは逆の第２導電型を有する不純物をドープしてソ
ース、ドレイン領域を形成する工程を含むことを特徴と
する半導体装置の製造方法。
【請求項９】上記第１のマスク材は、窒化シリコン膜と
多結晶シリコン膜の積層膜若しくは酸化シリコン膜と多
結晶シリコン膜の積層膜からなることを特徴とする請求
項３から８のいずれか一に記載の半導体装置の製造方
法。
【請求項１０】上記第２のマスク材は酸化シリコン膜か
らなることを特徴とする請求項３から９のいずれか一に
記載の半導体装置の製造方法。
【請求項１１】上記第２のマスク材は、化学気相成長法
を用いて酸化シリコン膜を全面に形成した後、当該酸化
シリコン膜を異方性エッチングすることによって形成さ
れることを特徴とする請求項１０に記載の半導体装置の
製造方法。
【請求項１２】上記第１のマスク材は多結晶シリコン膜
からなり、上記第２のマスク材は上記第１のマスク材の
側部を酸化することによって形成されることを特徴とす
る請求項１０に記載の半導体装置の製造方法。