JP2003017598A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Abstract
る際、素子分離領域と半導体基板との間にエッチング溶
液が入り込み、空隙が生じる。 【解決手段】 周辺領域のシリコン窒化膜6、第1のゲ
ート材5、ゲート酸化膜4の側面上のみにシリコン酸化
膜7を堆積し、次いでこのシリコン酸化膜7及びシリコ
ン窒化膜6をマスクとしてトレンチ9を形成し、シリコ
ン酸化膜7を除去する。このため、トレンチ9に隣接す
る半導体基板1表面が一部露出し、この後トレンチ9を
シリコン酸化膜10により埋め込む際、この半導体基板
1表面が露出する部分上にもシリコン酸化膜10が形成
される。したがって、周辺領域のシリコン窒化膜6、第
1のゲート材5、ゲート酸化膜4をウェットエッチング
により除去する際、エッチング溶液がシリコン酸化膜1
0と半導体基板1との間に入り込むことを防ぐことがで
きる。
Description
ネル効果を抑制する半導体記憶装置、及びその製造方法
に関する。
にメモリセルのほか、その動作に必要な各種遅延回路、
書き込み/消去用高電圧安定化回路等を有している。し
たがって、これらの周辺回路を構成する抵抗、トランジ
スタ等の素子もチップ内部に形成されている。
製造する際、製造コストを低減するため、製造プロセス
の効率化が要求される。このため、メモリセルを構成す
るセルトランジスタと、周辺回路を構成するトランジス
タをほぼ同一の製造プロセスを用いて製造することによ
り、効率化が図られている。
メモリの従来の製造方法を工程順に示している。図8
(a)に示すように、このフラッシュメモリは、半導体
基板にメモリセルアレイ領域(以下、セル領域と称す)
と周辺回路のトランジスタが形成される領域(以下、周
辺領域と称す)とを有し、周辺領域内には、Nチャネル
MOSFET(Metal Oxide Semiconductor Field Effec
t Transistor)とPチャネルMOSFETとが形成され
ている。
を形成後、周辺領域のPチャネルMOSが形成される部
分のPウェル領域22内にNウェル領域23を形成す
る。次に、半導体基板21の表面全面上にゲート酸化膜
24を形成し、ゲート酸化膜24上に第1のゲート材2
5を形成する。続いて、第1のゲート材25上にシリコ
ン窒化膜26、図示せぬシリコン酸化膜を順次堆積す
る。次に、フォトリソグラフィ工程を用い、シリコン酸
化膜、シリコン窒化膜26、第1のゲート材25、ゲー
ト酸化膜24をエッチングする。次いで、シリコン酸化
膜を除去する。
ン窒化膜26をマスクとして半導体基板21表面をエッ
チングし、複数のトレンチ27を形成する。
ンチ27の内壁を酸化後、半導体装置全面に素子分離絶
縁膜としてのシリコン酸化膜28を堆積し、次いでシリ
コン酸化膜28を平坦化する。続いて、シリコン窒化膜
26をウェットエッチングにより除去する。これによ
り、シリコン酸化膜28からなる素子分離領域が形成さ
れる。
ート材29を半導体装置全面に堆積する。この第2のゲ
ート材29は上記第1のゲート材25の上に直接配設さ
れ、第1のゲート材25、第2のゲート材29を用い
て、後工程でメモリセルの浮遊ゲートが構成される。次
に、フォトリソグラフィ工程を用いてセル領域のシリコ
ン酸化膜28上の第2のゲート材29をエッチングす
る。こうすることにより、シリコン酸化膜28上の第2
のゲート材29にスリット30を形成し、浮遊ゲートが
メモリセル毎に分離される。この後、フォトレジストを
除去する。
装置全面に例えばシリコン酸化膜、シリコン窒化膜、シ
リコン酸化膜からなるONO膜31を堆積する。
トリソグラフィ工程を用い、セル領域にのみ図示せぬフ
ォトレジストを形成する。次に、このフォトレジストを
マスクとして、周辺領域において、ONO膜31、第1
のゲート材25、第2のゲート材29を除去する。次
に、NH4F等を用いたウェットエッチングによりゲー
ト酸化膜24を除去し、次いでセル領域のフォトレジス
トを除去する。
てMOSFETのゲート酸化膜を形成し、半導体装置全
面に例えばポリシリコン膜を堆積する。続いて、このポ
リシリコン膜をフォトリソグラフィ工程、及びRIE法
による異方性エッチングを用い、セル領域において制御
ゲート、浮遊ゲートを形成する。
フォトリソグラフィ工程、及びRIE法による異方性エ
ッチングを行い、MOSFETのゲート電極を形成す
る。この後、後酸化を行う。
散し、ソース・ドレイン領域を形成する。続いて、ゲー
ト側壁を形成した後、ゲート電極上、及び拡散層の半導
体基板上にサリサイドを形成する。この後、半導体装置
全面にシリコン窒化膜、BPSG(Boron Doped Phosph
o-Silicate Glass)を被覆する。
法を用い、コンタクトホールを適宜形成後、Al配線膜
を例えばスパッタリング法により堆積する。フォトリソ
グラフィ工程、RIE法により配線パターンを形成後、
Al配線を保護するため、PSG(Phospho-Silicate G
lass)を堆積する。次に、シリコン窒化膜を堆積し、ボ
ンディング用パッド上の保護材をエッチングにより加工
し、ウェハとして完成する。
うに、周辺領域上のゲート絶縁膜24はウェットエッチ
ングにより除去する。このため、図10(b)に示すよ
うにエッチング溶液がシリコン酸化膜28と半導体基板
21との間に入り込むことにより、シリコン酸化膜28
がエッチングされ、端部が落ち込む。このため、シリコ
ン酸化膜28と半導体基板21との間に空隙が生じる。
この後の工程でゲート電極を堆積する際、ゲート電極材
がこの空隙に埋め込まれることにより、ゲート電極材が
埋め込まれた部分で電界集中が起こる。よって、サブス
レッショルド特性にKink特性が生じて、このゲート
電極を含むMOSFETの消費電流が増大する。また、
このMOSFETの狭チャネル効果が悪化して動作速度
が遅くなる問題が生じる。
れたものであり、その目的とするところは、素子分離絶
縁膜と半導体基板との間に空隙が形成されることを防止
し、この部分にゲート電極材が埋め込まれて電界集中が
起こることを回避可能な半導体記憶装置及びその製造方
法を提供しようとするものである。
の製造方法は、上記課題を解決するため、セルトランジ
スタが形成されるセル領域と周辺回路の周辺トランジス
タが形成される周辺領域とを有する半導体記憶装置の製
造方法であって、前記セル領域及び前記周辺領域の半導
体基板上にゲート酸化膜、第1のゲート材、及び第1の
絶縁膜を順次形成する工程と、前記第1の絶縁膜、前記
第1のゲート材、及び前記ゲート酸化膜の一部をエッチ
ングすることにより、前記セル領域及び前記周辺領域に
前記第1の絶縁膜、前記第1のゲート材、及び前記ゲー
ト酸化膜からなる複数のゲート構造を形成する工程と、
前記周辺領域に形成された前記ゲート構造の側面上に第
2の絶縁膜を形成する工程と、前記第1の絶縁膜及び前
記第2の絶縁膜をマスクとして前記半導体基板をエッチ
ングすることにより、前記セル領域及び前記周辺領域の
前記半導体基板表面に複数のトレンチを形成する工程
と、前記周辺領域に形成された前記ゲート構造の側面上
の前記第2の絶縁膜を除去することにより、前記トレン
チの両側で前記ゲート構造近傍の前記半導体基板表面を
露出させる工程と、前記セル領域の前記トレンチ内に形
成するとともに、前記ゲート構造近傍の前記半導体基板
表面に延在するように前記周辺領域の前記トレンチ内に
素子分離絶縁膜を形成する工程と、前記周辺領域に形成
された前記ゲート構造を除去する工程と、前記周辺領域
の前記素子分離絶縁膜間に前記周辺トランジスタのゲー
ト構造を形成する工程と、を具備することを特徴とす
る。
成されたセルトランジスタと、前記セル領域において、
半導体基板表面に形成されたトレンチ内に配設された第
1の素子分離絶縁膜と、周辺領域に形成された周辺トラ
ンジスタと、前記周辺領域において、前記半導体基板表
面に形成されたトレンチ内に配設された第2の素子分離
絶縁膜と、を備え、前記第2の素子分離絶縁膜は前記半
導体基板との界面と空隙を有することなく接し、且つ前
記半導体基板から突出する端部が丸みを有することを特
徴とする半導体記憶装置を提供できる。
段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出され
得る。例えば、実施の形態に示される全構成要件から幾
つかの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。
て図面を参照して説明する。なお、以下の説明におい
て、略同一の機能及び構成を有する構成要素について
は、同一符号を付し、重複説明は必要な場合にのみ行
う。
ラッシュメモリの製造方法を工程順に示す断面図であ
る。図1(a)に示すように、このフラッシュメモリは
セル領域と周辺領域とを有する。周辺領域内には、Nチ
ャネルMOSFETとPチャネルMOSFETとが形成
される。
成後、周辺領域のPチャネルMOSFETが形成される
部分のPウェル領域2内にNウェル領域3を形成する。
次に、例えば熱酸化により半導体基板1表面全面にゲー
ト酸化膜4を形成し、CVD(Chemical Vapor Deposit
ion)法により、ゲート酸化膜4上に例えばポリシリコ
ンまたはアモルファスシリコン等による第1のゲート材
5を堆積する。続いて、第1のゲート材5上に、例えば
CVD法によりシリコン窒化膜6、図示せぬ第1のシリ
コン酸化膜を順次堆積する。
ォトレジストを堆積し、フォトリソグラフィ工程を用い
て、フォトレジストに素子領域のパターンを転写する。
続いて、このフォトレジストをマスクとして、上記第1
のシリコン酸化膜、シリコン窒化膜6を例えばRIE
(Reactive Ion Etching)法によりエッチングする。次
に、シリコン窒化膜6をマスクとして、第1のゲート材
5、及びゲート酸化膜4を例えばRIE法によりエッチ
ングする。こうすることにより、上記素子領域のパター
ンに対応して、シリコン窒化膜6と、第1のゲート材5
と、ゲート酸化膜4と、に開口部を形成し、半導体基板
1の表面の一部を露出させる。次に、フォトレジスト及
び第1のシリコン酸化膜を除去する。
さが20〜35nm、好ましくは30nmのシリコン酸
化膜7を半導体装置全面に例えばCVD法により堆積す
る。続いて、半導体装置全面に図示せぬフォトレジスト
を堆積し、フォトリソグラフィ工程を用いてセル領域の
みフォトレジストを除去する。次に、このフォトレジス
トをマスクとして例えばウェットエッチングによりセル
領域のシリコン酸化膜7を除去する。次に、周辺領域の
フォトレジストを除去する。
置全面にフォトレジスト8を堆積し、フォトリソグラフ
ィ工程を用いて周辺領域のみフォトレジストを除去す
る。このフォトレジスト8をマスクとして、周辺領域の
半導体基板1上及びシリコン窒化膜6上に形成されたシ
リコン酸化膜7を例えばRIE法等の異方性エッチング
により選択的に除去する。こうすることにより、上記シ
リコン窒化膜6、第1のゲート材5、及びゲート酸化膜
4の側面上にシリコン酸化膜7を残存させる。
の上記フォトレジスト8を除去する。続いて、上記シリ
コン窒化膜6及びシリコン酸化膜7をマスクとして半導
体基板1を例えばRIE法によりエッチングすることに
より、セル領域及び周辺領域の半導体基板1表面にそれ
ぞれ複数のトレンチ9を形成する。次に、周辺領域の上
記シリコン窒化膜6、第1のゲート材5、及びゲート酸
化膜4の側面上に形成されたシリコン酸化膜7を例えば
RIE法等の異方性エッチングを用いて除去することに
より、周辺領域のトレンチ9に隣接する半導体基板1表
面を露出させる。
の内壁を酸化した後、半導体装置全面に素子分離絶縁膜
としての例えばシリコン酸化膜10を堆積する。こうす
ることにより、セル領域のトレンチ内がシリコン酸化膜
10により埋め込まれると同時に、周辺領域において
は、トレンチ内から上記トレンチに隣接して露出した半
導体基板表面まで延在するようにシリコン酸化膜10が
埋め込まれる。次に、シリコン酸化膜10を、シリコン
窒化膜6をストッパーとして例えばCMP(Chemical M
echanical Polishing)法により平坦化する。次に、シ
リコン窒化膜6を例えば熱リン酸等のウェットエッチン
グにより除去する。これによりシリコン酸化膜10から
なる素子分離領域が形成され、素子領域が分離される。
純物としてリンが注入されたポリシリコンまたはアモル
ファスシリコン等による第2のゲート材11を例えばC
VD法により半導体装置全面に堆積する。この第2のゲ
ート材11は上記第1のゲート材5の上に直接堆積さ
れ、これら第1のゲート材5、第2のゲート材11を用
いて、後工程でメモリセルの2層構造の浮遊ゲートを構
成する。
ジストを堆積し、フォトレジストにフォトリソグラフィ
工程により、セル領域のシリコン酸化膜10上略中央部
に溝を持つ形状のパターンを転写する。続いて、このフ
ォトレジストをマスクとして第2のゲート材11を例え
ばRIE法等の異方性エッチングによりエッチングす
る。こうすることにより、シリコン酸化膜10上の上記
第2のゲート材11の上記パターンの溝に対応した位置
にスリット12を形成し、第2のゲート材11を個々の
メモリセル毎に分離する。次に、フォトレジストを除去
する。
置全面に例えばシリコン酸化膜、シリコン窒化膜、シリ
コン酸化膜からなるONO膜13を堆積する。
置全面に図示せぬフォトレジストを堆積し、フォトリソ
グラフィ工程を用いて周辺領域上のフォトレジストのみ
を除去する。続いて、このフォトレジストをマスクとし
て、周辺領域のONO膜13を例えばRIE法により除
去し、第1のゲート材5、第2のゲート材11を例えば
CDE(Chemical Dry Etching)法により除去する。次
に、例えばNH4F等を用いたウェットエッチングによ
りゲート酸化膜4を除去し、次いでセル領域のフォトレ
ジストを除去する。
差する方向を断面方向とする断面図であり、図4に続く
工程を示している。図5に示すように、シリコン酸化膜
10の半導体基板1から突出する端部が丸みを有してい
る。周辺領域のMOSFETが形成される領域にMOS
FETのゲート酸化膜22を形成した後、半導体装置全
面に例えばポリシリコン膜を堆積する。続いて、このポ
リシリコン膜上に図示せぬフォトレジストを堆積し、こ
のフォトレジストにフォトリソグラフィ工程を用いて、
セル領域のメモリセルのゲートパターンを転写する。こ
のフォトレジストをマスクとしてRIE法によりポリシ
リコン、上記第1,第2のゲート材5,11、ONO膜
13をエッチングする。こうすることにより、セル領域
において第1のゲート材5及び第2のゲート材11から
なる浮遊ゲート電極11aと、制御ゲート電極18と、
を形成する。この後、フォトレジストを除去する。
膜上に図示せぬフォトレジストを堆積し、このフォトレ
ジストにフォトリソグラフィ工程を用いてMOSFET
のゲートパターンを転写する。続いて、このフォトレジ
ストをマスクとして、上記ポリシリコンをRIE法によ
りエッチングすることにより、MOSFETのゲート電
極17を形成する。この後、フォトレジストを除去し、
後酸化を行う。
1表面に、制御ゲート電極18及びゲート電極17をマ
スクとして不純物を拡散し、ソース領域14、ドレイン
領域15を形成する。続いて、セル領域のゲート絶縁膜
4、浮遊ゲート11a、制御ゲート18の側面上と、周
辺領域のMOSFETのゲート絶縁膜22、ゲート電極
17の側面上と、にゲート側壁19を形成する。この
後、セル領域の制御ゲート電極18上と、周辺領域のM
OSFETのゲート電極17上と、ソース領域14及び
ドレイン領域15の半導体基板上と、にそれぞれサリサ
イド20を形成する。これにより、サリサイドが形成さ
れた部分が低抵抗とされる。この後、半導体装置全面に
図示せぬシリコン窒化膜及びBPSGを堆積する。
E法を用いてコンタクトホールを適宜形成した後、Al
配線膜を例えばスパッタリング法により堆積する。この
とき、コンタクトホールがAlにより充填され、コンタ
クト21が形成される。フォトリソグラフィ工程、RI
E法を用いて上記Alを加工して配線パターン23を形
成後、Al配線を保護するため、図示せぬPSGを堆積
する。次に、PE−CVD(Plasma Enhanced Chemical
Vapor Deposition)により図示せぬシリコン窒化膜を
堆積し、ボンディング用パッド上の保護材をエッチング
により加工し、ウェハとして完成する。
図である。図6において、10はシリコン酸化膜、14
はソース領域、15はドレイン領域であり、17はMO
SFETのゲート電極、18はメモリセルの制御ゲート
である。
を堆積した後、周辺領域のシリコン窒化膜6、第1のゲ
ート材5、ゲート酸化膜4の側面上のみにシリコン酸化
膜7を堆積し、この後、このシリコン酸化膜7及びシリ
コン窒化膜6をマスクとしてトレンチ9を形成した後、
シリコン酸化膜7を除去する。このため、トレンチ9に
隣接する半導体基板1表面が一部露出し、この後トレン
チ9をシリコン酸化膜10により埋め込む際、この半導
体基板1表面が露出する部分上にもシリコン酸化膜10
が堆積される。したがって、周辺領域のシリコン窒化膜
6、第1のゲート材5、ゲート酸化膜4をウェットエッ
チングにより除去する際、エッチング溶液がシリコン酸
化膜10と半導体基板1との間に入り込むことを防ぐこ
とができる。よって、シリコン酸化膜10と半導体基板
1との間に空隙が形成されることを防止し、この部分に
ゲート電極材が埋め込まれて電界集中が起こることを回
避できる。よって、サブスレッショルド特性にKink
特性が生じ、このゲート電極を含むMOSFETの消費
電流が増大したり、狭チャネル効果が悪化して動作速度
が遅くなる問題を回避できる。
形成後、シリコン酸化膜10により、トレンチ9を充填
した。しかし、図7に示すように、上記トレンチ9を形
成した後、トレンチ9周辺の半導体基板1の角部をエッ
チングにより丸みを設けた構成とすることもできる。こ
の後の工程で、シリコン酸化膜10を堆積する際、この
丸みを設けた部分にもシリコン酸化膜10が形成され
る。こうすることにより、この丸みを設けた部分におい
て電界集中が発生することを防止できる。
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。
素子分離絶縁膜と半導体基板との間に空隙が形成される
ことを防止し、この部分にゲート電極材が埋め込まれて
電界集中が起こることを回避可能な半導体記憶装置及び
その製造方法を提供できる。
断面図。
る断面図であり、図4に続く工程を示す図。
示す断面図。
図。
Claims (5)
- 【請求項1】セルトランジスタが形成されるセル領域と
周辺回路の周辺トランジスタが形成される周辺領域とを
有する半導体記憶装置の製造方法であって、 前記セル領域及び前記周辺領域の半導体基板上にゲート
酸化膜、第1のゲート材、及び第1の絶縁膜を順次形成
する工程と、 前記第1の絶縁膜、前記第1のゲート材、及び前記ゲー
ト酸化膜の一部をエッチングすることにより、前記セル
領域及び前記周辺領域に前記第1の絶縁膜、前記第1の
ゲート材、及び前記ゲート酸化膜からなる複数のゲート
構造を形成する工程と、 前記周辺領域に形成された前記ゲート構造の側面上に第
2の絶縁膜を形成する工程と、 前記第1の絶縁膜及び前記第2の絶縁膜をマスクとして
前記半導体基板をエッチングすることにより、前記セル
領域及び前記周辺領域の前記半導体基板表面に複数のト
レンチを形成する工程と、 前記周辺領域に形成された前記ゲート構造の側面上の前
記第2の絶縁膜を除去することにより、前記トレンチの
両側で前記ゲート構造近傍の前記半導体基板表面を露出
させる工程と、 前記セル領域の前記トレンチ内に形成するとともに、前
記ゲート構造近傍の前記半導体基板表面に延在するよう
に前記周辺領域の前記トレンチ内に素子分離絶縁膜を形
成する工程と、 前記周辺領域に形成された前記ゲート構造を除去する工
程と、 前記周辺領域の前記素子分離絶縁膜間に前記周辺トラン
ジスタのゲート構造を形成する工程と、 を具備することを特徴とする半導体記憶装置の製造方
法。 - 【請求項2】前記第2の絶縁膜の厚さは、20乃至35
nmであることを特徴とする請求項1記載の半導体記憶
装置の製造方法。 - 【請求項3】前記周辺トランジスタのゲート構造を形成
後、前記セル領域の第1の絶縁膜上に第2のゲート材を
形成する工程と、 前記セル領域に形成された前記第2ゲート材、前記第1
の絶縁膜、及び前記第1のゲート材の一部をエッチング
することにより、前記セルトランジスタを形成する工程
と、 をさらに具備することを特徴とする請求項1記載の半導
体装置の製造方法。 - 【請求項4】セル領域に形成されたセルトランジスタ
と、 前記セル領域において、半導体基板表面に形成されたト
レンチ内に配設された第1の素子分離絶縁膜と、 周辺領域に形成された周辺トランジスタと、 前記周辺領域において、前記半導体基板表面に形成され
たトレンチ内に配設された第2の素子分離絶縁膜と、を
備え、 前記第2の素子分離絶縁膜は前記半導体基板との界面と
空隙を有することなく接し、且つ前記半導体基板から突
出する端部が丸みを有することを特徴とする半導体記憶
装置。 - 【請求項5】前記周辺領域の前記トレンチ内に形成され
た前記素子分離絶縁膜と接する前記半導体基板表面の角
部は略凸面状の丸みを持って形成されることを特徴とす
る請求項4記載の半導体記憶装置。
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