JP2003017598A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ウェットエッチングにより半導体層を除去す
る際、素子分離領域と半導体基板との間にエッチング溶
液が入り込み、空隙が生じる。 【解決手段】 周辺領域のシリコン窒化膜６、第１のゲ
ート材５、ゲート酸化膜４の側面上のみにシリコン酸化
膜７を堆積し、次いでこのシリコン酸化膜７及びシリコ
ン窒化膜６をマスクとしてトレンチ９を形成し、シリコ
ン酸化膜７を除去する。このため、トレンチ９に隣接す
る半導体基板１表面が一部露出し、この後トレンチ９を
シリコン酸化膜１０により埋め込む際、この半導体基板
１表面が露出する部分上にもシリコン酸化膜１０が形成
される。したがって、周辺領域のシリコン窒化膜６、第
１のゲート材５、ゲート酸化膜４をウェットエッチング
により除去する際、エッチング溶液がシリコン酸化膜１
０と半導体基板１との間に入り込むことを防ぐことがで
きる。
る際、素子分離領域と半導体基板との間にエッチング溶
液が入り込み、空隙が生じる。 【解決手段】 周辺領域のシリコン窒化膜６、第１のゲ
ート材５、ゲート酸化膜４の側面上のみにシリコン酸化
膜７を堆積し、次いでこのシリコン酸化膜７及びシリコ
ン窒化膜６をマスクとしてトレンチ９を形成し、シリコ
ン酸化膜７を除去する。このため、トレンチ９に隣接す
る半導体基板１表面が一部露出し、この後トレンチ９を
シリコン酸化膜１０により埋め込む際、この半導体基板
１表面が露出する部分上にもシリコン酸化膜１０が形成
される。したがって、周辺領域のシリコン窒化膜６、第
１のゲート材５、ゲート酸化膜４をウェットエッチング
により除去する際、エッチング溶液がシリコン酸化膜１
０と半導体基板１との間に入り込むことを防ぐことがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、消費電流、狭チャ
ネル効果を抑制する半導体記憶装置、及びその製造方法
に関する。
ネル効果を抑制する半導体記憶装置、及びその製造方法
に関する。
【０００２】
【従来の技術】一般に、フラッシュメモリはチップ内部
にメモリセルのほか、その動作に必要な各種遅延回路、
書き込み／消去用高電圧安定化回路等を有している。し
たがって、これらの周辺回路を構成する抵抗、トランジ
スタ等の素子もチップ内部に形成されている。
にメモリセルのほか、その動作に必要な各種遅延回路、
書き込み／消去用高電圧安定化回路等を有している。し
たがって、これらの周辺回路を構成する抵抗、トランジ
スタ等の素子もチップ内部に形成されている。
【０００３】上記したような構成のフラッシュメモリを
製造する際、製造コストを低減するため、製造プロセス
の効率化が要求される。このため、メモリセルを構成す
るセルトランジスタと、周辺回路を構成するトランジス
タをほぼ同一の製造プロセスを用いて製造することによ
り、効率化が図られている。
製造する際、製造コストを低減するため、製造プロセス
の効率化が要求される。このため、メモリセルを構成す
るセルトランジスタと、周辺回路を構成するトランジス
タをほぼ同一の製造プロセスを用いて製造することによ
り、効率化が図られている。
【０００４】図８（ａ）乃至図１０（ｂ）はフラッシュ
メモリの従来の製造方法を工程順に示している。図８
（ａ）に示すように、このフラッシュメモリは、半導体
基板にメモリセルアレイ領域（以下、セル領域と称す）
と周辺回路のトランジスタが形成される領域（以下、周
辺領域と称す）とを有し、周辺領域内には、Ｎチャネル
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effec
t Transistor)とＰチャネルＭＯＳＦＥＴとが形成され
ている。
メモリの従来の製造方法を工程順に示している。図８
（ａ）に示すように、このフラッシュメモリは、半導体
基板にメモリセルアレイ領域（以下、セル領域と称す）
と周辺回路のトランジスタが形成される領域（以下、周
辺領域と称す）とを有し、周辺領域内には、Ｎチャネル
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effec
t Transistor)とＰチャネルＭＯＳＦＥＴとが形成され
ている。
【０００５】半導体基板２１の表面にＰウェル領域２２
を形成後、周辺領域のＰチャネルＭＯＳが形成される部
分のＰウェル領域２２内にＮウェル領域２３を形成す
る。次に、半導体基板２１の表面全面上にゲート酸化膜
２４を形成し、ゲート酸化膜２４上に第１のゲート材２
５を形成する。続いて、第１のゲート材２５上にシリコ
ン窒化膜２６、図示せぬシリコン酸化膜を順次堆積す
る。次に、フォトリソグラフィ工程を用い、シリコン酸
化膜、シリコン窒化膜２６、第１のゲート材２５、ゲー
ト酸化膜２４をエッチングする。次いで、シリコン酸化
膜を除去する。
を形成後、周辺領域のＰチャネルＭＯＳが形成される部
分のＰウェル領域２２内にＮウェル領域２３を形成す
る。次に、半導体基板２１の表面全面上にゲート酸化膜
２４を形成し、ゲート酸化膜２４上に第１のゲート材２
５を形成する。続いて、第１のゲート材２５上にシリコ
ン窒化膜２６、図示せぬシリコン酸化膜を順次堆積す
る。次に、フォトリソグラフィ工程を用い、シリコン酸
化膜、シリコン窒化膜２６、第１のゲート材２５、ゲー
ト酸化膜２４をエッチングする。次いで、シリコン酸化
膜を除去する。
【０００６】次に、図８（ｂ）に示すように上記シリコ
ン窒化膜２６をマスクとして半導体基板２１表面をエッ
チングし、複数のトレンチ２７を形成する。
ン窒化膜２６をマスクとして半導体基板２１表面をエッ
チングし、複数のトレンチ２７を形成する。
【０００７】次に、図９（ａ）に示すように、上記トレ
ンチ２７の内壁を酸化後、半導体装置全面に素子分離絶
縁膜としてのシリコン酸化膜２８を堆積し、次いでシリ
コン酸化膜２８を平坦化する。続いて、シリコン窒化膜
２６をウェットエッチングにより除去する。これによ
り、シリコン酸化膜２８からなる素子分離領域が形成さ
れる。
ンチ２７の内壁を酸化後、半導体装置全面に素子分離絶
縁膜としてのシリコン酸化膜２８を堆積し、次いでシリ
コン酸化膜２８を平坦化する。続いて、シリコン窒化膜
２６をウェットエッチングにより除去する。これによ
り、シリコン酸化膜２８からなる素子分離領域が形成さ
れる。
【０００８】次に、図９（ｂ）に示すように、第２のゲ
ート材２９を半導体装置全面に堆積する。この第２のゲ
ート材２９は上記第１のゲート材２５の上に直接配設さ
れ、第１のゲート材２５、第２のゲート材２９を用い
て、後工程でメモリセルの浮遊ゲートが構成される。次
に、フォトリソグラフィ工程を用いてセル領域のシリコ
ン酸化膜２８上の第２のゲート材２９をエッチングす
る。こうすることにより、シリコン酸化膜２８上の第２
のゲート材２９にスリット３０を形成し、浮遊ゲートが
メモリセル毎に分離される。この後、フォトレジストを
除去する。
ート材２９を半導体装置全面に堆積する。この第２のゲ
ート材２９は上記第１のゲート材２５の上に直接配設さ
れ、第１のゲート材２５、第２のゲート材２９を用い
て、後工程でメモリセルの浮遊ゲートが構成される。次
に、フォトリソグラフィ工程を用いてセル領域のシリコ
ン酸化膜２８上の第２のゲート材２９をエッチングす
る。こうすることにより、シリコン酸化膜２８上の第２
のゲート材２９にスリット３０を形成し、浮遊ゲートが
メモリセル毎に分離される。この後、フォトレジストを
除去する。
【０００９】次に、図１０（ａ）に示すように、半導体
装置全面に例えばシリコン酸化膜、シリコン窒化膜、シ
リコン酸化膜からなるＯＮＯ膜３１を堆積する。
装置全面に例えばシリコン酸化膜、シリコン窒化膜、シ
リコン酸化膜からなるＯＮＯ膜３１を堆積する。
【００１０】続いて、図１０（ｂ）に示すように、フォ
トリソグラフィ工程を用い、セル領域にのみ図示せぬフ
ォトレジストを形成する。次に、このフォトレジストを
マスクとして、周辺領域において、ＯＮＯ膜３１、第１
のゲート材２５、第２のゲート材２９を除去する。次
に、ＮＨ４Ｆ等を用いたウェットエッチングによりゲー
ト酸化膜２４を除去し、次いでセル領域のフォトレジス
トを除去する。
トリソグラフィ工程を用い、セル領域にのみ図示せぬフ
ォトレジストを形成する。次に、このフォトレジストを
マスクとして、周辺領域において、ＯＮＯ膜３１、第１
のゲート材２５、第２のゲート材２９を除去する。次
に、ＮＨ４Ｆ等を用いたウェットエッチングによりゲー
ト酸化膜２４を除去し、次いでセル領域のフォトレジス
トを除去する。
【００１１】次に、周知の方法により、周辺領域におい
てＭＯＳＦＥＴのゲート酸化膜を形成し、半導体装置全
面に例えばポリシリコン膜を堆積する。続いて、このポ
リシリコン膜をフォトリソグラフィ工程、及びＲＩＥ法
による異方性エッチングを用い、セル領域において制御
ゲート、浮遊ゲートを形成する。
てＭＯＳＦＥＴのゲート酸化膜を形成し、半導体装置全
面に例えばポリシリコン膜を堆積する。続いて、このポ
リシリコン膜をフォトリソグラフィ工程、及びＲＩＥ法
による異方性エッチングを用い、セル領域において制御
ゲート、浮遊ゲートを形成する。
【００１２】続いて、周辺領域の上記ポリシリコン膜に
フォトリソグラフィ工程、及びＲＩＥ法による異方性エ
ッチングを行い、ＭＯＳＦＥＴのゲート電極を形成す
る。この後、後酸化を行う。
フォトリソグラフィ工程、及びＲＩＥ法による異方性エ
ッチングを行い、ＭＯＳＦＥＴのゲート電極を形成す
る。この後、後酸化を行う。
【００１３】次に、セル領域及び周辺領域に不純物を拡
散し、ソース・ドレイン領域を形成する。続いて、ゲー
ト側壁を形成した後、ゲート電極上、及び拡散層の半導
体基板上にサリサイドを形成する。この後、半導体装置
全面にシリコン窒化膜、ＢＰＳＧ（Boron Doped Phosph
o-Silicate Glass）を被覆する。
散し、ソース・ドレイン領域を形成する。続いて、ゲー
ト側壁を形成した後、ゲート電極上、及び拡散層の半導
体基板上にサリサイドを形成する。この後、半導体装置
全面にシリコン窒化膜、ＢＰＳＧ（Boron Doped Phosph
o-Silicate Glass）を被覆する。
【００１４】続いて、フォトリソグラフィ工程、ＲＩＥ
法を用い、コンタクトホールを適宜形成後、Ａｌ配線膜
を例えばスパッタリング法により堆積する。フォトリソ
グラフィ工程、ＲＩＥ法により配線パターンを形成後、
Ａｌ配線を保護するため、ＰＳＧ（Phospho-Silicate G
lass）を堆積する。次に、シリコン窒化膜を堆積し、ボ
ンディング用パッド上の保護材をエッチングにより加工
し、ウェハとして完成する。
法を用い、コンタクトホールを適宜形成後、Ａｌ配線膜
を例えばスパッタリング法により堆積する。フォトリソ
グラフィ工程、ＲＩＥ法により配線パターンを形成後、
Ａｌ配線を保護するため、ＰＳＧ（Phospho-Silicate G
lass）を堆積する。次に、シリコン窒化膜を堆積し、ボ
ンディング用パッド上の保護材をエッチングにより加工
し、ウェハとして完成する。
【００１５】
【発明が解決しようとする課題】ところで、上記したよ
うに、周辺領域上のゲート絶縁膜２４はウェットエッチ
ングにより除去する。このため、図１０（ｂ）に示すよ
うにエッチング溶液がシリコン酸化膜２８と半導体基板
２１との間に入り込むことにより、シリコン酸化膜２８
がエッチングされ、端部が落ち込む。このため、シリコ
ン酸化膜２８と半導体基板２１との間に空隙が生じる。
この後の工程でゲート電極を堆積する際、ゲート電極材
がこの空隙に埋め込まれることにより、ゲート電極材が
埋め込まれた部分で電界集中が起こる。よって、サブス
レッショルド特性にＫｉｎｋ特性が生じて、このゲート
電極を含むＭＯＳＦＥＴの消費電流が増大する。また、
このＭＯＳＦＥＴの狭チャネル効果が悪化して動作速度
が遅くなる問題が生じる。
うに、周辺領域上のゲート絶縁膜２４はウェットエッチ
ングにより除去する。このため、図１０（ｂ）に示すよ
うにエッチング溶液がシリコン酸化膜２８と半導体基板
２１との間に入り込むことにより、シリコン酸化膜２８
がエッチングされ、端部が落ち込む。このため、シリコ
ン酸化膜２８と半導体基板２１との間に空隙が生じる。
この後の工程でゲート電極を堆積する際、ゲート電極材
がこの空隙に埋め込まれることにより、ゲート電極材が
埋め込まれた部分で電界集中が起こる。よって、サブス
レッショルド特性にＫｉｎｋ特性が生じて、このゲート
電極を含むＭＯＳＦＥＴの消費電流が増大する。また、
このＭＯＳＦＥＴの狭チャネル効果が悪化して動作速度
が遅くなる問題が生じる。
【００１６】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、素子分離絶
縁膜と半導体基板との間に空隙が形成されることを防止
し、この部分にゲート電極材が埋め込まれて電界集中が
起こることを回避可能な半導体記憶装置及びその製造方
法を提供しようとするものである。
れたものであり、その目的とするところは、素子分離絶
縁膜と半導体基板との間に空隙が形成されることを防止
し、この部分にゲート電極材が埋め込まれて電界集中が
起こることを回避可能な半導体記憶装置及びその製造方
法を提供しようとするものである。
【００１７】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、上記課題を解決するため、セルトランジ
スタが形成されるセル領域と周辺回路の周辺トランジス
タが形成される周辺領域とを有する半導体記憶装置の製
造方法であって、前記セル領域及び前記周辺領域の半導
体基板上にゲート酸化膜、第１のゲート材、及び第１の
絶縁膜を順次形成する工程と、前記第１の絶縁膜、前記
第１のゲート材、及び前記ゲート酸化膜の一部をエッチ
ングすることにより、前記セル領域及び前記周辺領域に
前記第１の絶縁膜、前記第１のゲート材、及び前記ゲー
ト酸化膜からなる複数のゲート構造を形成する工程と、
前記周辺領域に形成された前記ゲート構造の側面上に第
２の絶縁膜を形成する工程と、前記第１の絶縁膜及び前
記第２の絶縁膜をマスクとして前記半導体基板をエッチ
ングすることにより、前記セル領域及び前記周辺領域の
前記半導体基板表面に複数のトレンチを形成する工程
と、前記周辺領域に形成された前記ゲート構造の側面上
の前記第２の絶縁膜を除去することにより、前記トレン
チの両側で前記ゲート構造近傍の前記半導体基板表面を
露出させる工程と、前記セル領域の前記トレンチ内に形
成するとともに、前記ゲート構造近傍の前記半導体基板
表面に延在するように前記周辺領域の前記トレンチ内に
素子分離絶縁膜を形成する工程と、前記周辺領域に形成
された前記ゲート構造を除去する工程と、前記周辺領域
の前記素子分離絶縁膜間に前記周辺トランジスタのゲー
ト構造を形成する工程と、を具備することを特徴とす
る。
の製造方法は、上記課題を解決するため、セルトランジ
スタが形成されるセル領域と周辺回路の周辺トランジス
タが形成される周辺領域とを有する半導体記憶装置の製
造方法であって、前記セル領域及び前記周辺領域の半導
体基板上にゲート酸化膜、第１のゲート材、及び第１の
絶縁膜を順次形成する工程と、前記第１の絶縁膜、前記
第１のゲート材、及び前記ゲート酸化膜の一部をエッチ
ングすることにより、前記セル領域及び前記周辺領域に
前記第１の絶縁膜、前記第１のゲート材、及び前記ゲー
ト酸化膜からなる複数のゲート構造を形成する工程と、
前記周辺領域に形成された前記ゲート構造の側面上に第
２の絶縁膜を形成する工程と、前記第１の絶縁膜及び前
記第２の絶縁膜をマスクとして前記半導体基板をエッチ
ングすることにより、前記セル領域及び前記周辺領域の
前記半導体基板表面に複数のトレンチを形成する工程
と、前記周辺領域に形成された前記ゲート構造の側面上
の前記第２の絶縁膜を除去することにより、前記トレン
チの両側で前記ゲート構造近傍の前記半導体基板表面を
露出させる工程と、前記セル領域の前記トレンチ内に形
成するとともに、前記ゲート構造近傍の前記半導体基板
表面に延在するように前記周辺領域の前記トレンチ内に
素子分離絶縁膜を形成する工程と、前記周辺領域に形成
された前記ゲート構造を除去する工程と、前記周辺領域
の前記素子分離絶縁膜間に前記周辺トランジスタのゲー
ト構造を形成する工程と、を具備することを特徴とす
る。
【００１８】本発明の別の観点によれば、セル領域に形
成されたセルトランジスタと、前記セル領域において、
半導体基板表面に形成されたトレンチ内に配設された第
１の素子分離絶縁膜と、周辺領域に形成された周辺トラ
ンジスタと、前記周辺領域において、前記半導体基板表
面に形成されたトレンチ内に配設された第２の素子分離
絶縁膜と、を備え、前記第２の素子分離絶縁膜は前記半
導体基板との界面と空隙を有することなく接し、且つ前
記半導体基板から突出する端部が丸みを有することを特
徴とする半導体記憶装置を提供できる。
成されたセルトランジスタと、前記セル領域において、
半導体基板表面に形成されたトレンチ内に配設された第
１の素子分離絶縁膜と、周辺領域に形成された周辺トラ
ンジスタと、前記周辺領域において、前記半導体基板表
面に形成されたトレンチ内に配設された第２の素子分離
絶縁膜と、を備え、前記第２の素子分離絶縁膜は前記半
導体基板との界面と空隙を有することなく接し、且つ前
記半導体基板から突出する端部が丸みを有することを特
徴とする半導体記憶装置を提供できる。
【００１９】更に、本発明に係る実施の形態には種々の
段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出され
得る。例えば、実施の形態に示される全構成要件から幾
つかの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。
段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出され
得る。例えば、実施の形態に示される全構成要件から幾
つかの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。
【００２０】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照して説明する。なお、以下の説明におい
て、略同一の機能及び構成を有する構成要素について
は、同一符号を付し、重複説明は必要な場合にのみ行
う。
て図面を参照して説明する。なお、以下の説明におい
て、略同一の機能及び構成を有する構成要素について
は、同一符号を付し、重複説明は必要な場合にのみ行
う。
【００２１】図１（ａ）乃至図５は本実施形態に係るフ
ラッシュメモリの製造方法を工程順に示す断面図であ
る。図１（ａ）に示すように、このフラッシュメモリは
セル領域と周辺領域とを有する。周辺領域内には、Ｎチ
ャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが形成
される。
ラッシュメモリの製造方法を工程順に示す断面図であ
る。図１（ａ）に示すように、このフラッシュメモリは
セル領域と周辺領域とを有する。周辺領域内には、Ｎチ
ャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが形成
される。
【００２２】半導体基板１の表面にＰウェル領域２を形
成後、周辺領域のＰチャネルＭＯＳＦＥＴが形成される
部分のＰウェル領域２内にＮウェル領域３を形成する。
次に、例えば熱酸化により半導体基板１表面全面にゲー
ト酸化膜４を形成し、ＣＶＤ（Chemical Vapor Deposit
ion）法により、ゲート酸化膜４上に例えばポリシリコ
ンまたはアモルファスシリコン等による第１のゲート材
５を堆積する。続いて、第１のゲート材５上に、例えば
ＣＶＤ法によりシリコン窒化膜６、図示せぬ第１のシリ
コン酸化膜を順次堆積する。
成後、周辺領域のＰチャネルＭＯＳＦＥＴが形成される
部分のＰウェル領域２内にＮウェル領域３を形成する。
次に、例えば熱酸化により半導体基板１表面全面にゲー
ト酸化膜４を形成し、ＣＶＤ（Chemical Vapor Deposit
ion）法により、ゲート酸化膜４上に例えばポリシリコ
ンまたはアモルファスシリコン等による第１のゲート材
５を堆積する。続いて、第１のゲート材５上に、例えば
ＣＶＤ法によりシリコン窒化膜６、図示せぬ第１のシリ
コン酸化膜を順次堆積する。
【００２３】次に、上記シリコン酸化膜上に図示せぬフ
ォトレジストを堆積し、フォトリソグラフィ工程を用い
て、フォトレジストに素子領域のパターンを転写する。
続いて、このフォトレジストをマスクとして、上記第１
のシリコン酸化膜、シリコン窒化膜６を例えばＲＩＥ
（Reactive Ion Etching）法によりエッチングする。次
に、シリコン窒化膜６をマスクとして、第１のゲート材
５、及びゲート酸化膜４を例えばＲＩＥ法によりエッチ
ングする。こうすることにより、上記素子領域のパター
ンに対応して、シリコン窒化膜６と、第１のゲート材５
と、ゲート酸化膜４と、に開口部を形成し、半導体基板
１の表面の一部を露出させる。次に、フォトレジスト及
び第１のシリコン酸化膜を除去する。
ォトレジストを堆積し、フォトリソグラフィ工程を用い
て、フォトレジストに素子領域のパターンを転写する。
続いて、このフォトレジストをマスクとして、上記第１
のシリコン酸化膜、シリコン窒化膜６を例えばＲＩＥ
（Reactive Ion Etching）法によりエッチングする。次
に、シリコン窒化膜６をマスクとして、第１のゲート材
５、及びゲート酸化膜４を例えばＲＩＥ法によりエッチ
ングする。こうすることにより、上記素子領域のパター
ンに対応して、シリコン窒化膜６と、第１のゲート材５
と、ゲート酸化膜４と、に開口部を形成し、半導体基板
１の表面の一部を露出させる。次に、フォトレジスト及
び第１のシリコン酸化膜を除去する。
【００２４】次に、図１（ｂ）に示すように、例えば厚
さが２０〜３５ｎｍ、好ましくは３０ｎｍのシリコン酸
化膜７を半導体装置全面に例えばＣＶＤ法により堆積す
る。続いて、半導体装置全面に図示せぬフォトレジスト
を堆積し、フォトリソグラフィ工程を用いてセル領域の
みフォトレジストを除去する。次に、このフォトレジス
トをマスクとして例えばウェットエッチングによりセル
領域のシリコン酸化膜７を除去する。次に、周辺領域の
フォトレジストを除去する。
さが２０〜３５ｎｍ、好ましくは３０ｎｍのシリコン酸
化膜７を半導体装置全面に例えばＣＶＤ法により堆積す
る。続いて、半導体装置全面に図示せぬフォトレジスト
を堆積し、フォトリソグラフィ工程を用いてセル領域の
みフォトレジストを除去する。次に、このフォトレジス
トをマスクとして例えばウェットエッチングによりセル
領域のシリコン酸化膜７を除去する。次に、周辺領域の
フォトレジストを除去する。
【００２５】次に、図２（ａ）に示すように、半導体装
置全面にフォトレジスト８を堆積し、フォトリソグラフ
ィ工程を用いて周辺領域のみフォトレジストを除去す
る。このフォトレジスト８をマスクとして、周辺領域の
半導体基板１上及びシリコン窒化膜６上に形成されたシ
リコン酸化膜７を例えばＲＩＥ法等の異方性エッチング
により選択的に除去する。こうすることにより、上記シ
リコン窒化膜６、第１のゲート材５、及びゲート酸化膜
４の側面上にシリコン酸化膜７を残存させる。
置全面にフォトレジスト８を堆積し、フォトリソグラフ
ィ工程を用いて周辺領域のみフォトレジストを除去す
る。このフォトレジスト８をマスクとして、周辺領域の
半導体基板１上及びシリコン窒化膜６上に形成されたシ
リコン酸化膜７を例えばＲＩＥ法等の異方性エッチング
により選択的に除去する。こうすることにより、上記シ
リコン窒化膜６、第１のゲート材５、及びゲート酸化膜
４の側面上にシリコン酸化膜７を残存させる。
【００２６】次に、図２（ｂ）に示すように、セル領域
の上記フォトレジスト８を除去する。続いて、上記シリ
コン窒化膜６及びシリコン酸化膜７をマスクとして半導
体基板１を例えばＲＩＥ法によりエッチングすることに
より、セル領域及び周辺領域の半導体基板１表面にそれ
ぞれ複数のトレンチ９を形成する。次に、周辺領域の上
記シリコン窒化膜６、第１のゲート材５、及びゲート酸
化膜４の側面上に形成されたシリコン酸化膜７を例えば
ＲＩＥ法等の異方性エッチングを用いて除去することに
より、周辺領域のトレンチ９に隣接する半導体基板１表
面を露出させる。
の上記フォトレジスト８を除去する。続いて、上記シリ
コン窒化膜６及びシリコン酸化膜７をマスクとして半導
体基板１を例えばＲＩＥ法によりエッチングすることに
より、セル領域及び周辺領域の半導体基板１表面にそれ
ぞれ複数のトレンチ９を形成する。次に、周辺領域の上
記シリコン窒化膜６、第１のゲート材５、及びゲート酸
化膜４の側面上に形成されたシリコン酸化膜７を例えば
ＲＩＥ法等の異方性エッチングを用いて除去することに
より、周辺領域のトレンチ９に隣接する半導体基板１表
面を露出させる。
【００２７】次に、図３（ａ）に示すように、トレンチ
の内壁を酸化した後、半導体装置全面に素子分離絶縁膜
としての例えばシリコン酸化膜１０を堆積する。こうす
ることにより、セル領域のトレンチ内がシリコン酸化膜
１０により埋め込まれると同時に、周辺領域において
は、トレンチ内から上記トレンチに隣接して露出した半
導体基板表面まで延在するようにシリコン酸化膜１０が
埋め込まれる。次に、シリコン酸化膜１０を、シリコン
窒化膜６をストッパーとして例えばＣＭＰ（Chemical M
echanical Polishing）法により平坦化する。次に、シ
リコン窒化膜６を例えば熱リン酸等のウェットエッチン
グにより除去する。これによりシリコン酸化膜１０から
なる素子分離領域が形成され、素子領域が分離される。
の内壁を酸化した後、半導体装置全面に素子分離絶縁膜
としての例えばシリコン酸化膜１０を堆積する。こうす
ることにより、セル領域のトレンチ内がシリコン酸化膜
１０により埋め込まれると同時に、周辺領域において
は、トレンチ内から上記トレンチに隣接して露出した半
導体基板表面まで延在するようにシリコン酸化膜１０が
埋め込まれる。次に、シリコン酸化膜１０を、シリコン
窒化膜６をストッパーとして例えばＣＭＰ（Chemical M
echanical Polishing）法により平坦化する。次に、シ
リコン窒化膜６を例えば熱リン酸等のウェットエッチン
グにより除去する。これによりシリコン酸化膜１０から
なる素子分離領域が形成され、素子領域が分離される。
【００２８】次に、図３（ｂ）に示すように、例えば不
純物としてリンが注入されたポリシリコンまたはアモル
ファスシリコン等による第２のゲート材１１を例えばＣ
ＶＤ法により半導体装置全面に堆積する。この第２のゲ
ート材１１は上記第１のゲート材５の上に直接堆積さ
れ、これら第１のゲート材５、第２のゲート材１１を用
いて、後工程でメモリセルの２層構造の浮遊ゲートを構
成する。
純物としてリンが注入されたポリシリコンまたはアモル
ファスシリコン等による第２のゲート材１１を例えばＣ
ＶＤ法により半導体装置全面に堆積する。この第２のゲ
ート材１１は上記第１のゲート材５の上に直接堆積さ
れ、これら第１のゲート材５、第２のゲート材１１を用
いて、後工程でメモリセルの２層構造の浮遊ゲートを構
成する。
【００２９】次に、半導体装置全面に図示せぬフォトレ
ジストを堆積し、フォトレジストにフォトリソグラフィ
工程により、セル領域のシリコン酸化膜１０上略中央部
に溝を持つ形状のパターンを転写する。続いて、このフ
ォトレジストをマスクとして第２のゲート材１１を例え
ばＲＩＥ法等の異方性エッチングによりエッチングす
る。こうすることにより、シリコン酸化膜１０上の上記
第２のゲート材１１の上記パターンの溝に対応した位置
にスリット１２を形成し、第２のゲート材１１を個々の
メモリセル毎に分離する。次に、フォトレジストを除去
する。
ジストを堆積し、フォトレジストにフォトリソグラフィ
工程により、セル領域のシリコン酸化膜１０上略中央部
に溝を持つ形状のパターンを転写する。続いて、このフ
ォトレジストをマスクとして第２のゲート材１１を例え
ばＲＩＥ法等の異方性エッチングによりエッチングす
る。こうすることにより、シリコン酸化膜１０上の上記
第２のゲート材１１の上記パターンの溝に対応した位置
にスリット１２を形成し、第２のゲート材１１を個々の
メモリセル毎に分離する。次に、フォトレジストを除去
する。
【００３０】次に、図４（ａ）に示すように、半導体装
置全面に例えばシリコン酸化膜、シリコン窒化膜、シリ
コン酸化膜からなるＯＮＯ膜１３を堆積する。
置全面に例えばシリコン酸化膜、シリコン窒化膜、シリ
コン酸化膜からなるＯＮＯ膜１３を堆積する。
【００３１】次に、図４（ｂ）に示すように、半導体装
置全面に図示せぬフォトレジストを堆積し、フォトリソ
グラフィ工程を用いて周辺領域上のフォトレジストのみ
を除去する。続いて、このフォトレジストをマスクとし
て、周辺領域のＯＮＯ膜１３を例えばＲＩＥ法により除
去し、第１のゲート材５、第２のゲート材１１を例えば
ＣＤＥ（Chemical Dry Etching）法により除去する。次
に、例えばＮＨ４Ｆ等を用いたウェットエッチングによ
りゲート酸化膜４を除去し、次いでセル領域のフォトレ
ジストを除去する。
置全面に図示せぬフォトレジストを堆積し、フォトリソ
グラフィ工程を用いて周辺領域上のフォトレジストのみ
を除去する。続いて、このフォトレジストをマスクとし
て、周辺領域のＯＮＯ膜１３を例えばＲＩＥ法により除
去し、第１のゲート材５、第２のゲート材１１を例えば
ＣＤＥ（Chemical Dry Etching）法により除去する。次
に、例えばＮＨ４Ｆ等を用いたウェットエッチングによ
りゲート酸化膜４を除去し、次いでセル領域のフォトレ
ジストを除去する。
【００３２】図５は、図４に示す断面図の断面方向と交
差する方向を断面方向とする断面図であり、図４に続く
工程を示している。図５に示すように、シリコン酸化膜
１０の半導体基板１から突出する端部が丸みを有してい
る。周辺領域のＭＯＳＦＥＴが形成される領域にＭＯＳ
ＦＥＴのゲート酸化膜２２を形成した後、半導体装置全
面に例えばポリシリコン膜を堆積する。続いて、このポ
リシリコン膜上に図示せぬフォトレジストを堆積し、こ
のフォトレジストにフォトリソグラフィ工程を用いて、
セル領域のメモリセルのゲートパターンを転写する。こ
のフォトレジストをマスクとしてＲＩＥ法によりポリシ
リコン、上記第１，第２のゲート材５，１１、ＯＮＯ膜
１３をエッチングする。こうすることにより、セル領域
において第１のゲート材５及び第２のゲート材１１から
なる浮遊ゲート電極１１ａと、制御ゲート電極１８と、
を形成する。この後、フォトレジストを除去する。
差する方向を断面方向とする断面図であり、図４に続く
工程を示している。図５に示すように、シリコン酸化膜
１０の半導体基板１から突出する端部が丸みを有してい
る。周辺領域のＭＯＳＦＥＴが形成される領域にＭＯＳ
ＦＥＴのゲート酸化膜２２を形成した後、半導体装置全
面に例えばポリシリコン膜を堆積する。続いて、このポ
リシリコン膜上に図示せぬフォトレジストを堆積し、こ
のフォトレジストにフォトリソグラフィ工程を用いて、
セル領域のメモリセルのゲートパターンを転写する。こ
のフォトレジストをマスクとしてＲＩＥ法によりポリシ
リコン、上記第１，第２のゲート材５，１１、ＯＮＯ膜
１３をエッチングする。こうすることにより、セル領域
において第１のゲート材５及び第２のゲート材１１から
なる浮遊ゲート電極１１ａと、制御ゲート電極１８と、
を形成する。この後、フォトレジストを除去する。
【００３３】次に、周辺領域において上記ポリシリコン
膜上に図示せぬフォトレジストを堆積し、このフォトレ
ジストにフォトリソグラフィ工程を用いてＭＯＳＦＥＴ
のゲートパターンを転写する。続いて、このフォトレジ
ストをマスクとして、上記ポリシリコンをＲＩＥ法によ
りエッチングすることにより、ＭＯＳＦＥＴのゲート電
極１７を形成する。この後、フォトレジストを除去し、
後酸化を行う。
膜上に図示せぬフォトレジストを堆積し、このフォトレ
ジストにフォトリソグラフィ工程を用いてＭＯＳＦＥＴ
のゲートパターンを転写する。続いて、このフォトレジ
ストをマスクとして、上記ポリシリコンをＲＩＥ法によ
りエッチングすることにより、ＭＯＳＦＥＴのゲート電
極１７を形成する。この後、フォトレジストを除去し、
後酸化を行う。
【００３４】次に、セル領域及び周辺領域の半導体基板
１表面に、制御ゲート電極１８及びゲート電極１７をマ
スクとして不純物を拡散し、ソース領域１４、ドレイン
領域１５を形成する。続いて、セル領域のゲート絶縁膜
４、浮遊ゲート１１ａ、制御ゲート１８の側面上と、周
辺領域のＭＯＳＦＥＴのゲート絶縁膜２２、ゲート電極
１７の側面上と、にゲート側壁１９を形成する。この
後、セル領域の制御ゲート電極１８上と、周辺領域のＭ
ＯＳＦＥＴのゲート電極１７上と、ソース領域１４及び
ドレイン領域１５の半導体基板上と、にそれぞれサリサ
イド２０を形成する。これにより、サリサイドが形成さ
れた部分が低抵抗とされる。この後、半導体装置全面に
図示せぬシリコン窒化膜及びＢＰＳＧを堆積する。
１表面に、制御ゲート電極１８及びゲート電極１７をマ
スクとして不純物を拡散し、ソース領域１４、ドレイン
領域１５を形成する。続いて、セル領域のゲート絶縁膜
４、浮遊ゲート１１ａ、制御ゲート１８の側面上と、周
辺領域のＭＯＳＦＥＴのゲート絶縁膜２２、ゲート電極
１７の側面上と、にゲート側壁１９を形成する。この
後、セル領域の制御ゲート電極１８上と、周辺領域のＭ
ＯＳＦＥＴのゲート電極１７上と、ソース領域１４及び
ドレイン領域１５の半導体基板上と、にそれぞれサリサ
イド２０を形成する。これにより、サリサイドが形成さ
れた部分が低抵抗とされる。この後、半導体装置全面に
図示せぬシリコン窒化膜及びＢＰＳＧを堆積する。
【００３５】続いて、フォトリソグラフィ工程及びＲＩ
Ｅ法を用いてコンタクトホールを適宜形成した後、Ａｌ
配線膜を例えばスパッタリング法により堆積する。この
とき、コンタクトホールがＡｌにより充填され、コンタ
クト２１が形成される。フォトリソグラフィ工程、ＲＩ
Ｅ法を用いて上記Ａｌを加工して配線パターン２３を形
成後、Ａｌ配線を保護するため、図示せぬＰＳＧを堆積
する。次に、ＰＥ−ＣＶＤ（Plasma Enhanced Chemical
Vapor Deposition）により図示せぬシリコン窒化膜を
堆積し、ボンディング用パッド上の保護材をエッチング
により加工し、ウェハとして完成する。
Ｅ法を用いてコンタクトホールを適宜形成した後、Ａｌ
配線膜を例えばスパッタリング法により堆積する。この
とき、コンタクトホールがＡｌにより充填され、コンタ
クト２１が形成される。フォトリソグラフィ工程、ＲＩ
Ｅ法を用いて上記Ａｌを加工して配線パターン２３を形
成後、Ａｌ配線を保護するため、図示せぬＰＳＧを堆積
する。次に、ＰＥ−ＣＶＤ（Plasma Enhanced Chemical
Vapor Deposition）により図示せぬシリコン窒化膜を
堆積し、ボンディング用パッド上の保護材をエッチング
により加工し、ウェハとして完成する。
【００３６】図６は図５に示す断面図を上から見た平面
図である。図６において、１０はシリコン酸化膜、１４
はソース領域、１５はドレイン領域であり、１７はＭＯ
ＳＦＥＴのゲート電極、１８はメモリセルの制御ゲート
である。
図である。図６において、１０はシリコン酸化膜、１４
はソース領域、１５はドレイン領域であり、１７はＭＯ
ＳＦＥＴのゲート電極、１８はメモリセルの制御ゲート
である。
【００３７】上記実施形態によれば、シリコン窒化膜６
を堆積した後、周辺領域のシリコン窒化膜６、第１のゲ
ート材５、ゲート酸化膜４の側面上のみにシリコン酸化
膜７を堆積し、この後、このシリコン酸化膜７及びシリ
コン窒化膜６をマスクとしてトレンチ９を形成した後、
シリコン酸化膜７を除去する。このため、トレンチ９に
隣接する半導体基板１表面が一部露出し、この後トレン
チ９をシリコン酸化膜１０により埋め込む際、この半導
体基板１表面が露出する部分上にもシリコン酸化膜１０
が堆積される。したがって、周辺領域のシリコン窒化膜
６、第１のゲート材５、ゲート酸化膜４をウェットエッ
チングにより除去する際、エッチング溶液がシリコン酸
化膜１０と半導体基板１との間に入り込むことを防ぐこ
とができる。よって、シリコン酸化膜１０と半導体基板
１との間に空隙が形成されることを防止し、この部分に
ゲート電極材が埋め込まれて電界集中が起こることを回
避できる。よって、サブスレッショルド特性にＫｉｎｋ
特性が生じ、このゲート電極を含むＭＯＳＦＥＴの消費
電流が増大したり、狭チャネル効果が悪化して動作速度
が遅くなる問題を回避できる。
を堆積した後、周辺領域のシリコン窒化膜６、第１のゲ
ート材５、ゲート酸化膜４の側面上のみにシリコン酸化
膜７を堆積し、この後、このシリコン酸化膜７及びシリ
コン窒化膜６をマスクとしてトレンチ９を形成した後、
シリコン酸化膜７を除去する。このため、トレンチ９に
隣接する半導体基板１表面が一部露出し、この後トレン
チ９をシリコン酸化膜１０により埋め込む際、この半導
体基板１表面が露出する部分上にもシリコン酸化膜１０
が堆積される。したがって、周辺領域のシリコン窒化膜
６、第１のゲート材５、ゲート酸化膜４をウェットエッ
チングにより除去する際、エッチング溶液がシリコン酸
化膜１０と半導体基板１との間に入り込むことを防ぐこ
とができる。よって、シリコン酸化膜１０と半導体基板
１との間に空隙が形成されることを防止し、この部分に
ゲート電極材が埋め込まれて電界集中が起こることを回
避できる。よって、サブスレッショルド特性にＫｉｎｋ
特性が生じ、このゲート電極を含むＭＯＳＦＥＴの消費
電流が増大したり、狭チャネル効果が悪化して動作速度
が遅くなる問題を回避できる。
【００３８】尚、上記実施形態では、上記トレンチ９を
形成後、シリコン酸化膜１０により、トレンチ９を充填
した。しかし、図７に示すように、上記トレンチ９を形
成した後、トレンチ９周辺の半導体基板１の角部をエッ
チングにより丸みを設けた構成とすることもできる。こ
の後の工程で、シリコン酸化膜１０を堆積する際、この
丸みを設けた部分にもシリコン酸化膜１０が形成され
る。こうすることにより、この丸みを設けた部分におい
て電界集中が発生することを防止できる。
形成後、シリコン酸化膜１０により、トレンチ９を充填
した。しかし、図７に示すように、上記トレンチ９を形
成した後、トレンチ９周辺の半導体基板１の角部をエッ
チングにより丸みを設けた構成とすることもできる。こ
の後の工程で、シリコン酸化膜１０を堆積する際、この
丸みを設けた部分にもシリコン酸化膜１０が形成され
る。こうすることにより、この丸みを設けた部分におい
て電界集中が発生することを防止できる。
【００３９】その他、本発明の思想の範疇において、当
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。
【００４０】
【発明の効果】以上、詳述したように本発明によれば、
素子分離絶縁膜と半導体基板との間に空隙が形成される
ことを防止し、この部分にゲート電極材が埋め込まれて
電界集中が起こることを回避可能な半導体記憶装置及び
その製造方法を提供できる。
素子分離絶縁膜と半導体基板との間に空隙が形成される
ことを防止し、この部分にゲート電極材が埋め込まれて
電界集中が起こることを回避可能な半導体記憶装置及び
その製造方法を提供できる。
【図１】本発明に係る半導体記憶装置の製造方法を示す
断面図。
断面図。
【図２】図１に続く工程を示す図。
【図３】図２に続く工程を示す図。
【図４】図３に続く工程を示す図。
【図５】図４の断面方向と交差する方向を断面方向とす
る断面図であり、図４に続く工程を示す図。
る断面図であり、図４に続く工程を示す図。
【図６】図５を上から見た平面図。
【図７】本発明に係る半導体記憶装置の他の実施形態を
示す断面図。
示す断面図。
【図８】半導体記憶装置の従来の製造方法を示す断面
図。
図。
【図９】図８に続く工程を示す図。
【図１０】図９に続く工程を示す図。
１…半導体基板、
２…Ｐウェル領域、
３…Ｎウェル領域、
４…ゲート酸化膜、
５…第１のゲート材、
１０…シリコン酸化膜、
１１…第２のゲート材、
１３…ＯＮＯ膜。
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
Ｆターム(参考） 5F032 AA35 AA44 AA45 BA01 CA03
CA14 CA17 CA23 DA01 DA23
DA24 DA25 DA30 DA33 DA53
DA78
5F083 EP23 EP49 ER22 GA01 GA05
GA27 JA04 JA32 JA35 JA36
JA53 JA56 MA06 MA16 MA19
NA01 NA06 PR03 PR05 PR12
PR21 PR22 PR40 ZA03
5F101 BA07 BA29 BA36 BB05 BD35
BE07 BH14 BH19 BH21
Claims (5)
- 【請求項１】セルトランジスタが形成されるセル領域と
周辺回路の周辺トランジスタが形成される周辺領域とを
有する半導体記憶装置の製造方法であって、 前記セル領域及び前記周辺領域の半導体基板上にゲート
酸化膜、第１のゲート材、及び第１の絶縁膜を順次形成
する工程と、 前記第１の絶縁膜、前記第１のゲート材、及び前記ゲー
ト酸化膜の一部をエッチングすることにより、前記セル
領域及び前記周辺領域に前記第１の絶縁膜、前記第１の
ゲート材、及び前記ゲート酸化膜からなる複数のゲート
構造を形成する工程と、 前記周辺領域に形成された前記ゲート構造の側面上に第
２の絶縁膜を形成する工程と、 前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして
前記半導体基板をエッチングすることにより、前記セル
領域及び前記周辺領域の前記半導体基板表面に複数のト
レンチを形成する工程と、 前記周辺領域に形成された前記ゲート構造の側面上の前
記第２の絶縁膜を除去することにより、前記トレンチの
両側で前記ゲート構造近傍の前記半導体基板表面を露出
させる工程と、 前記セル領域の前記トレンチ内に形成するとともに、前
記ゲート構造近傍の前記半導体基板表面に延在するよう
に前記周辺領域の前記トレンチ内に素子分離絶縁膜を形
成する工程と、 前記周辺領域に形成された前記ゲート構造を除去する工
程と、 前記周辺領域の前記素子分離絶縁膜間に前記周辺トラン
ジスタのゲート構造を形成する工程と、 を具備することを特徴とする半導体記憶装置の製造方
法。 - 【請求項２】前記第２の絶縁膜の厚さは、２０乃至３５
ｎｍであることを特徴とする請求項１記載の半導体記憶
装置の製造方法。 - 【請求項３】前記周辺トランジスタのゲート構造を形成
後、前記セル領域の第１の絶縁膜上に第２のゲート材を
形成する工程と、 前記セル領域に形成された前記第２ゲート材、前記第１
の絶縁膜、及び前記第１のゲート材の一部をエッチング
することにより、前記セルトランジスタを形成する工程
と、 をさらに具備することを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項４】セル領域に形成されたセルトランジスタ
と、 前記セル領域において、半導体基板表面に形成されたト
レンチ内に配設された第１の素子分離絶縁膜と、 周辺領域に形成された周辺トランジスタと、 前記周辺領域において、前記半導体基板表面に形成され
たトレンチ内に配設された第２の素子分離絶縁膜と、を
備え、 前記第２の素子分離絶縁膜は前記半導体基板との界面と
空隙を有することなく接し、且つ前記半導体基板から突
出する端部が丸みを有することを特徴とする半導体記憶
装置。 - 【請求項５】前記周辺領域の前記トレンチ内に形成され
た前記素子分離絶縁膜と接する前記半導体基板表面の角
部は略凸面状の丸みを持って形成されることを特徴とす
る請求項４記載の半導体記憶装置。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145274A (ja) * | 1997-11-10 | 1999-05-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH11260906A (ja) * | 1998-03-13 | 1999-09-24 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000208613A (ja) * | 1999-01-19 | 2000-07-28 | Sony Corp | 半導体装置の製造方法 |
| WO2000052754A1 (fr) * | 1999-03-03 | 2000-09-08 | Hitachi Ltd | Circuit integre et son procede de fabrication |
| JP2000269466A (ja) * | 1999-03-15 | 2000-09-29 | Toshiba Corp | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
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| JP2001068652A (ja) * | 1999-08-30 | 2001-03-16 | Toshiba Corp | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
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| KR19990004607A (ko) * | 1997-06-28 | 1999-01-15 | 김영환 | 반도체소자의 소자분리절연막 형성방법 |
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145274A (ja) * | 1997-11-10 | 1999-05-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH11260906A (ja) * | 1998-03-13 | 1999-09-24 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000208613A (ja) * | 1999-01-19 | 2000-07-28 | Sony Corp | 半導体装置の製造方法 |
| WO2000052754A1 (fr) * | 1999-03-03 | 2000-09-08 | Hitachi Ltd | Circuit integre et son procede de fabrication |
| JP2000269466A (ja) * | 1999-03-15 | 2000-09-29 | Toshiba Corp | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
| JP2000269450A (ja) * | 1999-03-18 | 2000-09-29 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2001068652A (ja) * | 1999-08-30 | 2001-03-16 | Toshiba Corp | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
| JP2001094075A (ja) * | 1999-09-20 | 2001-04-06 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
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