JP2001094075A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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Abstract

(57)【要約】 【課題】 フラッシュＥＥＰＲＯＭにおいて、素子分離
膜形成後に形成される周辺回路トランジスタのゲート電
極部の素子分離エッジ部でゲート電極が落ち込む問題を
回避し、周辺回路トランジスタのゲート電圧が低い領域
のリーク電流および消費電流を抑制し、消費電力を少な
くする。 【解決手段】メモリセルトランジスタが複数個形成さ
れ、メモリセルトランジスタの素子領域が埋め込み素子
分離領域107 により絶縁分離されたセルアレイ領域と、
メモリセルアレイの周辺回路トランジスタが複数個形成
され、周辺回路トランジスタの素子領域が埋め込み素子
分離領域により絶縁分離された周辺トランジスタ領域と
を具備し、周辺回路トランジスタのゲート電極111 の素
子分離端部は、ゲート電極中央部と水平に位置してい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法に係り、特に埋め込み素子分
離領域により絶縁分離された素子領域に形成されたゲー
ト電極の端部の形状およびその制御方法に関するもの
で、例えばＮＯＲ型フラッシュＥＥＰＲＯＭなどの一括
消去型の不揮発性半導体メモリ、メモリ混載ロジック集
積回路などに適用されるものである。
【０００２】
【従来の技術】埋め込み素子分離領域により絶縁分離さ
れた素子領域を有する半導体記憶装置、例えばフラッシ
ュＥＥＰＲＯＭにおいては、セルアレイ領域と周辺トラ
ンジスタ領域とは、それぞれの領域のＭＯＳトランジス
タの性能を最適化するために、それぞれの領域で膜厚の
異なるゲート酸化膜を用いている。
【０００３】このように埋め込み素子分離領域により絶
縁分離された素子領域を有する半導体記憶装置の製造に
際して、異なる膜厚のゲート酸化膜を付け分ける場合
（例えば２つの膜厚のゲート酸化膜を付け分ける場
合）、一般的には、基板上を全面的に酸化して第１の膜
厚のゲート酸化膜を一旦形成し、次に、第２の膜厚のゲ
ート酸化膜を形成したい領域の第１のゲート酸化膜を剥
離し、かつ第１のゲート酸化膜を形成する領域は酸化種
が供給されないようにした後、第２の膜厚のゲート酸化
膜を形成する。
【０００４】このように異なる膜厚のゲート酸化膜を形
成する方法を素子分離形成工程との関係で考えた場合、
多種考えられるが、例えばフラッシュＥＥＰＲＯＭにお
いては、一部のゲート酸化膜は素子分離形成工程の前に
形成し、残りのゲート酸化膜を素子分離形成工程の後に
形成する方法が用いられている。
【０００５】一方、フラッシュＥＥＰＲＯＭを代表とす
る、制御ゲートと浮遊ゲートの２層ゲート構造（スタッ
クト・ゲート）を有する不揮発性半導体記憶装置では、
素子分離を浅い溝型素子分離（Shallow Trench Isolati
on、略してＳＴＩ）で行う場合に、素子領域（Active a
rea ）のＳＴＩに接するエッジで、浮遊ゲートが分離領
域に落ち込むと、このエッジでの電界集中によるメモリ
セル特性、特に書込みや消去に用いるトンネル電流量の
ばらつきが発生する。
【０００６】このトンネル電流量のばらつきを抑制する
ために、メモリセルのトンネル酸化膜、浮遊ゲート用の
第１の多結晶シリコン膜を形成した後に、ＳＴＩ領域を
形成して浮遊ゲートと素子領域とをそれぞれの端部の位
置が一致するように自己整合的に形成する方法が用いら
れる。
【０００７】また、制御ゲートと浮遊ゲートとの間の十
分な容量カップリングを確保するために、浮遊ゲート用
の第１の多結晶シリコン膜の上に第２の多結晶シリコン
膜を直接接続するように形成し、さらにこの第２の多結
晶シリコン膜をＳＴＩ素子分離領域上に張り出させる方
法が用いられる。
【０００８】これらについては、例えばK.Shimizu 他に
よる「 A Novel High-Density 5F2NAND STI Cell Techn
ology Suitable for 256Mbit and 1Gbit Flash Memorie
s」international ELECTRON DEVICES meeting 1997, WA
SHINGTON, DC DECEMBER 7-10, 1997, IEDM Technical D
igest Paper pp271-274に開示されている。
【０００９】次に、上記文献に開示されている不揮発性
メモリの製造工程について、図１０乃至図１５を参照し
ながら説明する。
【００１０】この製造方法は、メモリセル部と周辺回路
部とを有するフラッシュメモリの場合であり、図１０か
ら図１３はメモリセル部の製造工程を示し、図１４及び
図１５は周辺回路部の製造工程を示している。
【００１１】なお、メモリセル部は制御ゲートと浮遊ゲ
ートとを有するスタックト・ゲート型のセルトランジス
タのアレイを有する。上記スタックト・ゲート型のセル
トランジスタは、浮遊ゲートが２層の多結晶シリコン膜
からなり、１層目の多結晶シリコン膜に対して自己整合
的に素子分離用のトレンチが形成され、１層目の多結晶
シリコン膜の上部に２層目の多結晶シリコン膜が形成さ
れる。
【００１２】まず、図１０に示すように、シリコン基板
３１上に膜厚が１０ｎｍのトンネル酸化膜（メモリセル
用のトンネル酸化膜）３２を形成し、その上に浮遊ゲー
トの一部となる第１の多結晶シリコン膜３３を形成す
る。次に、図１１に示すように、第１の多結晶シリコン
膜３３、トンネル酸化膜３２及びシリコン基板３１を選
択的に順次エッチングして、シリコン基板３１に溝部３
４を形成する。この溝部３４は素子分離を行うための浅
いトレンチ分離部（ＳＴＩ）となる。また、この溝部３
４により、シリコン基板３１は複数の素子領域に分離さ
れる。
【００１３】次に、図１２に示すように、前記溝部３４
を素子分離用の絶縁膜３５で埋め込む。さらに、浮遊ゲ
ートの一部となる第２の多結晶シリコン膜３６を形成す
る。続いて、図１３に示すように、ゲート間絶縁膜３７
を介して制御ゲート３８を形成する。
【００１４】一方、周辺回路部については、図１４に示
すように、第１及び第２の多結晶シリコン膜３３、３６
を形成した段階で、フォトリソグラフィ工程によりメモ
リセル部をカバーして保護する。そして、図１５に示す
ように、周辺回路部における第２の多結晶シリコン膜３
６及び第１の多結晶シリコン膜３３を除去し、さらにト
ンネル酸化膜３２を剥離した後、再度、ゲート酸化、ゲ
ート電極用の多結晶シリコン膜の堆積を行ってゲート酸
化膜３７及びゲート電極３８を形成する。
【００１５】このとき、ゲート電極３８が素子領域のエ
ッジでＳＴＩ領域に落ち込むように形成されると、ＭＯ
Ｓトランジスタに寄生トランジスタが発生する。
【００１６】図１６は、図１５中に丸で囲んだ素子領域
のエッジ部Ａを抽出し、拡大して示す断面図である。
【００１７】ゲート電極３８が素子領域のエッジでＳＴ
Ｉ領域に落ち込むと、素子領域の上部側面には、図中の
丸印で囲んだ領域Ｂに寄生トランジスタが発生する。そ
して、この寄生トランジスタが動作すると、サブスレシ
ョールド特性にキンク（kink: ねじれ）が発生し、これ
によってスタンドバイ電流の増加を招く。特に、素子領
域エッジの角部が丸まっていないと、電界集中効果も大
きくなり、キンク特性が強調される。
【００１８】これを防止するためには、図１７に示すよ
うに、ＳＴＩの形成時に、ＳＴＩ領域を絶縁膜３５で埋
め込む前に、素子領域エッジ部Ａの角部を丸め、かつト
ンネル酸化膜３２にバーズビーク（birds beak）が生じ
るようないわゆる丸め酸化工程を行うことが有効であ
る。この丸め酸化工程における酸化膜厚を最適化する
と、例えば図１８に示すように、ゲート電極３８のＳＴ
Ｉ領域への落ち込みの度合いが抑制される。
【００１９】
【発明が解決しようとする課題】上記したような丸め酸
化工程について、本願出願人は、特願平11-73074号「半
導体装置およびその製造方法」により具体例を提案し
た。これにより、ＳＴＩ素子分離構造を採用したフラッ
シュＥＥＰＲＯＭにおける周辺回路トランジスタのゲー
ト電圧が低い領域のリーク電流および消費電流を抑制で
き、サブスレショールド電流特性がゲート電圧に対して
連続的になり、ゲート電圧が低い領域での動作が安定に
なり、製品の収率を向上させることが可能になった。
【００２０】しかし、上記提案に係る半導体装置の製造
方法においても、周辺トランジスタ領域のトンネル酸化
膜３２の剥離工程で素子分離用の絶縁膜３５がエッチン
グされた部分にゲート電極３８が少し落ち込んだ形状と
なるこのように周辺トランジスタ領域のＭＯＳトランジ
スタのゲート電極部の素子分離エッジ部でゲート電極が
少し落ち込むと、トランジスタのチャネルの素子分離エ
ッジ部で、電界が集中し、閾値電圧が低下し、サブスレ
ショールド特性にキンクを生じ、消費電流の増加といっ
た問題が生じる。
【００２１】一方、スタックト・ゲート型のメモリセル
トランジスタの浮遊ゲートが２層の多結晶シリコン膜か
らなり、１層目の多結晶シリコン膜に対して自己整合的
に素子分離用のトレンチが形成され、１層目の多結晶シ
リコン膜の上部に２層目の多結晶シリコン膜が形成され
るメモリセルトランジスタのアレイを有する不揮発性半
導体記憶装置の製造に際して、前記したような丸め酸化
工程を行うと、メモリセル部に問題が生じる場合があ
る。
【００２２】即ち、丸め酸化時に、図１３中に示した第
１の多結晶シリコン膜３３が酸化されることによってそ
の形状が丸まってしまい、さらに上部には酸化膜３９が
形成される。この様子を図１９及び図１９中の丸印で囲
んだ領域Ｃを拡大した図２０に示す。
【００２３】上記のような丸め酸化工程を行うことによ
って第１の多結晶シリコン膜３３の丸められた部分の上
部に酸化膜３９が形成された場合、第２の多結晶シリコ
ン膜３６を形成する前に、第１の多結晶シリコン膜３３
の上部及び側面の酸化膜を一定量除去してから第２の多
結晶シリコン膜３６を形成する必要がある。そうしない
と、後の工程でメモリセルのスタックト・ゲートの垂直
エッチングを行う際に、第１の多結晶シリコン膜３３の
丸められた部分の上部に存在する酸化膜３９がマスクと
なって第１の多結晶シリコン膜３３がフィラメント状
（直線状）に残ってしまい、隣接メモリセル間で浮遊ゲ
ートが短絡してしまうという問題を引き起こす。
【００２４】この様子を示す図２０中、符号３３Ｂで示
した第１の多結晶シリコン膜３３の側面の部分は、垂直
エッチングを行った際にエッチング残りが発生する箇所
を示しており、このエッチング残りの発生箇所が、図中
の奥行き方向で隣接する複数のメモリセル間で連続する
ことにより、先の浮遊ゲートの短絡が発生する。
【００２５】
【発明が解決しようとする課題】本発明は上記の問題点
を解決すべくなされたもので、埋め込み素子分離膜形成
後に形成した周辺回路トランジスタのゲート電極部の素
子分離端部における素子分離溝への落ち込みを最低限に
抑え、消費電流の増加を抑制した不揮発性半導体記憶装
置およびその製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、メモリセルトランジスタが複数個形成さ
れ、前記メモリセルトランジスタの素子領域が埋め込み
素子分離領域により絶縁分離されたセルアレイ領域と、
メモリセルアレイの周辺回路トランジスタが複数個形成
され、前記周辺回路トランジスタの素子領域が埋め込み
素子分離領域により絶縁分離された周辺トランジスタ領
域とを具備し、前記周辺回路トランジスタのゲート電極
の素子分離端部は、ゲート電極中央部と水平に位置して
いることを特徴とする。
【００２７】また、本発明の不揮発性半導体記憶装置の
製造方法は、シリコン半導体基板上に第１のゲート絶縁
膜を形成する工程と、前記第１のゲート絶縁膜上に第１
のポリシリコン膜を形成する工程と、前記第１のポリシ
リコン膜上に第１のシリコン窒化膜及び第１のシリコン
酸化膜が積層された第１の積層膜を形成する工程と、前
記第１の積層膜、第１のポリシリコン膜、第１のゲート
絶縁膜及びシリコン半導体基板を選択的に順次除去する
ことにより、シリコン半導体基板に素子分離用溝を形成
し、シリコン半導体基板に複数の素子領域を形成する工
程と、全面に第１のフォトレジストを塗布し、前記シリ
コン半導体基板のセルアレイ領域上を第１のフォトレジ
ストで覆ったまま、前記シリコン半導体基板の周辺トラ
ンジスタ領域上の第１のフォトレジストを開口する第１
のフォトリソグラフィ工程と、等方性エッチングにより
前記周辺回路トランジスタ領域のみ処理し、前記第１の
ポリシリコン膜の側面を前記シリコン半導体基板の素子
分離用溝の側面よりも所定量だけ内側に後退させる第１
の後退処理工程と、前記第１のフォトレジストを剥離す
る工程と、等方性エッチングにより全面を処理し、前記
第１のシリコン窒化膜の側面を前記シリコン半導体基板
の素子分離用溝の側面よりも所定量だけ内側に後退させ
る第２の後退処理工程と、酸化を行うことにより、前記
素子領域の角部を丸めるとともに前記シリコン半導体基
板の素子分離用溝の側面及び第１のポリシリコン膜の側
面を酸化する酸化工程と、前記素子分離用溝の内部に素
子分離用絶縁膜を埋め込む工程と、全面に第２のフォト
レジストを塗布し、前記周辺回路トランジスタ領域を第
２のフォトレジストで覆ったまま、前記セルアレイ領域
上の第２のフォトレジストを開口する第２のフォトリソ
グラフィ工程と、等方性エッチングにより前記セルアレ
イ領域のみ処理する工程と、前記第１のポリシリコン膜
上に連なる第２のポリシリコン膜を形成する工程と、前
記第２のフォトレジストを剥離する工程と、前記第２の
ポリシリコン膜上に第２のシリコン酸化膜と第２のシリ
コン窒化膜と第３のシリコン酸化膜が積層された第２の
積層膜を形成する工程と、全面に第３のフォトレジスト
を塗布し、前記セルアレイ領域上を第３のフォトレジス
トで覆ったまま、前記周辺回路トランジスタ領域上の第
３のフォトレジストを開口する第３のフォトリソグラフ
ィ工程と、異方性エッチングにより前記周辺回路トラン
ジスタ領域の前記第２の積層膜を選択的に除去する工程
と、等方性エッチングにより前記周辺回路トランジスタ
領域の前記第２のポリシリコン膜および前記第２のポリ
シリコン膜に連なる第１のポリシリコン膜を選択的に除
去する工程と、等方性エッチングにより前記周辺回路ト
ランジスタ領域の前記第１のゲート絶縁膜を選択的に除
去するゲート絶縁膜除去工程と、前記第３のフォトレジ
ストを剥離する工程と、前記周辺回路トランジスタ領域
に第２のゲート絶縁膜を形成する工程と、前記セルアレ
イ領域の第２の積層膜上及び前記周辺回路トランジスタ
領域の第２のゲート絶縁膜上に第３のポリシリコン膜を
形成する工程とを具備することを特徴とする。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００２９】＜第１実施例＞図１乃至図 は、本発明の
不揮発性半導体記憶装置の第１の実施の形態に係るＮＯ
Ｒ型フラッシュＥＥＰＲＯＭの製造工程の一部を示して
いる。
【００３０】このＮＯＲ型フラッシュＥＥＰＲＯＭは、
メモリセルトランジスタのゲート絶縁膜（トンネル酸化
膜）、ゲート電極を形成した後に埋め込み素子分離領域
を形成したセルアレイ領域と、埋め込み素子分離領域を
形成した後に、周辺回路トランジスタのゲート絶縁膜、
ゲート電極を形成した周辺トランジスタ領域とを具備す
る。
【００３１】まず、図１に示すように、半導体基板（シ
リコン基板）101 に対して、そのセルアレイ領域及び周
辺トランジスタ領域に形成しようとするトランジスタの
閾値がそれぞれ所望の値になるように不純物を導入す
る。次に、メモリセルトランジスタのゲート絶縁膜（シ
リコン酸化膜）102 を形成した後、不純物としてリンが
導入されたポリシリコン103 をＣＶＤ(Chemical Vapor
Deposition) 法により形成する。次に、第１のシリコン
窒化膜104 及び第１のシリコン酸化膜105 をそれぞれＣ
ＶＤ法により形成し、第１のシリコン窒化膜104 及び第
１のシリコン酸化膜105 が積層された積層膜（第１の積
層膜）する。
【００３２】次に、フォトリソグラフィ技術を用いて、
前記第１の積層膜105 、104 に素子領域パターンを転写
する。即ち、フォトレジスト（図示せず）を塗布し、素
子領域パターンをフォトレジストに転写し、素子領域上
はフォトレジストでマスクし、素子分離領域上はフォト
レジストを開口する。
【００３３】そして、前記フォトレジストをマスクとす
るＲＩＥ(Reactive Ion Etching)により異方性エッチ
ングを行うことにより、前記シリコン酸化膜105 及びシ
リコン窒化膜104 に素子領域パターンを転写する。その
後、前記フォトレジストを剥離する。
【００３４】次に、図２に示すように、素子領域パター
ンが転写されたシリコン酸化膜105をマスクとするＲＩ
Ｅにより異方性エッチングを行い、素子分離領域となる
部分のポリシリコン103 、ゲート絶縁膜102 、半導体基
板101 を除去して浅いシリコン基板の溝を形成する。
【００３５】次に、図３に示すように、フォトリソグラ
フィ技術を用いて、セルアレイ領域パターンをフォトレ
ジスト112 に転写し、セルアレイ領域上はフォトレジス
トで覆い、周辺トランジスタ領域上はフォトレジストを
開口する。
【００３６】次に、等方性エッチング、例えば希ＨＦ液
にＯ3 を入れた処理液を用いる処理（以後、HF/O3 処理
という）を行うことにより、Ｏ3 によりシリコン酸化膜
102、105 を酸化しつつ、希ＨＦ液によりシリコン酸化
膜102 、105 をエッチングしてその角部を丸める。
【００３７】また、前記HF/O3 処理によるシリコンのエ
ッチングレートに差があり、前記ポリシリコン膜103 が
シリコン基板101 よりも多くエッチングされ、ポリシリ
コン膜103 の端部が素子領域端101 より内側になり、後
退処理（いわゆるプルバック処理）が行われる。
【００３８】この際、後で実施される酸化工程を経た後
のシリコン基板101 の素子領域端からポリシリコン膜10
3 の端部までの距離が、さらに後述するように実施され
る周辺トランジスタ領域でのゲート絶縁膜ウエットエッ
チング工程における酸化膜のエッチング量以上になるよ
うにHF/O3 処理を行う。
【００３９】換言すれば、前記後退処理工程において前
記第１のポリシリコン膜103 の側面を後退させる処理
は、後で実施される前記酸化工程で前記第１のポリシリ
コン膜103 の側面に形成される酸化膜と第１のポリシリ
コン膜103 との界面および前記シリコン基板101 の素子
分離用溝の側面に形成される酸化膜とシリコン基板101
の素子分離用溝の側面との界面の位置の差が、さらに後
で実施される前記ゲート絶縁膜除去工程における前記酸
化膜のエッチング量以上になるように行う。
【００４０】この後、前記フォトレジスト112 を剥離す
る。
【００４１】次に、図４に示すように、ウエットエッチ
ングによりシリコン窒化膜104 をエッチングするが、こ
の際、熱リン酸処理を用いると、シリコン窒化膜104 の
エッチング速度が速くて制御が難しいので、希ＨＦ液に
グリセロール（Glycerol）を入れた処理液を用いたウエ
ットエッチング（以後、HF/Glycerol 処理という）を行
う。この際、シリコン窒化膜104 のエッチング量は、前
記HF/O3 処理によってエッチングされた第１のポリシリ
コン膜103 に後で実施される酸化工程で形成される端部
の位置より内側にシリコン窒化膜104 の端部が位置する
程度にする。これにより、シリコン窒化膜104 はシリコ
ン基板101 の素子領域端から後退する。
【００４２】もしも、上記シリコン窒化膜104 をシリコ
ン基板101 の素子領域端から後退させない場合は、後で
実施される工程で素子分離用の絶縁膜を形成する際に、
シリコン窒化膜104 が第１のポリシリコン膜103 に対し
てひさし状になり、素子分離絶縁膜の被覆性からシリコ
ン窒化膜104 のひさしの下の第１のポリシリコン膜103
の側面に素子分離絶縁膜が十分に形成されないといった
問題が生じる。
【００４３】次に、例えば、900 ℃〜1000℃の温度、酸
素濃度が10% の雰囲気で酸化を行うことにより、図５に
示すように、前記シリコン基板101 の溝の表面を酸化し
て第２のシリコン酸化膜106 を形成する。この時、周辺
トランジスタ領域においては、シリコン基板101 の素子
領域端部とその上の第１のポリシリコン膜103 との間の
部分は、酸化剤が供給されて酸化が進行するので、いわ
ゆるバーズビーク(birds beak)が形成されると共に素子
領域端部が丸みを持つ形状となる。
【００４４】この時、前記ポリシリコン膜103 の側面に
形成された第２のシリコン酸化膜106 は、シリコン基板
101 の素子領域端よりも内側にあり、その素子領域端か
らの距離は前記HF/O3 処理によって最適化されている。
【００４５】次に、図６に示すように、素子分離用の絶
縁膜（酸化膜）107 、例えばLP-TEOS(Low Pressure Tet
ra-Ethyl-Oxide- Silicon または Low Pressure Tetrae
thylorthosilicate)をＣＶＤ法より形成する。
【００４６】次に、化学的機械研磨（Chemical Mechani
cal Polish；ＣＭＰ) により前記絶縁膜107 を研磨して
平坦化を行い、素子領域上にあるシリコン窒化膜104 間
で前記絶縁膜107 の研磨が終了するように研磨を行う。
次に、熱リン酸により前記シリコン窒化膜104 を剥離す
ることによって素子分離領域を形成する。
【００４７】次に、フォトリソグラフィ技術を用いて、
周辺トランジスタ領域パターンをフォトレジストに転写
し、周辺トランジスタ領域上はフォトレジストで覆い、
セルアレイ領域上はフォトレジストを開口する。
【００４８】そして、等方性エッチング（例えばNH4 F
等を用いたウエットエッチング）を行い、セルアレイ領
域の第１のポリシリコン膜103 上にあるひさし状の素子
分離用の絶縁膜107 を除去した後、前記フォトレジスト
を剥離する。
【００４９】もしも、上記したようにひさし状の絶縁膜
107 を除去することなく、次の工程で後述するような第
２のポリシリコン膜108 を積み増した場合には、最終的
にセルアレイ領域のゲートを形成する際にひさし状の絶
縁膜107 がマスク材として残り、ひさし状の絶縁膜107
の下の第１のポリシリコン膜103 が残り、結果として浮
遊ゲートのメモリセル間での短絡するという問題が生じ
ることは前述した。
【００５０】次に、セルトランジスタの制御ゲートと浮
遊ゲートとの間との十分な容量カップリングを確保する
ために、浮遊ゲート用の第１のポリシリコン膜103 の上
面に第２の不純物としてリンが導入された第２のポリシ
リコン膜108 を直接接続するように形成するとともに、
この第２のポリシリコン膜108 を素子分離領域上に張り
出させる。
【００５１】次に、浮遊ゲート用のポリシリコン膜108
をセルトランジスタ毎に分離するため、フォトリソグラ
フィ技術を用いて素子分離絶縁膜上のフォトレジストに
スリット領域パターンを転写し、このパターンをマスク
としてＲＩＥによる異方性エッチングを行う。これによ
り、素子分離絶縁膜上でセルアレイ領域のポリシリコン
膜108 にスリットを形成してセルトランジスタ毎に分離
した後、前記フォトレジストを剥離する。
【００５２】次に、シリコン酸化膜・シリコン窒化膜・
シリコン酸化膜が積層された積層膜（第２の積層膜）か
らなるＯＮＯ膜109 を基板面上に形成する。
【００５３】次に、図７に示すように、フォトリソグラ
フィ技術を用いて、セルアレイ領域上はフォトレジスト
113 で覆い、周辺トランジスタ領域上はフォトレジスト
を開口する。そして、ＲＩＥにより異方性エッチングを
行うことにより周辺トランジスタ領域のＯＮＯ膜109 を
剥離し、さらに、化学ドライエッチング（Chemical Dry
Etching；ＣＤＥ）を行うことにより周辺トランジスタ
領域のポリシリコン膜108,103 を剥離する。
【００５４】さらに、NH4 F 等を用いたウエットエッチ
ングを行うことにより周辺トランジスタ領域のゲート絶
縁膜102 を剥離する。この際、素子分離用の絶縁膜（酸
化膜）106,107 も一部エッチングされるが、このウエッ
トエッチング工程による酸化膜106,107 のエッチング量
程度を見込んで、前述したように予め絶縁膜106,107が
素子領域端から内側に存在するように形成している。し
たがって、絶縁膜106,107 は、素子領域端まで後退する
だけであり、シリコン基板端で落ち込むといった問題を
回避できる。
【００５５】次に、前記フォトレジスト113 を剥離した
後に、図８に示すように、周辺回路トランジスタのゲー
ト酸化膜110 を形成する。この場合、前記したように周
辺トランジスタ領域のゲート絶縁膜102 をエッチングす
る際に絶縁膜106,107 がシリコン基板端で落ち込むとい
った問題を回避しているので、ゲート酸化膜110 が素子
分離端部で落ち込むことはない。
【００５６】そして、前記セルアレイ領域上のフォトレ
ジスト113 を剥離した後、周辺トランジスタ領域のトラ
ンジスタのゲート電極およびセルアレイ領域の制御ゲー
トを形成するために、不純物としてリンが導入された第
３のポリシリコン膜111 を全面に形成する。
【００５７】次に、フォトリソグラフィ技術を用いて、
セルアレイ領域のゲートパターンをフォトレジストに転
写し、ＲＩＥによる異方性エッチングを行うことによ
り、前記ポリシリコン膜111 、ＯＮＯ膜109 、ポリシリ
コン膜108,103 にゲートパターンを転写する。これによ
り、セルトランジスタの制御ゲート用のポリシリコン膜
111 と、浮遊ゲート用のポリシリコン膜108,103 が二層
に積層されたゲート電極が形成されることになる。
【００５８】次に、前記フォトレジストを剥離した後、
新たにフォトリソグラフィ技術を用いて、周辺トランジ
スタ領域のゲートパターンをフォトレジストに転写し、
ＲＩＥによる異方性エッチングを行うことにより、前記
ポリシリコン膜111 に周辺回路トランジスタのゲートパ
ターンを転写する。これにより、図９に示すように、周
辺回路トランジスタのゲート電極111 が形成されること
になる。
【００５９】この場合、前述したように周辺トランジス
タ領域のゲート絶縁膜102 をエッチングする際に絶縁膜
106,107 がシリコン基板端で落ち込むといった問題を回
避しているので、周辺回路トランジスタのゲート電極11
1 の素子分離端部が落ち込むことはなく、周辺回路トラ
ンジスタのゲート電極111 の素子分離端部はゲート電極
中央部と水平に位置している。この後、前記フォトレジ
スト113 を剥離する。
【００６０】次に、セルアレイ領域及び周辺トランジス
タ領域のトランジスタのソース・ドレイン（図示せず）
の拡散層となる不純物をシリコン基板101 選択的に導入
し、さらに、層間絶縁膜（図示せず）としてボロン・リ
ン・シリケートガラス（Boron doped Phospho-Silicate
Glass；ＢＰＳＧ）膜またはリン・シリケートガラス
（Phospho-Silicate Glass；ＰＳＧ）膜を被覆する。そ
して、フォトリソグラフィ技術を用いて、電極取り出し
用のコンタクトホールのパターンをフォトレジストに転
写し、ＲＩＥによる異方性エッチングを行うことによ
り、前記層間絶縁膜にコンタクトホール（図示せず）を
開口する。この後、前記フォトレジストを剥離する。
【００６１】次に、スパッタリング法を用いてＡｌ（ア
ルミ）配線膜（図示せず）を全面に堆積させた後、フォ
トリソグラフィ技術を用いて配線パターンをフォトレジ
ストに転写し、ＲＩＥによる異方性エッチングを行って
Ａｌ配線を形成した後、前記フォトレジストを剥離す
る。
【００６２】次に、前記Ａｌ配線上に保護膜（図示せ
ず）として、ＰＳＧ膜を堆積し、さらにプラズマＣＶＤ
（Plasma Enhanced Chemical Vapor Deposition ；ＰＥ
−ＣＶＤ）によりシリコン窒化膜を堆積する。そして、
フォトリソグラフィ技術を用いて、ボンディング用パッ
ドのパターンをフォトレジストに転写し、ボンディング
用パッド（図示せず）上の前記保護膜をエッチングによ
り除去した後、前記フォトレジストを剥離し、ウエハと
して完成する。
【００６３】即ち、上記した製造工程では、セルトラン
ジスタ工程で形成されたゲート絶縁膜（トンネル酸化
膜）102 を周辺トランジスタ領域のゲート酸化膜110 の
形成前にウエットエッチングする際、素子分離用の絶縁
膜（酸化膜）106,107 も一部がウエットエッチングされ
る。しかし、この絶縁膜（酸化膜）106,107 は、そのウ
エットエッチング量程度に見合うだけ素子領域端から内
側に入り込むように予め形成されているので、素子領域
端まで後退するだけであり、シリコン基板端の一部が落
ち込むといった問題を回避できる。
【００６４】このため、素子分離膜形成後に形成される
周辺回路トランジスタのゲート電極は、素子分離端部で
落ち込むことが防止され、周辺回路トランジスタのチャ
ネルの素子分離端部で電界が集中して閾値電圧が低下す
るという問題を回避でき、ひいては、周辺回路トランジ
スタのリーク電流が抑制され、周辺回路トランジスタの
サブスレショールド電流特性が改善されるので、製品の
消費電力を下げ、収率を上げることが可能となる。
【００６５】また、前記した製造工程においては、セル
トランジスタの浮遊ゲートを第１の多結晶シリコン膜10
3 及びその上の第２の多結晶シリコン膜108 で形成する
際に、第１の多結晶シリコン膜103 の酸化工程が加わっ
たとしても、異方性エッチングによるスタックト・ゲー
トの加工時に、第１の多結晶シリコン膜103 のエッチン
グ残りの発生を防止でき、メモリセル間での浮遊ゲート
の短絡を防止することが可能になった。
【００６６】なお、前記したようにスタックト・ゲート
の加工時に第１の多結晶シリコン膜103 のエッチング残
りを防止する点について、本願出願人は、特願平11-121
688号「不揮発性半導体記憶装置の製造方法」により具
体例を提案している。
【００６７】また、本発明の不揮発性半導体記憶装置
は、前記実施例のフラッシュＥＥＰＲＯＭに限らず、メ
モリセルトランジスタが複数個形成され、前記メモリセ
ルトランジスタの素子領域が埋め込み素子分離領域によ
り絶縁分離されたセルアレイ領域と、メモリセルアレイ
の周辺回路トランジスタが複数個形成され、前記周辺回
路トランジスタの素子領域が埋め込み素子分離領域によ
り絶縁分離された周辺トランジスタ領域とを具備する不
揮発性半導体記憶装置に適用可能である。
【００６８】この場合、本発明においては、前記周辺回
路トランジスタのゲート電極の素子分離端部がゲート電
極中央部と水平に位置していることを特徴とするもので
ある。また、メモリセルトランジスタのゲート電極部の
素子分離端部もそのゲート電極中央部と水平に位置して
いる。
【００６９】また、本発明の不揮発性半導体記憶装置の
製造方法は、前記実施例のフラッシュＥＥＰＲＯＭに限
らず、ゲート絶縁膜の一部を素子分離形成工程の前に形
成し、ゲート絶縁膜の残りを素子分離形成工程の後に形
成する不揮発性半導体記憶装置の製造に際して適用可能
である。
【００７０】
【発明の効果】上述したように本発明の不揮発性半導体
記憶装置およびその製造方法によれば、素子分離膜形成
後に形成される周辺回路トランジスタのゲート電極部の
素子分離エッジ部でゲート電極が落ち込む問題を回避す
ることにより、周辺回路トランジスタのゲート電圧が低
い領域のリーク電流および消費電流を抑制でき、サブス
レショールド電流特性がゲート電圧に対して連続的にな
り、ゲート電圧が低い領域でのトランジスタの動作が安
定になり、製品の収率を向上させることが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るＮＯＲ型フラッシュＥ
ＥＰＲＯＭの製造方法におけるメモリセル部の製造工程
を示す断面図。
【図２】図１に続くメモリセル部の製造工程を示す断面
図。
【図３】図２に続くメモリセル部の製造工程を示す断面
図。
【図４】図３に続くメモリセル部の製造工程を示す断面
図。
【図５】図４に続くメモリセル部の製造工程を示す断面
図。
【図６】図５に続くメモリセル部の製造工程を示す断面
図。
【図７】図６に続くメモリセル部の製造工程を示す断面
図。
【図８】図７に続くメモリセル部の製造工程を示す断面
図。
【図９】図８に続く工程に形成された周辺回路トランジ
スタのゲート電極を示す断面図。
【図１０】従来の埋め込み素子分離を用いたフラッシュ
ＥＥＰＲＯＭのメモリセル部の製造工程の一部を示す断
面図。
【図１１】図１０に続くメモリセル部の製造工程を示す
断面図。
【図１２】図１１に続くメモリセル部の製造工程を示す
断面図。
【図１３】図１２に続くメモリセル部の製造工程を示す
断面図。
【図１４】従来の製造方法における周辺回路部の製造工
程を示す断面図。
【図１５】図１４に続く周辺回路部の製造工程を示す断
面図。
【図１６】図１５中に○で示した部分を抽出し、拡大し
て示す断面図。
【図１７】従来の他の方法によるメモリセル部の製造工
程を示す断面図。
【図１８】従来の他の方法による周辺回路部の製造工程
を示す断面図。
【図１９】従来の他の方法の問題点を説明するための断
面図。
【図２０】図１９の一部を抽出し、拡大して示す断面
図。
【符号の説明】
１０１…半導体基板（シリコン基板）、 １０２…トンネル酸化膜、 １０３、１０８…リンドープされたポリシリコン、 １０４…窒化膜 １０５…酸化膜、 １０６…酸化膜、 １０７…埋め込み絶縁膜、 １０９…ＯＮＯ絶縁膜、 １１０…周辺回路トランジスタのゲート酸化膜、 １１１…セルトランジスタの制御ゲート、周辺回路トラ
ンジスタのゲート電極。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA08 AA30 AC01 AD60 AE50 AG10 AG21 AG29 5F083 EP04 EP05 EP42 EP77 ER22 GA05 GA06 GA19 JA04 JA36 NA01 PR03 PR05 PR12 PR40 ZA05 5F101 BA12 BA23 BC01 BD35 BE20 BH02 BH14 BH15

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルトランジスタが複数個形成さ
    れ、前記メモリセルトランジスタの素子領域が埋め込み
    素子分離領域により絶縁分離されたセルアレイ領域と、 メモリセルアレイの周辺回路トランジスタが複数個形成
    され、前記周辺回路トランジスタの素子領域が埋め込み
    素子分離領域により絶縁分離された周辺トランジスタ領
    域とを具備し、 前記周辺回路トランジスタのゲート電極の素子分離端部
    は、ゲート電極中央部と水平に位置していることを特徴
    とする不揮発性半導体記憶装置。
  2. 【請求項２】 シリコン半導体基板上に第１のゲート絶
    縁膜を形成する工程と、 前記第１のゲート絶縁膜上に第１のポリシリコン膜を形
    成する工程と、 前記第１のポリシリコン膜上に第１のシリコン窒化膜及
    び第１のシリコン酸化膜が積層された第１の積層膜を形
    成する工程と、 前記第１の積層膜、第１のポリシリコン膜、第１のゲー
    ト絶縁膜及びシリコン半導体基板を選択的に順次除去す
    ることにより、シリコン半導体基板に素子分離用溝を形
    成し、シリコン半導体基板に複数の素子領域を形成する
    工程と、 全面に第１のフォトレジストを塗布し、前記シリコン半
    導体基板のセルアレイ領域上を第１のフォトレジストで
    覆ったまま、前記シリコン半導体基板の周辺トランジス
    タ領域上の第１のフォトレジストを開口する第１のフォ
    トリソグラフィ工程と、 等方性エッチングにより前記周辺回路トランジスタ領域
    のみ処理し、前記第１のポリシリコン膜の側面を前記シ
    リコン半導体基板の素子分離用溝の側面よりも所定量だ
    け内側に後退させる第１の後退処理工程と、 前記第１のフォトレジストを剥離する工程と、 等方性エッチングにより全面を処理し、前記第１のシリ
    コン窒化膜の側面を前記シリコン半導体基板の素子分離
    用溝の側面よりも所定量だけ内側に後退させる第２の後
    退処理工程と、 酸化を行うことにより、前記素子領域の角部を丸めると
    ともに前記シリコン半導体基板の素子分離用溝の側面及
    び第１のポリシリコン膜の側面を酸化する酸化工程と、 前記素子分離用溝の内部に素子分離用絶縁膜を埋め込む
    工程と、 全面に第２のフォトレジストを塗布し、前記周辺回路ト
    ランジスタ領域を第２のフォトレジストで覆ったまま、
    前記セルアレイ領域上の第２のフォトレジストを開口す
    る第２のフォトリソグラフィ工程と、 等方性エッチングにより前記セルアレイ領域のみ処理す
    る工程と、 前記第２のフォトレジストを剥離する工程と、 前記第１のポリシリコン膜上に連なる第２のポリシリコ
    ン膜を形成する工程と、 前記第２のポリシリコン膜上に第２のシリコン酸化膜と
    第２のシリコン窒化膜と第３のシリコン酸化膜が積層さ
    れた第２の積層膜を形成する工程と、 全面に第３のフォトレジストを塗布し、前記セルアレイ
    領域上を第３のフォトレジストで覆ったまま、前記周辺
    回路トランジスタ領域上の第３のフォトレジストを開口
    する第３のフォトリソグラフィ工程と、 異方性エッチングにより前記周辺回路トランジスタ領域
    の前記第２の積層膜を選択的に除去する工程と、 等方性エッチングにより前記周辺回路トランジスタ領域
    の前記第２のポリシリコン膜および前記第２のポリシリ
    コン膜に連なる第１のポリシリコン膜を選択的に除去す
    る工程と、 等方性エッチングにより前記周辺回路トランジスタ領域
    の前記第１のゲート絶縁膜を選択的に除去するゲート絶
    縁膜除去工程と、 前記第３のフォトレジストを剥離する工程と、 前記周辺回路トランジスタ領域に第２のゲート絶縁膜を
    形成する工程と、 前記セルアレイ領域の第２の積層膜上及び前記周辺回路
    トランジスタ領域の第２のゲート絶縁膜上に第３のポリ
    シリコン膜を形成する工程とを具備することを特徴とす
    る不揮発性半導体記憶装置の製造方法。
  3. 【請求項３】 前記第１の後退処理工程は、ウエットエ
    ッチングにより行うことを特徴とする請求項２記載の不
    揮発性半導体記憶装置の製造方法。
  4. 【請求項４】 前記第２の後退処理工程は、ウエットエ
    ッチングにより行うことを特徴とする請求項２または３
    記載の不揮発性半導体記憶装置の製造方法。
  5. 【請求項５】 前記第１の後退処理工程において前記第
    １のポリシリコン膜の側面を後退させる処理は、 後で実施される前記酸化工程で前記第１のポリシリコン
    膜の側面に形成される酸化膜と第１のポリシリコン膜と
    の界面および前記シリコン半導体基板の素子分離用溝の
    側面に形成される酸化膜とシリコン半導体基板の素子分
    離用溝の側面の界面の位置の差が、さらに後で実施され
    る前記ゲート絶縁膜除去工程における前記酸化膜のエッ
    チング量以上になるように行うことを特徴とする請求項
    ２記載の不揮発性半導体記憶装置の製造方法。
  6. 【請求項６】 前記第２の後退処理工程において前記第
    １のシリコン窒化膜の側面を後退させる位置は、 後で実施される前記酸化工程で前記第１のポリシリコン
    膜の側面に形成される酸化膜の位置と同等またはそれよ
    り内側であることを特徴とする請求項２記載の不揮発性
    半導体記憶装置の製造方法。
  7. 【請求項７】 前記等方性エッチングにより前記セルア
    レイ領域のみ処理する工程は、ウエットエッチングによ
    り行うことを特徴とする請求項２記載の不揮発性半導体
    記憶装置の製造方法。
  8. 【請求項８】 前記等方性エッチングにより前記セルア
    レイ領域のみ処理する工程は、前記セルアレイ領域内の
    前記第１のポリシリコン膜上に形成されている素子分離
    用絶縁膜を除去するまでエッチングすることを特徴とす
    る請求項２記載の不揮発性半導体記憶装置の製造方法。
  9. 【請求項９】 前記第１の後退処理工程は、Ｏ3 を溶か
    したＨＦ溶液により行うことを特徴とする請求項２記載
    の不揮発性半導体記憶装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017598A (ja) * 2001-07-04 2003-01-17 Toshiba Corp 半導体記憶装置及びその製造方法
US6939810B2 (en) 2002-07-01 2005-09-06 Fujitsu Limited Method of forming isolation film
US7633113B2 (en) 2006-04-26 2009-12-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of same

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
JP2003007869A (ja) * 2001-06-26 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法
JP2003060024A (ja) * 2001-08-13 2003-02-28 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US6548406B2 (en) * 2001-08-17 2003-04-15 Macronix International Co., Ltd. Method for forming integrated circuit having MONOS device and mixed-signal circuit
KR100426483B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
US6743675B2 (en) * 2002-10-01 2004-06-01 Mosel Vitelic, Inc. Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component
US20040065937A1 (en) * 2002-10-07 2004-04-08 Chia-Shun Hsiao Floating gate memory structures and fabrication methods
US6815266B2 (en) * 2002-12-30 2004-11-09 Bae Systems Information And Electronic Systems Integration, Inc. Method for manufacturing sidewall contacts for a chalcogenide memory device
JP2004228421A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US6838342B1 (en) 2003-10-03 2005-01-04 Promos Technologies, Inc. Nonvolatile memory fabrication methods comprising lateral recessing of dielectric sidewalls at substrate isolation regions
US7018551B2 (en) * 2003-12-09 2006-03-28 International Business Machines Corporation Pull-back method of forming fins in FinFets
KR100513405B1 (ko) * 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
US7091091B2 (en) * 2004-06-28 2006-08-15 Promos Technologies Inc. Nonvolatile memory fabrication methods in which a dielectric layer underlying a floating gate layer is spaced from an edge of an isolation trench and/or an edge of the floating gate layer
TW200625437A (en) * 2004-12-30 2006-07-16 Macronix Int Co Ltd Shallow trench isolation process of forming smooth edge angle by cleaning procedure
JP2006303308A (ja) * 2005-04-22 2006-11-02 Toshiba Corp 半導体装置およびその製造方法
US7179717B2 (en) * 2005-05-25 2007-02-20 Micron Technology, Inc. Methods of forming integrated circuit devices
KR100600044B1 (ko) * 2005-06-30 2006-07-13 주식회사 하이닉스반도체 리세스게이트를 구비한 반도체소자의 제조 방법
JP4476196B2 (ja) * 2005-08-23 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7998809B2 (en) * 2006-05-15 2011-08-16 Micron Technology, Inc. Method for forming a floating gate using chemical mechanical planarization
US7678648B2 (en) * 2006-07-14 2010-03-16 Micron Technology, Inc. Subresolution silicon features and methods for forming the same
US8642441B1 (en) 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
JP2009218520A (ja) * 2008-03-12 2009-09-24 Fujitsu Microelectronics Ltd 半導体装置とその製造方法
US8551858B2 (en) * 2010-02-03 2013-10-08 Spansion Llc Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory
CN102651333B (zh) * 2011-02-28 2013-12-25 华邦电子股份有限公司 沟槽隔离结构的制造方法
JP5622675B2 (ja) 2011-07-05 2014-11-12 株式会社東芝 基板処理方法及び基板処理装置
JP2013021102A (ja) * 2011-07-11 2013-01-31 Toshiba Corp 半導体記憶装置
US20140264726A1 (en) * 2013-03-13 2014-09-18 Macronix International Co., Ltd. Structure and method for protected periphery semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4237344B2 (ja) * 1998-09-29 2009-03-11 株式会社東芝 半導体装置及びその製造方法
US6281050B1 (en) * 1999-03-15 2001-08-28 Kabushiki Kaisha Toshiba Manufacturing method of a semiconductor device and a nonvolatile semiconductor storage device
JP2001196476A (ja) * 2000-01-07 2001-07-19 Toshiba Corp 半導体装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017598A (ja) * 2001-07-04 2003-01-17 Toshiba Corp 半導体記憶装置及びその製造方法
JP4672197B2 (ja) * 2001-07-04 2011-04-20 株式会社東芝 半導体記憶装置の製造方法
US6939810B2 (en) 2002-07-01 2005-09-06 Fujitsu Limited Method of forming isolation film
US7633113B2 (en) 2006-04-26 2009-12-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of same
US8012826B2 (en) 2006-04-26 2011-09-06 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of same

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