JP3785003B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法 Download PDFInfo
- Publication number
- JP3785003B2 JP3785003B2 JP26520599A JP26520599A JP3785003B2 JP 3785003 B2 JP3785003 B2 JP 3785003B2 JP 26520599 A JP26520599 A JP 26520599A JP 26520599 A JP26520599 A JP 26520599A JP 3785003 B2 JP3785003 B2 JP 3785003B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- polysilicon film
- region
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に係り、特に埋め込み素子分離領域により絶縁分離された素子領域に形成されたゲート電極の端部の形状およびその制御方法に関するもので、例えばＮＯＲ型フラッシュＥＥＰＲＯＭなどの一括消去型の不揮発性半導体メモリ、メモリ混載ロジック集積回路などに適用されるものである。
【０００２】
【従来の技術】
埋め込み素子分離領域により絶縁分離された素子領域を有する半導体記憶装置、例えばフラッシュＥＥＰＲＯＭにおいては、セルアレイ領域と周辺トランジスタ領域とは、それぞれの領域のＭＯＳトランジスタの性能を最適化するために、それぞれの領域で膜厚の異なるゲート酸化膜を用いている。
【０００３】
このように埋め込み素子分離領域により絶縁分離された素子領域を有する半導体記憶装置の製造に際して、異なる膜厚のゲート酸化膜を付け分ける場合（例えば２つの膜厚のゲート酸化膜を付け分ける場合）、一般的には、基板上を全面的に酸化して第１の膜厚のゲート酸化膜を一旦形成し、次に、第２の膜厚のゲート酸化膜を形成したい領域の第１のゲート酸化膜を剥離し、かつ第１のゲート酸化膜を形成する領域は酸化種が供給されないようにした後、第２の膜厚のゲート酸化膜を形成する。
【０００４】
このように異なる膜厚のゲート酸化膜を形成する方法を素子分離形成工程との関係で考えた場合、多種考えられるが、例えばフラッシュＥＥＰＲＯＭにおいては、一部のゲート酸化膜は素子分離形成工程の前に形成し、残りのゲート酸化膜を素子分離形成工程の後に形成する方法が用いられている。
【０００５】
一方、フラッシュＥＥＰＲＯＭを代表とする、制御ゲートと浮遊ゲートの２層ゲート構造（スタックト・ゲート）を有する不揮発性半導体記憶装置では、素子分離を浅い溝型素子分離（Shallow Trench Isolation、略してＳＴＩ）で行う場合に、素子領域（Active area ）のＳＴＩに接するエッジで、浮遊ゲートが分離領域に落ち込むと、このエッジでの電界集中によるメモリセル特性、特に書込みや消去に用いるトンネル電流量のばらつきが発生する。
【０００６】
このトンネル電流量のばらつきを抑制するために、メモリセルのトンネル酸化膜、浮遊ゲート用の第１の多結晶シリコン膜を形成した後に、ＳＴＩ領域を形成して浮遊ゲートと素子領域とをそれぞれの端部の位置が一致するように自己整合的に形成する方法が用いられる。
【０００７】
また、制御ゲートと浮遊ゲートとの間の十分な容量カップリングを確保するために、浮遊ゲート用の第１の多結晶シリコン膜の上に第２の多結晶シリコン膜を直接接続するように形成し、さらにこの第２の多結晶シリコン膜をＳＴＩ素子分離領域上に張り出させる方法が用いられる。
【０００８】
これらについては、例えばK.Shimizu 他による「 A Novel High-Density 5F2 NAND STI Cell Technology Suitable for 256Mbit and 1Gbit Flash Memories」international ELECTRON DEVICES meeting 1997, WASHINGTON, DC DECEMBER 7-10, 1997, IEDM Technical Digest Paper pp271-274に開示されている。
【０００９】
次に、上記文献に開示されている不揮発性メモリの製造工程について、図１０乃至図１５を参照しながら説明する。
【００１０】
この製造方法は、メモリセル部と周辺回路部とを有するフラッシュメモリの場合であり、図１０から図１３はメモリセル部の製造工程を示し、図１４及び図１５は周辺回路部の製造工程を示している。
【００１１】
なお、メモリセル部は制御ゲートと浮遊ゲートとを有するスタックト・ゲート型のセルトランジスタのアレイを有する。上記スタックト・ゲート型のセルトランジスタは、浮遊ゲートが２層の多結晶シリコン膜からなり、１層目の多結晶シリコン膜に対して自己整合的に素子分離用のトレンチが形成され、１層目の多結晶シリコン膜の上部に２層目の多結晶シリコン膜が形成される。
【００１２】
まず、図１０に示すように、シリコン基板３１上に膜厚が１０ｎｍのトンネル酸化膜（メモリセル用のトンネル酸化膜）３２を形成し、その上に浮遊ゲートの一部となる第１の多結晶シリコン膜３３を形成する。次に、図１１に示すように、第１の多結晶シリコン膜３３、トンネル酸化膜３２及びシリコン基板３１を選択的に順次エッチングして、シリコン基板３１に溝部３４を形成する。この溝部３４は素子分離を行うための浅いトレンチ分離部（ＳＴＩ）となる。また、この溝部３４により、シリコン基板３１は複数の素子領域に分離される。
【００１３】
次に、図１２に示すように、前記溝部３４を素子分離用の絶縁膜３５で埋め込む。さらに、浮遊ゲートの一部となる第２の多結晶シリコン膜３６を形成する。続いて、図１３に示すように、ゲート間絶縁膜３７を介して制御ゲート３８を形成する。
【００１４】
一方、周辺回路部については、図１４に示すように、第１及び第２の多結晶シリコン膜３３、３６を形成した段階で、フォトリソグラフィ工程によりメモリセル部をカバーして保護する。そして、図１５に示すように、周辺回路部における第２の多結晶シリコン膜３６及び第１の多結晶シリコン膜３３を除去し、さらにトンネル酸化膜３２を剥離した後、再度、ゲート酸化、ゲート電極用の多結晶シリコン膜の堆積を行ってゲート酸化膜３７及びゲート電極３８を形成する。
【００１５】
このとき、ゲート電極３８が素子領域のエッジでＳＴＩ領域に落ち込むように形成されると、ＭＯＳトランジスタに寄生トランジスタが発生する。
【００１６】
図１６は、図１５中に丸で囲んだ素子領域のエッジ部Ａを抽出し、拡大して示す断面図である。
【００１７】
ゲート電極３８が素子領域のエッジでＳＴＩ領域に落ち込むと、素子領域の上部側面には、図中の丸印で囲んだ領域Ｂに寄生トランジスタが発生する。そして、この寄生トランジスタが動作すると、サブスレショールド特性にキンク（kink: ねじれ）が発生し、これによってスタンドバイ電流の増加を招く。特に、素子領域エッジの角部が丸まっていないと、電界集中効果も大きくなり、キンク特性が強調される。
【００１８】
これを防止するためには、図１７に示すように、ＳＴＩの形成時に、ＳＴＩ領域を絶縁膜３５で埋め込む前に、素子領域エッジ部Ａの角部を丸め、かつトンネル酸化膜３２にバーズビーク（birds beak）が生じるようないわゆる丸め酸化工程を行うことが有効である。この丸め酸化工程における酸化膜厚を最適化すると、例えば図１８に示すように、ゲート電極３８のＳＴＩ領域への落ち込みの度合いが抑制される。
【００１９】
上記したような丸め酸化工程について、本願出願人は、特願平11-73074号「半導体装置およびその製造方法」により具体例を提案した。これにより、ＳＴＩ素子分離構造を採用したフラッシュＥＥＰＲＯＭにおける周辺回路トランジスタのゲート電圧が低い領域のリーク電流および消費電流を抑制でき、サブスレショールド電流特性がゲート電圧に対して連続的になり、ゲート電圧が低い領域での動作が安定になり、製品の収率を向上させることが可能になった。
【００２０】
しかし、上記提案に係る半導体装置の製造方法においても、周辺トランジスタ領域のトンネル酸化膜３２の剥離工程で素子分離用の絶縁膜３５がエッチングされた部分にゲート電極３８が少し落ち込んだ形状となる
このように周辺トランジスタ領域のＭＯＳトランジスタのゲート電極部の素子分離エッジ部でゲート電極が少し落ち込むと、トランジスタのチャネルの素子分離エッジ部で、電界が集中し、閾値電圧が低下し、サブスレショールド特性にキンクを生じ、消費電流の増加といった問題が生じる。
【００２１】
一方、スタックト・ゲート型のメモリセルトランジスタの浮遊ゲートが２層の多結晶シリコン膜からなり、１層目の多結晶シリコン膜に対して自己整合的に素子分離用のトレンチが形成され、１層目の多結晶シリコン膜の上部に２層目の多結晶シリコン膜が形成されるメモリセルトランジスタのアレイを有する不揮発性半導体記憶装置の製造に際して、前記したような丸め酸化工程を行うと、メモリセル部に問題が生じる場合がある。
【００２２】
即ち、丸め酸化時に、図１３中に示した第１の多結晶シリコン膜３３が酸化されることによってその形状が丸まってしまい、さらに上部には酸化膜３９が形成される。この様子を図１９及び図１９中の丸印で囲んだ領域Ｃを拡大した図２０に示す。
【００２３】
上記のような丸め酸化工程を行うことによって第１の多結晶シリコン膜３３の丸められた部分の上部に酸化膜３９が形成された場合、第２の多結晶シリコン膜３６を形成する前に、第１の多結晶シリコン膜３３の上部及び側面の酸化膜を一定量除去してから第２の多結晶シリコン膜３６を形成する必要がある。そうしないと、後の工程でメモリセルのスタックト・ゲートの垂直エッチングを行う際に、第１の多結晶シリコン膜３３の丸められた部分の上部に存在する酸化膜３９がマスクとなって第１の多結晶シリコン膜３３がフィラメント状（直線状）に残ってしまい、隣接メモリセル間で浮遊ゲートが短絡してしまうという問題を引き起こす。
【００２４】
この様子を示す図２０中、符号３３Ｂで示した第１の多結晶シリコン膜３３の側面の部分は、垂直エッチングを行った際にエッチング残りが発生する箇所を示しており、このエッチング残りの発生箇所が、図中の奥行き方向で隣接する複数のメモリセル間で連続することにより、先の浮遊ゲートの短絡が発生する。
【００２５】
【発明が解決しようとする課題】
本発明は上記の問題点を解決すべくなされたもので、埋め込み素子分離膜形成後に形成した周辺回路トランジスタのゲート電極部の素子分離端部における素子分離溝への落ち込みを最低限に抑え、消費電流の増加を抑制した不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の製造方法は、シリコン半導体基板上に第１のゲート絶縁膜、第１のポリシリコン膜及び、第１のシリコン窒化膜と第１のシリコン酸化膜とからなる積層膜とを順次形成する工程と、前記積層膜を所定のパターン形状を有するように残す工程と、前記積層膜をマスクとして用いて、前記第１のポリシリコン膜、第１のゲート絶縁膜及び前記シリコン半導体基板を順次除去することにより、前記シリコン半導体基板に複数の素子分離用溝を形成し、これらによって前記シリコン半導体基板に複数の素子領域を形成する工程と、前記シリコン半導体基板のセルアレイ領域上が覆われるように第１のフォトレジストを形成する工程と、等方性エッチングにより、周辺回路トランジスタ領域における前記第１のポリシリコン膜の側面を前記シリコン半導体基板の素子分離用溝の側面よりも所定量だけ内側に後退させる第１の後退処理工程と、前記第１のフォトレジストを剥離する工程と、等方性エッチングにより全面を処理し、前記第１のシリコン窒化膜の側面を前記シリコン半導体基板の素子分離用溝の側面よりも所定量だけ内側に後退させる第２の後退処理工程と、酸化を行うことにより、前記各素子領域の上部角部を丸めるとともに前記シリコン半導体基板の露出面及び第１のポリシリコン膜の露出面に酸化膜を形成する酸化工程と、前記素子分離用溝の内部を含む全面に素子分離用絶縁膜を堆積する工程と、研磨を行って、前記積層膜の前記第１のシリコン窒化膜の一部が残るように前記素子分離用絶縁膜、第１のシリコン酸化膜及び第１のシリコン窒化膜を除去する平坦化工程と、前記研磨工程で残った前記第１のシリコン窒化膜を除去する工程と、前記周辺回路トランジスタ領域上を覆うように第２のフォトレジストを形成する工程と、等方性エッチングにより、前記第１のポリシリコン膜上の前記素子分離用絶縁膜を除去する工程と、前記第２のフォトレジストを剥離する工程と、全面に第２のポリシリコン膜を形成する工程と、前記第２のポリシリコン膜をパターニングして、第２のポリシリコン膜を前記セルアレイ領域上の前記第１のポリシリコン膜毎に分離させる工程と、全面に第２のゲート絶縁膜を形成する工程と、前記周辺回路トランジスタ領域上の前記第２のゲート絶縁膜、第２のポリシリコン膜、その下部の前記第１のポリシリコン膜及び前記第１のゲート絶縁膜を除去する除去工程と、前記周辺回路トランジスタ領域の前記各素子領域上に第３のゲート絶縁膜を形成する工程と、全面に第３のポリシリコン膜を形成する工程とを具備することを特徴する。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２９】
＜第１実施例＞
図１乃至図 は、本発明の不揮発性半導体記憶装置の第１の実施の形態に係るＮＯＲ型フラッシュＥＥＰＲＯＭの製造工程の一部を示している。
【００３０】
このＮＯＲ型フラッシュＥＥＰＲＯＭは、メモリセルトランジスタのゲート絶縁膜（トンネル酸化膜）、ゲート電極を形成した後に埋め込み素子分離領域を形成したセルアレイ領域と、埋め込み素子分離領域を形成した後に、周辺回路トランジスタのゲート絶縁膜、ゲート電極を形成した周辺トランジスタ領域とを具備する。
【００３１】
まず、図１に示すように、半導体基板（シリコン基板）101 に対して、そのセルアレイ領域及び周辺トランジスタ領域に形成しようとするトランジスタの閾値がそれぞれ所望の値になるように不純物を導入する。次に、メモリセルトランジスタのゲート絶縁膜（シリコン酸化膜）102 を形成した後、不純物としてリンが導入されたポリシリコン103 をＣＶＤ(Chemical Vapor Deposition) 法により形成する。次に、第１のシリコン窒化膜104 及び第１のシリコン酸化膜105 をそれぞれＣＶＤ法により形成し、第１のシリコン窒化膜104 及び第１のシリコン酸化膜105 が積層された積層膜（第１の積層膜）する。
【００３２】
次に、フォトリソグラフィ技術を用いて、前記第１の積層膜105 、104 に素子領域パターンを転写する。即ち、フォトレジスト（図示せず）を塗布し、素子領域パターンをフォトレジストに転写し、素子領域上はフォトレジストでマスクし、素子分離領域上はフォトレジストを開口する。
【００３３】
そして、前記フォトレジストをマスクとするＲＩＥ(Reactive Ion Etching) により異方性エッチングを行うことにより、前記シリコン酸化膜105 及びシリコン窒化膜104 に素子領域パターンを転写する。その後、前記フォトレジストを剥離する。
【００３４】
次に、図２に示すように、素子領域パターンが転写されたシリコン酸化膜105 をマスクとするＲＩＥにより異方性エッチングを行い、素子分離領域となる部分のポリシリコン103 、ゲート絶縁膜102 、半導体基板101 を除去して浅いシリコン基板の溝を形成する。
【００３５】
次に、図３に示すように、フォトリソグラフィ技術を用いて、セルアレイ領域パターンをフォトレジスト112 に転写し、セルアレイ領域上はフォトレジストで覆い、周辺トランジスタ領域上はフォトレジストを開口する。
【００３６】
次に、等方性エッチング、例えば希ＨＦ液にＯ3 を入れた処理液を用いる処理（以後、HF/O3 処理という）を行うことにより、Ｏ3 によりシリコン酸化膜102 、105 を酸化しつつ、希ＨＦ液によりシリコン酸化膜102 、105 をエッチングしてその角部を丸める。
【００３７】
また、前記HF/O3 処理によるシリコンのエッチングレートに差があり、前記ポリシリコン膜103 がシリコン基板101 よりも多くエッチングされ、ポリシリコン膜103 の端部が素子領域端101 より内側になり、後退処理（いわゆるプルバック処理）が行われる。
【００３８】
この際、後で実施される酸化工程を経た後のシリコン基板101 の素子領域端からポリシリコン膜103 の端部までの距離が、さらに後述するように実施される周辺トランジスタ領域でのゲート絶縁膜ウエットエッチング工程における酸化膜のエッチング量以上になるようにHF/O3 処理を行う。
【００３９】
換言すれば、前記後退処理工程において前記第１のポリシリコン膜103 の側面を後退させる処理は、後で実施される前記酸化工程で前記第１のポリシリコン膜103 の側面に形成される酸化膜と第１のポリシリコン膜103 との界面および前記シリコン基板101 の素子分離用溝の側面に形成される酸化膜とシリコン基板101 の素子分離用溝の側面との界面の位置の差が、さらに後で実施される前記ゲート絶縁膜除去工程における前記酸化膜のエッチング量以上になるように行う。
【００４０】
この後、前記フォトレジスト112 を剥離する。
【００４１】
次に、図４に示すように、ウエットエッチングによりシリコン窒化膜104 をエッチングするが、この際、熱リン酸処理を用いると、シリコン窒化膜104 のエッチング速度が速くて制御が難しいので、希ＨＦ液にグリセロール（Glycerol）を入れた処理液を用いたウエットエッチング（以後、HF/Glycerol 処理という）を行う。この際、シリコン窒化膜104 のエッチング量は、前記HF/O3 処理によってエッチングされた第１のポリシリコン膜103 に後で実施される酸化工程で形成される端部の位置より内側にシリコン窒化膜104 の端部が位置する程度にする。これにより、シリコン窒化膜104 はシリコン基板101 の素子領域端から後退する。
【００４２】
もしも、上記シリコン窒化膜104 をシリコン基板101 の素子領域端から後退させない場合は、後で実施される工程で素子分離用の絶縁膜を形成する際に、シリコン窒化膜104 が第１のポリシリコン膜103 に対してひさし状になり、素子分離絶縁膜の被覆性からシリコン窒化膜104 のひさしの下の第１のポリシリコン膜103 の側面に素子分離絶縁膜が十分に形成されないといった問題が生じる。
【００４３】
次に、例えば、900 ℃〜1000℃の温度、酸素濃度が10% の雰囲気で酸化を行うことにより、図５に示すように、前記シリコン基板101 の溝の表面を酸化して第２のシリコン酸化膜106 を形成する。この時、周辺トランジスタ領域においては、シリコン基板101 の素子領域端部とその上の第１のポリシリコン膜103 との間の部分は、酸化剤が供給されて酸化が進行するので、いわゆるバーズビーク(birds beak)が形成されると共に素子領域端部が丸みを持つ形状となる。
【００４４】
この時、前記ポリシリコン膜103 の側面に形成された第２のシリコン酸化膜106 は、シリコン基板101 の素子領域端よりも内側にあり、その素子領域端からの距離は前記HF/O3 処理によって最適化されている。
【００４５】
次に、図６に示すように、素子分離用の絶縁膜（酸化膜）107 、例えばLP-TEOS(Low Pressure Tetra-Ethyl-Oxide- Silicon または Low Pressure Tetraethylorthosilicate)をＣＶＤ法より形成する。
【００４６】
次に、化学的機械研磨（Chemical Mechanical Polish；ＣＭＰ) により前記絶縁膜107 を研磨して平坦化を行い、素子領域上にあるシリコン窒化膜104 間で前記絶縁膜107 の研磨が終了するように研磨を行う。次に、熱リン酸により前記シリコン窒化膜104 を剥離することによって素子分離領域を形成する。
【００４７】
次に、フォトリソグラフィ技術を用いて、周辺トランジスタ領域パターンをフォトレジストに転写し、周辺トランジスタ領域上はフォトレジストで覆い、セルアレイ領域上はフォトレジストを開口する。
【００４８】
そして、等方性エッチング（例えばNH4 F 等を用いたウエットエッチング）を行い、セルアレイ領域の第１のポリシリコン膜103 上にあるひさし状の素子分離用の絶縁膜107 を除去した後、前記フォトレジストを剥離する。
【００４９】
もしも、上記したようにひさし状の絶縁膜107 を除去することなく、次の工程で後述するような第２のポリシリコン膜108 を積み増した場合には、最終的にセルアレイ領域のゲートを形成する際にひさし状の絶縁膜107 がマスク材として残り、ひさし状の絶縁膜107 の下の第１のポリシリコン膜103 が残り、結果として浮遊ゲートのメモリセル間での短絡するという問題が生じることは前述した。
【００５０】
次に、セルトランジスタの制御ゲートと浮遊ゲートとの間との十分な容量カップリングを確保するために、浮遊ゲート用の第１のポリシリコン膜103 の上面に第２の不純物としてリンが導入された第２のポリシリコン膜108 を直接接続するように形成するとともに、この第２のポリシリコン膜108 を素子分離領域上に張り出させる。
【００５１】
次に、浮遊ゲート用のポリシリコン膜108 をセルトランジスタ毎に分離するため、フォトリソグラフィ技術を用いて素子分離絶縁膜上のフォトレジストにスリット領域パターンを転写し、このパターンをマスクとしてＲＩＥによる異方性エッチングを行う。これにより、素子分離絶縁膜上でセルアレイ領域のポリシリコン膜108 にスリットを形成してセルトランジスタ毎に分離した後、前記フォトレジストを剥離する。
【００５２】
次に、シリコン酸化膜・シリコン窒化膜・シリコン酸化膜が積層された積層膜（第２の積層膜）からなるＯＮＯ膜109 を基板面上に形成する。
【００５３】
次に、図７に示すように、フォトリソグラフィ技術を用いて、セルアレイ領域上はフォトレジスト113 で覆い、周辺トランジスタ領域上はフォトレジストを開口する。そして、ＲＩＥにより異方性エッチングを行うことにより周辺トランジスタ領域のＯＮＯ膜109 を剥離し、さらに、化学ドライエッチング（Chemical Dry Etching；ＣＤＥ）を行うことにより周辺トランジスタ領域のポリシリコン膜108,103 を剥離する。
【００５４】
さらに、NH4 F 等を用いたウエットエッチングを行うことにより周辺トランジスタ領域のゲート絶縁膜102 を剥離する。この際、素子分離用の絶縁膜（酸化膜）106,107 も一部エッチングされるが、このウエットエッチング工程による酸化膜106,107 のエッチング量程度を見込んで、前述したように予め絶縁膜106,107 が素子領域端から内側に存在するように形成している。したがって、絶縁膜106,107 は、素子領域端まで後退するだけであり、シリコン基板端で落ち込むといった問題を回避できる。
【００５５】
次に、前記フォトレジスト113 を剥離した後に、図８に示すように、周辺回路トランジスタのゲート酸化膜110 を形成する。この場合、前記したように周辺トランジスタ領域のゲート絶縁膜102 をエッチングする際に絶縁膜106,107 がシリコン基板端で落ち込むといった問題を回避しているので、ゲート酸化膜110 が素子分離端部で落ち込むことはない。
【００５６】
そして、前記セルアレイ領域上のフォトレジスト113 を剥離した後、周辺トランジスタ領域のトランジスタのゲート電極およびセルアレイ領域の制御ゲートを形成するために、不純物としてリンが導入された第３のポリシリコン膜111 を全面に形成する。
【００５７】
次に、フォトリソグラフィ技術を用いて、セルアレイ領域のゲートパターンをフォトレジストに転写し、ＲＩＥによる異方性エッチングを行うことにより、前記ポリシリコン膜111 、ＯＮＯ膜109 、ポリシリコン膜108,103 にゲートパターンを転写する。これにより、セルトランジスタの制御ゲート用のポリシリコン膜111 と、浮遊ゲート用のポリシリコン膜108,103 が二層に積層されたゲート電極が形成されることになる。
【００５８】
次に、前記フォトレジストを剥離した後、新たにフォトリソグラフィ技術を用いて、周辺トランジスタ領域のゲートパターンをフォトレジストに転写し、ＲＩＥによる異方性エッチングを行うことにより、前記ポリシリコン膜111 に周辺回路トランジスタのゲートパターンを転写する。これにより、図９に示すように、周辺回路トランジスタのゲート電極111 が形成されることになる。
【００５９】
この場合、前述したように周辺トランジスタ領域のゲート絶縁膜102 をエッチングする際に絶縁膜106,107 がシリコン基板端で落ち込むといった問題を回避しているので、周辺回路トランジスタのゲート電極111 の素子分離端部が落ち込むことはなく、周辺回路トランジスタのゲート電極111 の素子分離端部はゲート電極中央部と水平に位置している。この後、前記フォトレジスト113 を剥離する。
【００６０】
次に、セルアレイ領域及び周辺トランジスタ領域のトランジスタのソース・ドレイン（図示せず）の拡散層となる不純物をシリコン基板101 選択的に導入し、さらに、層間絶縁膜（図示せず）としてボロン・リン・シリケートガラス（Boron doped Phospho-Silicate Glass；ＢＰＳＧ）膜またはリン・シリケートガラス（Phospho-Silicate Glass；ＰＳＧ）膜を被覆する。そして、フォトリソグラフィ技術を用いて、電極取り出し用のコンタクトホールのパターンをフォトレジストに転写し、ＲＩＥによる異方性エッチングを行うことにより、前記層間絶縁膜にコンタクトホール（図示せず）を開口する。この後、前記フォトレジストを剥離する。
【００６１】
次に、スパッタリング法を用いてＡｌ（アルミ）配線膜（図示せず）を全面に堆積させた後、フォトリソグラフィ技術を用いて配線パターンをフォトレジストに転写し、ＲＩＥによる異方性エッチングを行ってＡｌ配線を形成した後、前記フォトレジストを剥離する。
【００６２】
次に、前記Ａｌ配線上に保護膜（図示せず）として、ＰＳＧ膜を堆積し、さらにプラズマＣＶＤ（Plasma Enhanced Chemical Vapor Deposition ；ＰＥ−ＣＶＤ）によりシリコン窒化膜を堆積する。そして、フォトリソグラフィ技術を用いて、ボンディング用パッドのパターンをフォトレジストに転写し、ボンディング用パッド（図示せず）上の前記保護膜をエッチングにより除去した後、前記フォトレジストを剥離し、ウエハとして完成する。
【００６３】
即ち、上記した製造工程では、セルトランジスタ工程で形成されたゲート絶縁膜（トンネル酸化膜）102 を周辺トランジスタ領域のゲート酸化膜110 の形成前にウエットエッチングする際、素子分離用の絶縁膜（酸化膜）106,107 も一部がウエットエッチングされる。しかし、この絶縁膜（酸化膜）106,107 は、そのウエットエッチング量程度に見合うだけ素子領域端から内側に入り込むように予め形成されているので、素子領域端まで後退するだけであり、シリコン基板端の一部が落ち込むといった問題を回避できる。
【００６４】
このため、素子分離膜形成後に形成される周辺回路トランジスタのゲート電極は、素子分離端部で落ち込むことが防止され、周辺回路トランジスタのチャネルの素子分離端部で電界が集中して閾値電圧が低下するという問題を回避でき、ひいては、周辺回路トランジスタのリーク電流が抑制され、周辺回路トランジスタのサブスレショールド電流特性が改善されるので、製品の消費電力を下げ、収率を上げることが可能となる。
【００６５】
また、前記した製造工程においては、セルトランジスタの浮遊ゲートを第１の多結晶シリコン膜103 及びその上の第２の多結晶シリコン膜108 で形成する際に、第１の多結晶シリコン膜103 の酸化工程が加わったとしても、異方性エッチングによるスタックト・ゲートの加工時に、第１の多結晶シリコン膜103 のエッチング残りの発生を防止でき、メモリセル間での浮遊ゲートの短絡を防止することが可能になった。
【００６６】
なお、前記したようにスタックト・ゲートの加工時に第１の多結晶シリコン膜103 のエッチング残りを防止する点について、本願出願人は、特願平11-121688 号「不揮発性半導体記憶装置の製造方法」により具体例を提案している。
【００６７】
また、本発明の不揮発性半導体記憶装置は、前記実施例のフラッシュＥＥＰＲＯＭに限らず、メモリセルトランジスタが複数個形成され、前記メモリセルトランジスタの素子領域が埋め込み素子分離領域により絶縁分離されたセルアレイ領域と、メモリセルアレイの周辺回路トランジスタが複数個形成され、前記周辺回路トランジスタの素子領域が埋め込み素子分離領域により絶縁分離された周辺トランジスタ領域とを具備する不揮発性半導体記憶装置に適用可能である。
【００６８】
この場合、本発明においては、前記周辺回路トランジスタのゲート電極の素子分離端部がゲート電極中央部と水平に位置していることを特徴とするものである。また、メモリセルトランジスタのゲート電極部の素子分離端部もそのゲート電極中央部と水平に位置している。
【００６９】
また、本発明の不揮発性半導体記憶装置の製造方法は、前記実施例のフラッシュＥＥＰＲＯＭに限らず、ゲート絶縁膜の一部を素子分離形成工程の前に形成し、ゲート絶縁膜の残りを素子分離形成工程の後に形成する不揮発性半導体記憶装置の製造に際して適用可能である。
【００７０】
【発明の効果】
上述したように本発明の不揮発性半導体記憶装置の製造方法によれば、素子分離膜形成後に形成される周辺回路トランジスタのゲート電極部の素子分離エッジ部でゲート電極が落ち込む問題を回避することにより、周辺回路トランジスタのゲート電圧が低い領域のリーク電流および消費電流を抑制でき、サブスレショールド電流特性がゲート電圧に対して連続的になり、ゲート電圧が低い領域でのトランジスタの動作が安定になり、製品の収率を向上させることが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るＮＯＲ型フラッシュＥＥＰＲＯＭの製造方法におけるメモリセル部の製造工程を示す断面図。
【図２】図１に続くメモリセル部の製造工程を示す断面図。
【図３】図２に続くメモリセル部の製造工程を示す断面図。
【図４】図３に続くメモリセル部の製造工程を示す断面図。
【図５】図４に続くメモリセル部の製造工程を示す断面図。
【図６】図５に続くメモリセル部の製造工程を示す断面図。
【図７】図６に続くメモリセル部の製造工程を示す断面図。
【図８】図７に続くメモリセル部の製造工程を示す断面図。
【図９】図８に続く工程に形成された周辺回路トランジスタのゲート電極を示す断面図。
【図１０】従来の埋め込み素子分離を用いたフラッシュＥＥＰＲＯＭのメモリセル部の製造工程の一部を示す断面図。
【図１１】図１０に続くメモリセル部の製造工程を示す断面図。
【図１２】図１１に続くメモリセル部の製造工程を示す断面図。
【図１３】図１２に続くメモリセル部の製造工程を示す断面図。
【図１４】従来の製造方法における周辺回路部の製造工程を示す断面図。
【図１５】図１４に続く周辺回路部の製造工程を示す断面図。
【図１６】図１５中に○で示した部分を抽出し、拡大して示す断面図。
【図１７】従来の他の方法によるメモリセル部の製造工程を示す断面図。
【図１８】従来の他の方法による周辺回路部の製造工程を示す断面図。
【図１９】従来の他の方法の問題点を説明するための断面図。
【図２０】図１９の一部を抽出し、拡大して示す断面図。
【符号の説明】
１０１…半導体基板（シリコン基板）、
１０２…トンネル酸化膜、
１０３、１０８…リンドープされたポリシリコン、
１０４…窒化膜
１０５…酸化膜、
１０６…酸化膜、
１０７…埋め込み絶縁膜、
１０９…ＯＮＯ絶縁膜、
１１０…周辺回路トランジスタのゲート酸化膜、
１１１…セルトランジスタの制御ゲート、周辺回路トランジスタのゲート電極。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に係り、特に埋め込み素子分離領域により絶縁分離された素子領域に形成されたゲート電極の端部の形状およびその制御方法に関するもので、例えばＮＯＲ型フラッシュＥＥＰＲＯＭなどの一括消去型の不揮発性半導体メモリ、メモリ混載ロジック集積回路などに適用されるものである。
【０００２】
【従来の技術】
埋め込み素子分離領域により絶縁分離された素子領域を有する半導体記憶装置、例えばフラッシュＥＥＰＲＯＭにおいては、セルアレイ領域と周辺トランジスタ領域とは、それぞれの領域のＭＯＳトランジスタの性能を最適化するために、それぞれの領域で膜厚の異なるゲート酸化膜を用いている。
【０００３】
このように埋め込み素子分離領域により絶縁分離された素子領域を有する半導体記憶装置の製造に際して、異なる膜厚のゲート酸化膜を付け分ける場合（例えば２つの膜厚のゲート酸化膜を付け分ける場合）、一般的には、基板上を全面的に酸化して第１の膜厚のゲート酸化膜を一旦形成し、次に、第２の膜厚のゲート酸化膜を形成したい領域の第１のゲート酸化膜を剥離し、かつ第１のゲート酸化膜を形成する領域は酸化種が供給されないようにした後、第２の膜厚のゲート酸化膜を形成する。
【０００４】
このように異なる膜厚のゲート酸化膜を形成する方法を素子分離形成工程との関係で考えた場合、多種考えられるが、例えばフラッシュＥＥＰＲＯＭにおいては、一部のゲート酸化膜は素子分離形成工程の前に形成し、残りのゲート酸化膜を素子分離形成工程の後に形成する方法が用いられている。
【０００５】
一方、フラッシュＥＥＰＲＯＭを代表とする、制御ゲートと浮遊ゲートの２層ゲート構造（スタックト・ゲート）を有する不揮発性半導体記憶装置では、素子分離を浅い溝型素子分離（Shallow Trench Isolation、略してＳＴＩ）で行う場合に、素子領域（Active area ）のＳＴＩに接するエッジで、浮遊ゲートが分離領域に落ち込むと、このエッジでの電界集中によるメモリセル特性、特に書込みや消去に用いるトンネル電流量のばらつきが発生する。
【０００６】
このトンネル電流量のばらつきを抑制するために、メモリセルのトンネル酸化膜、浮遊ゲート用の第１の多結晶シリコン膜を形成した後に、ＳＴＩ領域を形成して浮遊ゲートと素子領域とをそれぞれの端部の位置が一致するように自己整合的に形成する方法が用いられる。
【０００７】
また、制御ゲートと浮遊ゲートとの間の十分な容量カップリングを確保するために、浮遊ゲート用の第１の多結晶シリコン膜の上に第２の多結晶シリコン膜を直接接続するように形成し、さらにこの第２の多結晶シリコン膜をＳＴＩ素子分離領域上に張り出させる方法が用いられる。
【０００８】
これらについては、例えばK.Shimizu 他による「 A Novel High-Density 5F2 NAND STI Cell Technology Suitable for 256Mbit and 1Gbit Flash Memories」international ELECTRON DEVICES meeting 1997, WASHINGTON, DC DECEMBER 7-10, 1997, IEDM Technical Digest Paper pp271-274に開示されている。
【０００９】
次に、上記文献に開示されている不揮発性メモリの製造工程について、図１０乃至図１５を参照しながら説明する。
【００１０】
この製造方法は、メモリセル部と周辺回路部とを有するフラッシュメモリの場合であり、図１０から図１３はメモリセル部の製造工程を示し、図１４及び図１５は周辺回路部の製造工程を示している。
【００１１】
なお、メモリセル部は制御ゲートと浮遊ゲートとを有するスタックト・ゲート型のセルトランジスタのアレイを有する。上記スタックト・ゲート型のセルトランジスタは、浮遊ゲートが２層の多結晶シリコン膜からなり、１層目の多結晶シリコン膜に対して自己整合的に素子分離用のトレンチが形成され、１層目の多結晶シリコン膜の上部に２層目の多結晶シリコン膜が形成される。
【００１２】
まず、図１０に示すように、シリコン基板３１上に膜厚が１０ｎｍのトンネル酸化膜（メモリセル用のトンネル酸化膜）３２を形成し、その上に浮遊ゲートの一部となる第１の多結晶シリコン膜３３を形成する。次に、図１１に示すように、第１の多結晶シリコン膜３３、トンネル酸化膜３２及びシリコン基板３１を選択的に順次エッチングして、シリコン基板３１に溝部３４を形成する。この溝部３４は素子分離を行うための浅いトレンチ分離部（ＳＴＩ）となる。また、この溝部３４により、シリコン基板３１は複数の素子領域に分離される。
【００１３】
次に、図１２に示すように、前記溝部３４を素子分離用の絶縁膜３５で埋め込む。さらに、浮遊ゲートの一部となる第２の多結晶シリコン膜３６を形成する。続いて、図１３に示すように、ゲート間絶縁膜３７を介して制御ゲート３８を形成する。
【００１４】
一方、周辺回路部については、図１４に示すように、第１及び第２の多結晶シリコン膜３３、３６を形成した段階で、フォトリソグラフィ工程によりメモリセル部をカバーして保護する。そして、図１５に示すように、周辺回路部における第２の多結晶シリコン膜３６及び第１の多結晶シリコン膜３３を除去し、さらにトンネル酸化膜３２を剥離した後、再度、ゲート酸化、ゲート電極用の多結晶シリコン膜の堆積を行ってゲート酸化膜３７及びゲート電極３８を形成する。
【００１５】
このとき、ゲート電極３８が素子領域のエッジでＳＴＩ領域に落ち込むように形成されると、ＭＯＳトランジスタに寄生トランジスタが発生する。
【００１６】
図１６は、図１５中に丸で囲んだ素子領域のエッジ部Ａを抽出し、拡大して示す断面図である。
【００１７】
ゲート電極３８が素子領域のエッジでＳＴＩ領域に落ち込むと、素子領域の上部側面には、図中の丸印で囲んだ領域Ｂに寄生トランジスタが発生する。そして、この寄生トランジスタが動作すると、サブスレショールド特性にキンク（kink: ねじれ）が発生し、これによってスタンドバイ電流の増加を招く。特に、素子領域エッジの角部が丸まっていないと、電界集中効果も大きくなり、キンク特性が強調される。
【００１８】
これを防止するためには、図１７に示すように、ＳＴＩの形成時に、ＳＴＩ領域を絶縁膜３５で埋め込む前に、素子領域エッジ部Ａの角部を丸め、かつトンネル酸化膜３２にバーズビーク（birds beak）が生じるようないわゆる丸め酸化工程を行うことが有効である。この丸め酸化工程における酸化膜厚を最適化すると、例えば図１８に示すように、ゲート電極３８のＳＴＩ領域への落ち込みの度合いが抑制される。
【００１９】
上記したような丸め酸化工程について、本願出願人は、特願平11-73074号「半導体装置およびその製造方法」により具体例を提案した。これにより、ＳＴＩ素子分離構造を採用したフラッシュＥＥＰＲＯＭにおける周辺回路トランジスタのゲート電圧が低い領域のリーク電流および消費電流を抑制でき、サブスレショールド電流特性がゲート電圧に対して連続的になり、ゲート電圧が低い領域での動作が安定になり、製品の収率を向上させることが可能になった。
【００２０】
しかし、上記提案に係る半導体装置の製造方法においても、周辺トランジスタ領域のトンネル酸化膜３２の剥離工程で素子分離用の絶縁膜３５がエッチングされた部分にゲート電極３８が少し落ち込んだ形状となる
このように周辺トランジスタ領域のＭＯＳトランジスタのゲート電極部の素子分離エッジ部でゲート電極が少し落ち込むと、トランジスタのチャネルの素子分離エッジ部で、電界が集中し、閾値電圧が低下し、サブスレショールド特性にキンクを生じ、消費電流の増加といった問題が生じる。
【００２１】
一方、スタックト・ゲート型のメモリセルトランジスタの浮遊ゲートが２層の多結晶シリコン膜からなり、１層目の多結晶シリコン膜に対して自己整合的に素子分離用のトレンチが形成され、１層目の多結晶シリコン膜の上部に２層目の多結晶シリコン膜が形成されるメモリセルトランジスタのアレイを有する不揮発性半導体記憶装置の製造に際して、前記したような丸め酸化工程を行うと、メモリセル部に問題が生じる場合がある。
【００２２】
即ち、丸め酸化時に、図１３中に示した第１の多結晶シリコン膜３３が酸化されることによってその形状が丸まってしまい、さらに上部には酸化膜３９が形成される。この様子を図１９及び図１９中の丸印で囲んだ領域Ｃを拡大した図２０に示す。
【００２３】
上記のような丸め酸化工程を行うことによって第１の多結晶シリコン膜３３の丸められた部分の上部に酸化膜３９が形成された場合、第２の多結晶シリコン膜３６を形成する前に、第１の多結晶シリコン膜３３の上部及び側面の酸化膜を一定量除去してから第２の多結晶シリコン膜３６を形成する必要がある。そうしないと、後の工程でメモリセルのスタックト・ゲートの垂直エッチングを行う際に、第１の多結晶シリコン膜３３の丸められた部分の上部に存在する酸化膜３９がマスクとなって第１の多結晶シリコン膜３３がフィラメント状（直線状）に残ってしまい、隣接メモリセル間で浮遊ゲートが短絡してしまうという問題を引き起こす。
【００２４】
この様子を示す図２０中、符号３３Ｂで示した第１の多結晶シリコン膜３３の側面の部分は、垂直エッチングを行った際にエッチング残りが発生する箇所を示しており、このエッチング残りの発生箇所が、図中の奥行き方向で隣接する複数のメモリセル間で連続することにより、先の浮遊ゲートの短絡が発生する。
【００２５】
【発明が解決しようとする課題】
本発明は上記の問題点を解決すべくなされたもので、埋め込み素子分離膜形成後に形成した周辺回路トランジスタのゲート電極部の素子分離端部における素子分離溝への落ち込みを最低限に抑え、消費電流の増加を抑制した不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の製造方法は、シリコン半導体基板上に第１のゲート絶縁膜、第１のポリシリコン膜及び、第１のシリコン窒化膜と第１のシリコン酸化膜とからなる積層膜とを順次形成する工程と、前記積層膜を所定のパターン形状を有するように残す工程と、前記積層膜をマスクとして用いて、前記第１のポリシリコン膜、第１のゲート絶縁膜及び前記シリコン半導体基板を順次除去することにより、前記シリコン半導体基板に複数の素子分離用溝を形成し、これらによって前記シリコン半導体基板に複数の素子領域を形成する工程と、前記シリコン半導体基板のセルアレイ領域上が覆われるように第１のフォトレジストを形成する工程と、等方性エッチングにより、周辺回路トランジスタ領域における前記第１のポリシリコン膜の側面を前記シリコン半導体基板の素子分離用溝の側面よりも所定量だけ内側に後退させる第１の後退処理工程と、前記第１のフォトレジストを剥離する工程と、等方性エッチングにより全面を処理し、前記第１のシリコン窒化膜の側面を前記シリコン半導体基板の素子分離用溝の側面よりも所定量だけ内側に後退させる第２の後退処理工程と、酸化を行うことにより、前記各素子領域の上部角部を丸めるとともに前記シリコン半導体基板の露出面及び第１のポリシリコン膜の露出面に酸化膜を形成する酸化工程と、前記素子分離用溝の内部を含む全面に素子分離用絶縁膜を堆積する工程と、研磨を行って、前記積層膜の前記第１のシリコン窒化膜の一部が残るように前記素子分離用絶縁膜、第１のシリコン酸化膜及び第１のシリコン窒化膜を除去する平坦化工程と、前記研磨工程で残った前記第１のシリコン窒化膜を除去する工程と、前記周辺回路トランジスタ領域上を覆うように第２のフォトレジストを形成する工程と、等方性エッチングにより、前記第１のポリシリコン膜上の前記素子分離用絶縁膜を除去する工程と、前記第２のフォトレジストを剥離する工程と、全面に第２のポリシリコン膜を形成する工程と、前記第２のポリシリコン膜をパターニングして、第２のポリシリコン膜を前記セルアレイ領域上の前記第１のポリシリコン膜毎に分離させる工程と、全面に第２のゲート絶縁膜を形成する工程と、前記周辺回路トランジスタ領域上の前記第２のゲート絶縁膜、第２のポリシリコン膜、その下部の前記第１のポリシリコン膜及び前記第１のゲート絶縁膜を除去する除去工程と、前記周辺回路トランジスタ領域の前記各素子領域上に第３のゲート絶縁膜を形成する工程と、全面に第３のポリシリコン膜を形成する工程とを具備することを特徴する。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２９】
＜第１実施例＞
図１乃至図 は、本発明の不揮発性半導体記憶装置の第１の実施の形態に係るＮＯＲ型フラッシュＥＥＰＲＯＭの製造工程の一部を示している。
【００３０】
このＮＯＲ型フラッシュＥＥＰＲＯＭは、メモリセルトランジスタのゲート絶縁膜（トンネル酸化膜）、ゲート電極を形成した後に埋め込み素子分離領域を形成したセルアレイ領域と、埋め込み素子分離領域を形成した後に、周辺回路トランジスタのゲート絶縁膜、ゲート電極を形成した周辺トランジスタ領域とを具備する。
【００３１】
まず、図１に示すように、半導体基板（シリコン基板）101 に対して、そのセルアレイ領域及び周辺トランジスタ領域に形成しようとするトランジスタの閾値がそれぞれ所望の値になるように不純物を導入する。次に、メモリセルトランジスタのゲート絶縁膜（シリコン酸化膜）102 を形成した後、不純物としてリンが導入されたポリシリコン103 をＣＶＤ(Chemical Vapor Deposition) 法により形成する。次に、第１のシリコン窒化膜104 及び第１のシリコン酸化膜105 をそれぞれＣＶＤ法により形成し、第１のシリコン窒化膜104 及び第１のシリコン酸化膜105 が積層された積層膜（第１の積層膜）する。
【００３２】
次に、フォトリソグラフィ技術を用いて、前記第１の積層膜105 、104 に素子領域パターンを転写する。即ち、フォトレジスト（図示せず）を塗布し、素子領域パターンをフォトレジストに転写し、素子領域上はフォトレジストでマスクし、素子分離領域上はフォトレジストを開口する。
【００３３】
そして、前記フォトレジストをマスクとするＲＩＥ(Reactive Ion Etching) により異方性エッチングを行うことにより、前記シリコン酸化膜105 及びシリコン窒化膜104 に素子領域パターンを転写する。その後、前記フォトレジストを剥離する。
【００３４】
次に、図２に示すように、素子領域パターンが転写されたシリコン酸化膜105 をマスクとするＲＩＥにより異方性エッチングを行い、素子分離領域となる部分のポリシリコン103 、ゲート絶縁膜102 、半導体基板101 を除去して浅いシリコン基板の溝を形成する。
【００３５】
次に、図３に示すように、フォトリソグラフィ技術を用いて、セルアレイ領域パターンをフォトレジスト112 に転写し、セルアレイ領域上はフォトレジストで覆い、周辺トランジスタ領域上はフォトレジストを開口する。
【００３６】
次に、等方性エッチング、例えば希ＨＦ液にＯ3 を入れた処理液を用いる処理（以後、HF/O3 処理という）を行うことにより、Ｏ3 によりシリコン酸化膜102 、105 を酸化しつつ、希ＨＦ液によりシリコン酸化膜102 、105 をエッチングしてその角部を丸める。
【００３７】
また、前記HF/O3 処理によるシリコンのエッチングレートに差があり、前記ポリシリコン膜103 がシリコン基板101 よりも多くエッチングされ、ポリシリコン膜103 の端部が素子領域端101 より内側になり、後退処理（いわゆるプルバック処理）が行われる。
【００３８】
この際、後で実施される酸化工程を経た後のシリコン基板101 の素子領域端からポリシリコン膜103 の端部までの距離が、さらに後述するように実施される周辺トランジスタ領域でのゲート絶縁膜ウエットエッチング工程における酸化膜のエッチング量以上になるようにHF/O3 処理を行う。
【００３９】
換言すれば、前記後退処理工程において前記第１のポリシリコン膜103 の側面を後退させる処理は、後で実施される前記酸化工程で前記第１のポリシリコン膜103 の側面に形成される酸化膜と第１のポリシリコン膜103 との界面および前記シリコン基板101 の素子分離用溝の側面に形成される酸化膜とシリコン基板101 の素子分離用溝の側面との界面の位置の差が、さらに後で実施される前記ゲート絶縁膜除去工程における前記酸化膜のエッチング量以上になるように行う。
【００４０】
この後、前記フォトレジスト112 を剥離する。
【００４１】
次に、図４に示すように、ウエットエッチングによりシリコン窒化膜104 をエッチングするが、この際、熱リン酸処理を用いると、シリコン窒化膜104 のエッチング速度が速くて制御が難しいので、希ＨＦ液にグリセロール（Glycerol）を入れた処理液を用いたウエットエッチング（以後、HF/Glycerol 処理という）を行う。この際、シリコン窒化膜104 のエッチング量は、前記HF/O3 処理によってエッチングされた第１のポリシリコン膜103 に後で実施される酸化工程で形成される端部の位置より内側にシリコン窒化膜104 の端部が位置する程度にする。これにより、シリコン窒化膜104 はシリコン基板101 の素子領域端から後退する。
【００４２】
もしも、上記シリコン窒化膜104 をシリコン基板101 の素子領域端から後退させない場合は、後で実施される工程で素子分離用の絶縁膜を形成する際に、シリコン窒化膜104 が第１のポリシリコン膜103 に対してひさし状になり、素子分離絶縁膜の被覆性からシリコン窒化膜104 のひさしの下の第１のポリシリコン膜103 の側面に素子分離絶縁膜が十分に形成されないといった問題が生じる。
【００４３】
次に、例えば、900 ℃〜1000℃の温度、酸素濃度が10% の雰囲気で酸化を行うことにより、図５に示すように、前記シリコン基板101 の溝の表面を酸化して第２のシリコン酸化膜106 を形成する。この時、周辺トランジスタ領域においては、シリコン基板101 の素子領域端部とその上の第１のポリシリコン膜103 との間の部分は、酸化剤が供給されて酸化が進行するので、いわゆるバーズビーク(birds beak)が形成されると共に素子領域端部が丸みを持つ形状となる。
【００４４】
この時、前記ポリシリコン膜103 の側面に形成された第２のシリコン酸化膜106 は、シリコン基板101 の素子領域端よりも内側にあり、その素子領域端からの距離は前記HF/O3 処理によって最適化されている。
【００４５】
次に、図６に示すように、素子分離用の絶縁膜（酸化膜）107 、例えばLP-TEOS(Low Pressure Tetra-Ethyl-Oxide- Silicon または Low Pressure Tetraethylorthosilicate)をＣＶＤ法より形成する。
【００４６】
次に、化学的機械研磨（Chemical Mechanical Polish；ＣＭＰ) により前記絶縁膜107 を研磨して平坦化を行い、素子領域上にあるシリコン窒化膜104 間で前記絶縁膜107 の研磨が終了するように研磨を行う。次に、熱リン酸により前記シリコン窒化膜104 を剥離することによって素子分離領域を形成する。
【００４７】
次に、フォトリソグラフィ技術を用いて、周辺トランジスタ領域パターンをフォトレジストに転写し、周辺トランジスタ領域上はフォトレジストで覆い、セルアレイ領域上はフォトレジストを開口する。
【００４８】
そして、等方性エッチング（例えばNH4 F 等を用いたウエットエッチング）を行い、セルアレイ領域の第１のポリシリコン膜103 上にあるひさし状の素子分離用の絶縁膜107 を除去した後、前記フォトレジストを剥離する。
【００４９】
もしも、上記したようにひさし状の絶縁膜107 を除去することなく、次の工程で後述するような第２のポリシリコン膜108 を積み増した場合には、最終的にセルアレイ領域のゲートを形成する際にひさし状の絶縁膜107 がマスク材として残り、ひさし状の絶縁膜107 の下の第１のポリシリコン膜103 が残り、結果として浮遊ゲートのメモリセル間での短絡するという問題が生じることは前述した。
【００５０】
次に、セルトランジスタの制御ゲートと浮遊ゲートとの間との十分な容量カップリングを確保するために、浮遊ゲート用の第１のポリシリコン膜103 の上面に第２の不純物としてリンが導入された第２のポリシリコン膜108 を直接接続するように形成するとともに、この第２のポリシリコン膜108 を素子分離領域上に張り出させる。
【００５１】
次に、浮遊ゲート用のポリシリコン膜108 をセルトランジスタ毎に分離するため、フォトリソグラフィ技術を用いて素子分離絶縁膜上のフォトレジストにスリット領域パターンを転写し、このパターンをマスクとしてＲＩＥによる異方性エッチングを行う。これにより、素子分離絶縁膜上でセルアレイ領域のポリシリコン膜108 にスリットを形成してセルトランジスタ毎に分離した後、前記フォトレジストを剥離する。
【００５２】
次に、シリコン酸化膜・シリコン窒化膜・シリコン酸化膜が積層された積層膜（第２の積層膜）からなるＯＮＯ膜109 を基板面上に形成する。
【００５３】
次に、図７に示すように、フォトリソグラフィ技術を用いて、セルアレイ領域上はフォトレジスト113 で覆い、周辺トランジスタ領域上はフォトレジストを開口する。そして、ＲＩＥにより異方性エッチングを行うことにより周辺トランジスタ領域のＯＮＯ膜109 を剥離し、さらに、化学ドライエッチング（Chemical Dry Etching；ＣＤＥ）を行うことにより周辺トランジスタ領域のポリシリコン膜108,103 を剥離する。
【００５４】
さらに、NH4 F 等を用いたウエットエッチングを行うことにより周辺トランジスタ領域のゲート絶縁膜102 を剥離する。この際、素子分離用の絶縁膜（酸化膜）106,107 も一部エッチングされるが、このウエットエッチング工程による酸化膜106,107 のエッチング量程度を見込んで、前述したように予め絶縁膜106,107 が素子領域端から内側に存在するように形成している。したがって、絶縁膜106,107 は、素子領域端まで後退するだけであり、シリコン基板端で落ち込むといった問題を回避できる。
【００５５】
次に、前記フォトレジスト113 を剥離した後に、図８に示すように、周辺回路トランジスタのゲート酸化膜110 を形成する。この場合、前記したように周辺トランジスタ領域のゲート絶縁膜102 をエッチングする際に絶縁膜106,107 がシリコン基板端で落ち込むといった問題を回避しているので、ゲート酸化膜110 が素子分離端部で落ち込むことはない。
【００５６】
そして、前記セルアレイ領域上のフォトレジスト113 を剥離した後、周辺トランジスタ領域のトランジスタのゲート電極およびセルアレイ領域の制御ゲートを形成するために、不純物としてリンが導入された第３のポリシリコン膜111 を全面に形成する。
【００５７】
次に、フォトリソグラフィ技術を用いて、セルアレイ領域のゲートパターンをフォトレジストに転写し、ＲＩＥによる異方性エッチングを行うことにより、前記ポリシリコン膜111 、ＯＮＯ膜109 、ポリシリコン膜108,103 にゲートパターンを転写する。これにより、セルトランジスタの制御ゲート用のポリシリコン膜111 と、浮遊ゲート用のポリシリコン膜108,103 が二層に積層されたゲート電極が形成されることになる。
【００５８】
次に、前記フォトレジストを剥離した後、新たにフォトリソグラフィ技術を用いて、周辺トランジスタ領域のゲートパターンをフォトレジストに転写し、ＲＩＥによる異方性エッチングを行うことにより、前記ポリシリコン膜111 に周辺回路トランジスタのゲートパターンを転写する。これにより、図９に示すように、周辺回路トランジスタのゲート電極111 が形成されることになる。
【００５９】
この場合、前述したように周辺トランジスタ領域のゲート絶縁膜102 をエッチングする際に絶縁膜106,107 がシリコン基板端で落ち込むといった問題を回避しているので、周辺回路トランジスタのゲート電極111 の素子分離端部が落ち込むことはなく、周辺回路トランジスタのゲート電極111 の素子分離端部はゲート電極中央部と水平に位置している。この後、前記フォトレジスト113 を剥離する。
【００６０】
次に、セルアレイ領域及び周辺トランジスタ領域のトランジスタのソース・ドレイン（図示せず）の拡散層となる不純物をシリコン基板101 選択的に導入し、さらに、層間絶縁膜（図示せず）としてボロン・リン・シリケートガラス（Boron doped Phospho-Silicate Glass；ＢＰＳＧ）膜またはリン・シリケートガラス（Phospho-Silicate Glass；ＰＳＧ）膜を被覆する。そして、フォトリソグラフィ技術を用いて、電極取り出し用のコンタクトホールのパターンをフォトレジストに転写し、ＲＩＥによる異方性エッチングを行うことにより、前記層間絶縁膜にコンタクトホール（図示せず）を開口する。この後、前記フォトレジストを剥離する。
【００６１】
次に、スパッタリング法を用いてＡｌ（アルミ）配線膜（図示せず）を全面に堆積させた後、フォトリソグラフィ技術を用いて配線パターンをフォトレジストに転写し、ＲＩＥによる異方性エッチングを行ってＡｌ配線を形成した後、前記フォトレジストを剥離する。
【００６２】
次に、前記Ａｌ配線上に保護膜（図示せず）として、ＰＳＧ膜を堆積し、さらにプラズマＣＶＤ（Plasma Enhanced Chemical Vapor Deposition ；ＰＥ−ＣＶＤ）によりシリコン窒化膜を堆積する。そして、フォトリソグラフィ技術を用いて、ボンディング用パッドのパターンをフォトレジストに転写し、ボンディング用パッド（図示せず）上の前記保護膜をエッチングにより除去した後、前記フォトレジストを剥離し、ウエハとして完成する。
【００６３】
即ち、上記した製造工程では、セルトランジスタ工程で形成されたゲート絶縁膜（トンネル酸化膜）102 を周辺トランジスタ領域のゲート酸化膜110 の形成前にウエットエッチングする際、素子分離用の絶縁膜（酸化膜）106,107 も一部がウエットエッチングされる。しかし、この絶縁膜（酸化膜）106,107 は、そのウエットエッチング量程度に見合うだけ素子領域端から内側に入り込むように予め形成されているので、素子領域端まで後退するだけであり、シリコン基板端の一部が落ち込むといった問題を回避できる。
【００６４】
このため、素子分離膜形成後に形成される周辺回路トランジスタのゲート電極は、素子分離端部で落ち込むことが防止され、周辺回路トランジスタのチャネルの素子分離端部で電界が集中して閾値電圧が低下するという問題を回避でき、ひいては、周辺回路トランジスタのリーク電流が抑制され、周辺回路トランジスタのサブスレショールド電流特性が改善されるので、製品の消費電力を下げ、収率を上げることが可能となる。
【００６５】
また、前記した製造工程においては、セルトランジスタの浮遊ゲートを第１の多結晶シリコン膜103 及びその上の第２の多結晶シリコン膜108 で形成する際に、第１の多結晶シリコン膜103 の酸化工程が加わったとしても、異方性エッチングによるスタックト・ゲートの加工時に、第１の多結晶シリコン膜103 のエッチング残りの発生を防止でき、メモリセル間での浮遊ゲートの短絡を防止することが可能になった。
【００６６】
なお、前記したようにスタックト・ゲートの加工時に第１の多結晶シリコン膜103 のエッチング残りを防止する点について、本願出願人は、特願平11-121688 号「不揮発性半導体記憶装置の製造方法」により具体例を提案している。
【００６７】
また、本発明の不揮発性半導体記憶装置は、前記実施例のフラッシュＥＥＰＲＯＭに限らず、メモリセルトランジスタが複数個形成され、前記メモリセルトランジスタの素子領域が埋め込み素子分離領域により絶縁分離されたセルアレイ領域と、メモリセルアレイの周辺回路トランジスタが複数個形成され、前記周辺回路トランジスタの素子領域が埋め込み素子分離領域により絶縁分離された周辺トランジスタ領域とを具備する不揮発性半導体記憶装置に適用可能である。
【００６８】
この場合、本発明においては、前記周辺回路トランジスタのゲート電極の素子分離端部がゲート電極中央部と水平に位置していることを特徴とするものである。また、メモリセルトランジスタのゲート電極部の素子分離端部もそのゲート電極中央部と水平に位置している。
【００６９】
また、本発明の不揮発性半導体記憶装置の製造方法は、前記実施例のフラッシュＥＥＰＲＯＭに限らず、ゲート絶縁膜の一部を素子分離形成工程の前に形成し、ゲート絶縁膜の残りを素子分離形成工程の後に形成する不揮発性半導体記憶装置の製造に際して適用可能である。
【００７０】
【発明の効果】
上述したように本発明の不揮発性半導体記憶装置の製造方法によれば、素子分離膜形成後に形成される周辺回路トランジスタのゲート電極部の素子分離エッジ部でゲート電極が落ち込む問題を回避することにより、周辺回路トランジスタのゲート電圧が低い領域のリーク電流および消費電流を抑制でき、サブスレショールド電流特性がゲート電圧に対して連続的になり、ゲート電圧が低い領域でのトランジスタの動作が安定になり、製品の収率を向上させることが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るＮＯＲ型フラッシュＥＥＰＲＯＭの製造方法におけるメモリセル部の製造工程を示す断面図。
【図２】図１に続くメモリセル部の製造工程を示す断面図。
【図３】図２に続くメモリセル部の製造工程を示す断面図。
【図４】図３に続くメモリセル部の製造工程を示す断面図。
【図５】図４に続くメモリセル部の製造工程を示す断面図。
【図６】図５に続くメモリセル部の製造工程を示す断面図。
【図７】図６に続くメモリセル部の製造工程を示す断面図。
【図８】図７に続くメモリセル部の製造工程を示す断面図。
【図９】図８に続く工程に形成された周辺回路トランジスタのゲート電極を示す断面図。
【図１０】従来の埋め込み素子分離を用いたフラッシュＥＥＰＲＯＭのメモリセル部の製造工程の一部を示す断面図。
【図１１】図１０に続くメモリセル部の製造工程を示す断面図。
【図１２】図１１に続くメモリセル部の製造工程を示す断面図。
【図１３】図１２に続くメモリセル部の製造工程を示す断面図。
【図１４】従来の製造方法における周辺回路部の製造工程を示す断面図。
【図１５】図１４に続く周辺回路部の製造工程を示す断面図。
【図１６】図１５中に○で示した部分を抽出し、拡大して示す断面図。
【図１７】従来の他の方法によるメモリセル部の製造工程を示す断面図。
【図１８】従来の他の方法による周辺回路部の製造工程を示す断面図。
【図１９】従来の他の方法の問題点を説明するための断面図。
【図２０】図１９の一部を抽出し、拡大して示す断面図。
【符号の説明】
１０１…半導体基板（シリコン基板）、
１０２…トンネル酸化膜、
１０３、１０８…リンドープされたポリシリコン、
１０４…窒化膜
１０５…酸化膜、
１０６…酸化膜、
１０７…埋め込み絶縁膜、
１０９…ＯＮＯ絶縁膜、
１１０…周辺回路トランジスタのゲート酸化膜、
１１１…セルトランジスタの制御ゲート、周辺回路トランジスタのゲート電極。
Claims (10)
- シリコン半導体基板上に第１のゲート絶縁膜、第１のポリシリコン膜及び、第１のシリコン窒化膜と第１のシリコン酸化膜とからなる積層膜とを順次形成する工程と、
前記積層膜を所定のパターン形状を有するように残す工程と、
前記積層膜をマスクとして用いて、前記第１のポリシリコン膜、第１のゲート絶縁膜及び前記シリコン半導体基板を順次除去することにより、前記シリコン半導体基板に複数の素子分離用溝を形成し、これらによって前記シリコン半導体基板に複数の素子領域を形成する工程と、
前記シリコン半導体基板のセルアレイ領域上が覆われるように第１のフォトレジストを形成する工程と、
等方性エッチングにより、周辺回路トランジスタ領域における前記第１のポリシリコン膜の側面を前記シリコン半導体基板の素子分離用溝の側面よりも所定量だけ内側に後退させる第１の後退処理工程と、
前記第１のフォトレジストを剥離する工程と、
等方性エッチングにより全面を処理し、前記第１のシリコン窒化膜の側面を前記シリコン半導体基板の素子分離用溝の側面よりも所定量だけ内側に後退させる第２の後退処理工程と、
酸化を行うことにより、前記各素子領域の上部角部を丸めるとともに前記シリコン半導体基板の露出面及び第１のポリシリコン膜の露出面に酸化膜を形成する酸化工程と、
前記素子分離用溝の内部を含む全面に素子分離用絶縁膜を堆積する工程と、
研磨を行って、前記積層膜の前記第１のシリコン窒化膜の一部が残るように前記素子分離用絶縁膜、第１のシリコン酸化膜及び第１のシリコン窒化膜を除去する平坦化工程と、
前記研磨工程で残った前記第１のシリコン窒化膜を除去する工程と、
前記周辺回路トランジスタ領域上を覆うように第２のフォトレジストを形成する工程と、
等方性エッチングにより、前記第１のポリシリコン膜上の前記素子分離用絶縁膜を除去する工程と、
前記第２のフォトレジストを剥離する工程と、
全面に第２のポリシリコン膜を形成する工程と、
前記第２のポリシリコン膜をパターニングして、第２のポリシリコン膜を前記セルアレイ領域上の前記第１のポリシリコン膜毎に分離させる工程と、
全面に第２のゲート絶縁膜を形成する工程と、
前記周辺回路トランジスタ領域上の前記第２のゲート絶縁膜、第２のポリシリコン膜、その下部の前記第１のポリシリコン膜及び前記第１のゲート絶縁膜を除去する除去工程と、
前記周辺回路トランジスタ領域の前記各素子領域上に第３のゲート絶縁膜を形成する工程と、
全面に第３のポリシリコン膜を形成する工程
とを具備することを特徴する不揮発性半導体記憶装置の製造方法。 - 前記第１の後退処理工程がウエットエッチングにより行われることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。
- 前記ウエットエッチングがＯ 3 を含むＨＦ溶液により行われることを特徴する請求項２記載の不揮発性半導体記憶装置の製造方法。
- 前記第２後退処理工程がウエットエッチングにより行われることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。
- 前記ウエットエッチングが希ＨＦ液にグリセロールを入れた処理液を用いて行われることを特徴する請求項４記載の不揮発性半導体記憶装置の製造方法。
- 前記第１の後退処理工程において前記第１のポリシリコン膜の側面を後退させる処理は、
前記酸化工程で前記第１のポリシリコン膜の側面に形成される酸化膜と第１のポリシリコン膜との界面および前記シリコン半導体基板の素子分離用溝の側面に形成される酸化膜とシリコン半導体基板の素子分離用溝の側面の界面との位置の差が、前記第１のゲート絶縁膜を除去する際のエッチング量以上となるように行われることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。 - 前記第２の後退処理工程において前記第１のシリコン窒化膜の側面を後退させる位置は、
前記酸化工程で前記第１のポリシリコン膜の側面に形成される酸化膜の位置と同等またはそれより内側であることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。 - 前記等方性エッチングにより前記第１のポリシリコン膜上の前記素子分離用絶縁膜を除去する工程が、ウエットエッチングにより行われることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。
- 前記第１のシリコン窒化膜を除去する工程が、熱リン酸を用いた剥離により行われることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。
- 前記周辺回路トランジスタ領域上の前記第２のゲート絶縁膜、第２のポリシリコン膜、その下部の前記第１のポリシリコン膜及び前記第１のゲート絶縁膜を除去する除去工程が、
前記セルアレイ領域上を覆うように第３のフォトレジストを形成する工程と、
前記周辺回路トランジスタ領域上の前記第２のゲート絶縁膜を除去する工程と、
等方性エッチングにより前記周辺回路トランジスタ領域上の前記第２のポリシリコン膜及びその下部の前記第１のポリシリコン膜を除去する工程と、
等方性エッチングにより前記周辺回路トランジスタ領域の前記第１のゲート絶縁膜を除去する工程と、
前記第３のフォトレジストを剥離する工程
とからなることを特徴する請求項１記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26520599A JP3785003B2 (ja) | 1999-09-20 | 1999-09-20 | 不揮発性半導体記憶装置の製造方法 |
| US09/665,689 US6417047B1 (en) | 1999-09-20 | 2000-09-20 | Manufacturing method of a non-volatile semiconductor memory device having isolation regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26520599A JP3785003B2 (ja) | 1999-09-20 | 1999-09-20 | 不揮発性半導体記憶装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001094075A JP2001094075A (ja) | 2001-04-06 |
| JP2001094075A5 JP2001094075A5 (ja) | 2005-04-28 |
| JP3785003B2 true JP3785003B2 (ja) | 2006-06-14 |
Family
ID=17414002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26520599A Expired - Fee Related JP3785003B2 (ja) | 1999-09-20 | 1999-09-20 | 不揮発性半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6417047B1 (ja) |
| JP (1) | JP3785003B2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100338783B1 (en) * | 2000-10-28 | 2002-06-01 | Samsung Electronics Co Ltd | Semiconductor device having expanded effective width of active region and fabricating method thereof |
| JP2003007869A (ja) * | 2001-06-26 | 2003-01-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4672197B2 (ja) * | 2001-07-04 | 2011-04-20 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| JP2003060024A (ja) * | 2001-08-13 | 2003-02-28 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| US6548406B2 (en) * | 2001-08-17 | 2003-04-15 | Macronix International Co., Ltd. | Method for forming integrated circuit having MONOS device and mixed-signal circuit |
| KR100426483B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| JP2004039734A (ja) | 2002-07-01 | 2004-02-05 | Fujitsu Ltd | 素子分離膜の形成方法 |
| US6743675B2 (en) * | 2002-10-01 | 2004-06-01 | Mosel Vitelic, Inc. | Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component |
| US20040065937A1 (en) * | 2002-10-07 | 2004-04-08 | Chia-Shun Hsiao | Floating gate memory structures and fabrication methods |
| US6815266B2 (en) * | 2002-12-30 | 2004-11-09 | Bae Systems Information And Electronic Systems Integration, Inc. | Method for manufacturing sidewall contacts for a chalcogenide memory device |
| JP2004228421A (ja) * | 2003-01-24 | 2004-08-12 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US6838342B1 (en) | 2003-10-03 | 2005-01-04 | Promos Technologies, Inc. | Nonvolatile memory fabrication methods comprising lateral recessing of dielectric sidewalls at substrate isolation regions |
| US7018551B2 (en) * | 2003-12-09 | 2006-03-28 | International Business Machines Corporation | Pull-back method of forming fins in FinFets |
| KR100513405B1 (ko) * | 2003-12-16 | 2005-09-09 | 삼성전자주식회사 | 핀 트랜지스터의 형성 방법 |
| US7091091B2 (en) * | 2004-06-28 | 2006-08-15 | Promos Technologies Inc. | Nonvolatile memory fabrication methods in which a dielectric layer underlying a floating gate layer is spaced from an edge of an isolation trench and/or an edge of the floating gate layer |
| TW200625437A (en) * | 2004-12-30 | 2006-07-16 | Macronix Int Co Ltd | Shallow trench isolation process of forming smooth edge angle by cleaning procedure |
| JP2006303308A (ja) * | 2005-04-22 | 2006-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7179717B2 (en) * | 2005-05-25 | 2007-02-20 | Micron Technology, Inc. | Methods of forming integrated circuit devices |
| KR100600044B1 (ko) * | 2005-06-30 | 2006-07-13 | 주식회사 하이닉스반도체 | 리세스게이트를 구비한 반도체소자의 제조 방법 |
| JP4476196B2 (ja) * | 2005-08-23 | 2010-06-09 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7488685B2 (en) * | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
| JP2007294750A (ja) | 2006-04-26 | 2007-11-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7998809B2 (en) * | 2006-05-15 | 2011-08-16 | Micron Technology, Inc. | Method for forming a floating gate using chemical mechanical planarization |
| US7678648B2 (en) * | 2006-07-14 | 2010-03-16 | Micron Technology, Inc. | Subresolution silicon features and methods for forming the same |
| US8642441B1 (en) | 2006-12-15 | 2014-02-04 | Spansion Llc | Self-aligned STI with single poly for manufacturing a flash memory device |
| JP2009218520A (ja) * | 2008-03-12 | 2009-09-24 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
| US8551858B2 (en) * | 2010-02-03 | 2013-10-08 | Spansion Llc | Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory |
| CN102651333B (zh) * | 2011-02-28 | 2013-12-25 | 华邦电子股份有限公司 | 沟槽隔离结构的制造方法 |
| JP5622675B2 (ja) | 2011-07-05 | 2014-11-12 | 株式会社東芝 | 基板処理方法及び基板処理装置 |
| JP2013021102A (ja) * | 2011-07-11 | 2013-01-31 | Toshiba Corp | 半導体記憶装置 |
| US20140264726A1 (en) * | 2013-03-13 | 2014-09-18 | Macronix International Co., Ltd. | Structure and method for protected periphery semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4237344B2 (ja) * | 1998-09-29 | 2009-03-11 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6281050B1 (en) * | 1999-03-15 | 2001-08-28 | Kabushiki Kaisha Toshiba | Manufacturing method of a semiconductor device and a nonvolatile semiconductor storage device |
| JP2001196476A (ja) * | 2000-01-07 | 2001-07-19 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1999
- 1999-09-20 JP JP26520599A patent/JP3785003B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-20 US US09/665,689 patent/US6417047B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001094075A (ja) | 2001-04-06 |
| US6417047B1 (en) | 2002-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3785003B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3512976B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6326263B1 (en) | Method of fabricating a flash memory cell | |
| US7301196B2 (en) | Nonvolatile memories and methods of fabrication | |
| US6562681B2 (en) | Nonvolatile memories with floating gate spacers, and methods of fabrication | |
| JP4131896B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6373095B1 (en) | NVRAM cell having increased coupling ratio between a control gate and floating gate without an increase in cell area | |
| US6933194B2 (en) | Method of manufacturing semiconductor device using STI technique | |
| JP4027446B2 (ja) | 不揮発性メモリ製造方法 | |
| US6972260B2 (en) | Method of fabricating flash memory cell | |
| JP2002064157A (ja) | 半導体メモリ集積回路及びその製造方法 | |
| JP4270670B2 (ja) | 半導体装置及び不揮発性半導体記憶装置の製造方法 | |
| US7298003B2 (en) | Nonvolatile memory device having STI structure | |
| JPH10335497A (ja) | 半導体不揮発性記憶装置およびその製造方法 | |
| TWI724634B (zh) | 具有浮動閘、耦合閘與抹除閘之記憶體單元及其製作之方法 | |
| JP2003218248A (ja) | スプリットゲート型フラッシュメモリ形成方法 | |
| JPH11163304A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US6509229B1 (en) | Method for forming self-aligned contacts using consumable spacers | |
| JP3602010B2 (ja) | 半導体記憶装置の製造方法 | |
| US8575676B2 (en) | Semiconductor storage device and method for manufacturing the same | |
| JP3867378B2 (ja) | 半導体不揮発性記憶装置の製造方法 | |
| US6962852B2 (en) | Nonvolatile memories and methods of fabrication | |
| JP2001057394A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP4270633B2 (ja) | 半導体装置及び不揮発性半導体記憶装置の製造方法 | |
| JP3651760B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040623 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040623 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060301 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060314 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060316 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |