JP2009218520A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】半導体装置とその製造方法において、製造コストの上昇を抑えつつ、歩留まりを向上させること。
【解決手段】シリコン（半導体）基板１と、シリコン基板１に形成される素子分離絶縁膜６と、シリコン基板１の上、及び素子分離絶縁膜６の上に形成され、素子分離絶縁膜６の上に側面１３ｅを有する導電パターン１３ａと、素子分離絶縁膜６の上、導電パターン１３ａの上、及び導電パターン１３ａの側面１３ｅに形成される絶縁膜１６とを有し、導電パターン１３ａの側面１３ｅにノッチ１３ｗが形成された半導体装置による。
【選択図】図３７

Description

本発明は、半導体装置とその製造方法に関する。
半導体基板に形成される不揮発性メモリには様々なタイプのものがあるが、なかでもフローティングゲートに電子を蓄積して情報を記憶するフラッシュメモリは、高集積化に有利である等の利点により、一般に広く普及している。
フラッシュメモリは、半導体基板に複数のフラッシュメモリセルを有する。一つ一つのフラッシュメモリセルは、半導体基板の活性領域の上に、トンネル絶縁膜、フローティングゲート、中間絶縁膜、及びコントロールゲートをこの順に備える。
書き込みに際しては、電子やホール等の電荷を活性領域からトンネル絶縁膜を介してフローティングゲートに注入し、これによりフラッシュメモリセルの閾値電圧を変化させる。その閾値電圧は、フローティングゲート内の電荷の有無によって差を生じる。その差を「１」や「０」といった情報に対応させることで、フラッシュメモリセルに情報が書き込まれることになる。
このようにフローティングゲート内の電荷が情報の担い手になるため、実使用下においてその電荷がフローティングゲート外に漏洩してしまうと、フラッシュメモリに書き込まれた情報を正しく読み出すことができなくなってしまう。このような不良はチャージロス不良と呼ばれ、フラッシュメモリの歩留まりや信頼性を低下させる一因となる。
電荷が漏洩する原因として、導電膜をパターニングしてフローティングゲートを形成する際に発生するフェンス状の導電性残渣がある（特許文献１）。その導電性残渣は、上記のパターニングをするときに中間絶縁膜がエッチングマスクとなり、その中間絶縁膜の横に導電膜が残ることで発生する。この導電性残渣は、フローティングゲートに繋がっているため、フローティングゲート内の電荷が導電性残渣を通じて外部に漏れ、チャージロス不良を助長してしまう。
そのような導電性残渣を防止するためのプロセスが特許文献１において提案されている。そのプロセスは、導電膜の横に新たに導電性のスペーサを形成し、該スペーサの斜面に中間絶縁膜を形成することで、導電膜のパターニング時に中間絶縁膜がエッチングマスクになり難くするというものである。
しかしながら、これでは導電性のスペーサを形成する工程を新たに追加しなければならず、工程数の増加と、それに伴うコスト増、及び歩留まり低下が懸念される。
なお、本願に関連する技術が特許文献２にも開示されている。
特表２００５−５３０３５７号公報 特開平９−３０７０８３号公報
半導体装置とその製造方法において、製造コストの上昇を抑えつつ、歩留まりを向上させることにある。
本発明の一観点によれば、半導体基板と、前記半導体基板に形成される素子分離絶縁膜と、前記半導体基板の上、及び前記素子分離絶縁膜の上に形成され、前記素子分離絶縁膜の上に側面を有する導電パターンと、前記素子分離絶縁膜の上、前記導電パターンの上、及び前記導電パターンの前記側面に形成される絶縁膜とを有し、前記導電パターンの前記側面にノッチが形成された半導体装置が提供される。
また、本発明の別の観点によれば、半導体基板に素子分離絶縁膜を形成し、前記素子分離絶縁膜の上に導電膜を形成し、前記導電膜を第１エッチング及び第２エッチングによりパターニングして導電パターンとすることを含み、前記第２エッチングの条件は、該第２エッチングにより前記導電パターンの側面に堆積する堆積物が前記第１エッチングにより前記側面に堆積する堆積物よりも多くなる条件である半導体装置の製造方法が提供される。
本発明に係る半導体装置の製造方法によれば、第２エッチングにおいて導電膜をエッチングするとき、導電パターンの側面に堆積する堆積物が第１エッチングにおけるよりも多くなるので、堆積物が付着した部分の側面では殆どエッチングが進行しない。
そのため、側面の上部と比較して堆積物の付着量が少ない側面の底部において第２エッチングが主に進行し、該底部にノッチが形成される。導電パターンの側面に残る絶縁膜の残渣は、このノッチの形状を反映した形になり、導電パターンをエッチングするときに該導電パターンに対してエッチングのマスクとはならない。
これにより、絶縁膜の残渣の横に導電パターンのエッチング残渣が残らず、その残渣によってフローティングゲート等のデバイスパターン同士が短絡する危険性が低減され、半導体装置の歩留まりを向上させることが可能となる。
しかも、この方法では、導電膜のエッチングを第１エッチングと第２エッチングの二回に分けて行うだけでよく、新たな工程が不要であるから、工程の追加に伴うコスト上昇や歩留まり低下を招くことがない。
（１）予備的事項の説明
図１〜図２８は本発明の予備的事項に係る半導体装置の製造途中の断面図である。これらの断面図では、フラッシュメモリセルが形成されるセル領域Iと、周辺回路領域IIとが併記されている。
また、図２９〜図３３は、セル領域Iにおけるこの半導体装置の製造途中の平面図である。そして、図１〜図２８のセル領域Iにおける各断面図は、図２９〜図３３のX1−X1線、X2−X2線、及びY1−Y1線に沿う断面図に相当する。
この半導体装置は以下のようにして作製される。
最初に、図１に示す断面構造を得るまでの工程について説明する。
まず、p型シリコン（半導体）基板１の表面に厚さが約３nmの熱酸化膜２を形成した後、その熱酸化膜２の上にCVD(Chemical Vapor Deposition)法で窒化シリコン膜３を約１２０nmの厚さに形成する。そして、フォトリソグラフィとエッチングによりこの窒化シリコン膜３をパターニングし、シリコン基板１の活性領域上にのみその窒化シリコン膜３を残す。
この工程を終了後の平面図は図２９のようになる。
図２９に示すように、パターニング後の窒化シリコン膜３の平面形状は、行方向に延在するストライプ状となる。
次に、図２に示すように、不図示のレジストパターンをマスクとするイオン注入により、周辺回路領域IIにおけるシリコン基板１にn型不純物を注入し、nウェル４を形成する。
続いて、図３に示すように、酸化雰囲気中において、窒化シリコン膜３が形成されていない領域のシリコン基板１を熱酸化し、厚さが約３００nmの素子分離絶縁膜６を形成する。
このとき、窒化シリコン膜３の下の活性領域では、熱酸化が進行せず、素子分離絶縁膜６が形成されない。
また、その熱酸化は、窒化シリコン膜３に近い部位において遅く進行するので、窒化シリコン膜３寄りの素子分離絶縁膜６には、シリコン基板１の表面に対して傾斜した傾斜面６ａが形成される。
その後に、図４に示すように、リン酸溶液により窒化シリコン膜３をウエットエッチングして除去する。
更に、図５に示すように、フッ酸溶液をエッチング液とするウエットエッチングにより熱酸化膜２を除去し、隣接する素子分離絶縁膜６の間にシリコン基板１の清浄面を露出させる。
ここまでの工程により、複数の活性領域ARが素子分離絶縁膜６で画定された構造が得られた。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれる。
この工程を終了後の平面図は図３０のようになる。
図３０に示すように、素子分離絶縁膜６の平面形状は、行方向（第１方向）に延在するストライプ状である。
続いて、図６に示すように、シリコン基板１の表面を再び熱酸化することにより、保護絶縁膜１１として厚さが約１５nmの熱酸化膜を形成する。
そして、保護絶縁膜１１をスルー膜として使用しながら、セル領域Iにおけるシリコン基板１の表層部分にp型不純物をイオン注入し、後述のフラッシュメモリセルの閾値電圧を調節するための不純物拡散領域１０を形成する。
このイオン注入の際、周辺回路領域IIは不図示のレジストパターンで覆われており、不純物は注入されない。
その後に、図７に示すように、イオン注入のスルー膜として使用した保護絶縁膜１１をフッ酸溶液でウエットエッチングして除去する
次に、図８に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１の表面を再び熱酸化する。これにより、厚さが約１０nmの熱酸化膜がトンネル絶縁膜１２として形成される。
更に、このトンネル絶縁膜１２と素子分離絶縁膜６の上に、CVD(Chemical Vapor Deposition)法によりアモルファスシリコン膜を厚さ約９０nmに形成し、そのアモルファスシリコン膜を第１導電膜１３とする。そのアモルファスシリコン膜には、低抵抗化のために成膜時に約５×１０19cm-3の濃度のリンがドープされる。
なお、アモルファスシリコン膜に代えてポリシリコン膜を第１導電膜１３として形成してもよい。
次いで、図９に示すように、第１導電膜１３の上側全面にフォトレジストを塗布し、それを露光、現像することにより、素子分離絶縁膜６の上に窓１５ａを備えた第１レジストパターン１５を形成する。
その後に、図１０に示すように、第１レジストパターン１５をマスクにして第１導電膜１３をドライエッチングすることにより、第１導電膜１３を素子分離絶縁膜６の上で互いに分離された複数の導電パターン１３ａとする。
そのドライエッチングは、反応性イオンエッチング(RIE: Reactive Ion Etching)によりより行われ、例えばCl2（塩素）ガスとO2（酸素）ガスとの混合ガスがエッチングガスとして使用される。
ここで、理想的には、導電パターン１３ａの側面は素子分離絶縁膜６の平坦部である頂面６ｂ上に位置するのが好ましい。しかし、実際には、導電パターン１３ａと素子分離絶縁膜６との位置ずれにより、図１０の点線円内に示すように、導電パターン１３ａの側面が素子分離絶縁膜６の傾斜面６ａに位置することがある。
その結果、傾斜面６ａに接する部分の導電パターン１３ａの側面１３ｂが傾いて裾をひいたようになる。
活性領域AR側に側面が傾いている場合をポジティブ、活性領域ARから離れるように側面が傾いている場合をネガティブと呼ぶことにすると、上記の側面１３ｂはポジティブに傾いている。
一方、その側面１３ｂの上にはネガティブに傾いた側面１３ｃが形成される。
このように、若干ネガティブであることが好ましいが、傾斜面６ａの上では、ネガティブな側面１３ｃとポジティブな側面１３ｂとの複合面が現れる。
このエッチングを終了した後に、第１レジストパターン１５は除去される。
図３４は、第１レジストパターン１５を除去した後の導電パターン１３ａのSEM(Scanning Electron Microscope)による断面像を基にして描いた図である。これに示されるように、導電パターン１３ａの側面は、素子分離絶縁膜６の傾斜面に接する部分で裾を引いており、ポジティブな側面とネガティブな側面との複合面となる。
また、この工程を終了後の平面図は図３１のようになる。
図３１に示されるように、導電パターン１３ａは、素子分離絶縁膜６の延在方向に沿って延びるストライプ状である。
次に、図１１に示すように、素子分離絶縁膜６と導電パターン１３ａのそれぞれの上に中間絶縁膜１６としてONO膜を形成する。
その中間絶縁膜１６は、第１熱酸化膜１６ｘ、窒化シリコン膜１６ｙ、及び第２熱酸化膜１６ｚをこの順に形成してなる。
そのうち、第１熱酸化膜１６ｘは、導電パターン１３ａの上面を熱酸化して形成され、その厚さは約８nm程度である。また、窒化シリコン膜１６ｙは、第１熱酸化膜１６ｘの上にCVD法により厚さ約１０nm程度に形成される。そして、第２熱酸化膜１６ｚは、窒化シリコン膜１６ｙを熱酸化して形成され、その厚さは約１０nm程度である。
続いて、図１２に示すように、不図示のレジストパターンをマスクに用いて、周辺回路領域IIにおける導電パターン１３ａと中間絶縁膜１６とを選択的にエッチングして除去し、周辺回路領域IIにシリコン基板１の表面を露出させる。
次に、図１３に示す断面構造を得るまでの工程について説明する。
まず、周辺回路領域IIにおけるシリコン基板１の表面を熱酸化して熱酸化膜を約７nmの厚さに形成し、その熱酸化膜をゲート絶縁膜２２とする。
なお、周辺回路領域IIに膜厚の異なる複数のゲート絶縁膜２２を形成するようにしてもよい。その場合、熱酸化を複数回行うことにより、膜厚の異なるゲート絶縁膜２２が複数形成される。
次いで、中間絶縁膜１６とゲート絶縁膜２２のそれぞれの上に、CVD法により第２導電膜１７として厚さが約１２０nmのアモルファスシリコン膜を形成する。そのアモルファスシリコン膜は、成膜時にリンが約３×１０20cm-3の濃度でドープされ、低抵抗化が図られる。なお、アモルファスシリコン膜に代えて、ポリシリコン膜を第２導電膜１７として形成してもよい。
更に、この第２導電膜１７の上に、CVD法により金属シリサイド膜１８として厚さ約１５０nmのタングステンシリサイド(WSi)膜を形成し、後の工程でこれらの膜１７、１８をパターニングして得られるコントロールゲートやゲート電極の低抵抗化を図る。
その後に、酸化雰囲気から金属シリサイド膜１８を保護するためのキャップ絶縁膜１９として、CVD法により金属シリサイド膜１８上に酸化シリコン膜を厚さ約１００nmに形成する。
次いで、図１４に示すように、キャップ絶縁膜１９の上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン２０を形成する。セル領域Iにおける第２レジストパターン２０は、後述のコントロールゲートに対応した帯状の平面形状を有する。
次いで、図１５に示すように、第２レジストパターン２０をマスクにしながらキャップ絶縁膜１９、金属シリサイド膜１８、第２導電膜１７、及び中間絶縁膜１６をRIEチャンバ内でエッチングし、エッチングされずに残存する第２導電膜１７をコントロールゲート１７ａとする。
このエッチングでは、金属シリサイド膜１８と第２導電膜１７に対するエッチングガスとしてCl2ガス、O2ガス、及びHBrガスの混合ガスが使用される。
一方、中間絶縁膜１６に対するエッチングガスとしては、CF4ガスとO2ガスとの混合ガスが使用される。
ここで、このエッチングは、シリコン基板１の上面に垂直な方向でエッチングレートが最大となる異方性エッチングである。したがって、導電パターン１３ａの上面に形成された中間絶縁膜１６はエッチングにより完全に除去することが可能であるが、導電パターン１３ａの側面に形成された中間絶縁膜１６は、シリコン基板１の垂直方向の膜厚が他の部分よりも厚いため完全に除去することはできない。
その結果、同図の点線円内に示されるように、導電パターン１３ａの側面１３ｂ、１３ｃに中間絶縁膜１６の残渣１６ａが残ることになる。
次いで、図１６に示すように、上記のRIEエッチングチャンバを引き続いて用いながら、エッチングガスをCl2ガス、O2ガス、及びHBrガスとの混合ガスに切り替える。これにより、第２レジストパターン２０で覆われていない部分の導電パターン１３ａをRIEにより除去し、エッチングされずに残存する導電パターン１３ａをフローティングゲート１３ｃとする。
既述のように素子分離絶縁膜６の上には中間絶縁膜１６の残渣１６ａが残っており、且つ、導電パターン１３ａの側面１３ｂが裾を引いたように素子分離絶縁膜６の傾斜面６ａに形成されていた。そのため、図１６の点線円内に示されるように、裾を引いた部分の残渣１６ａが導電パターン１３ａに対するエッチングのマスクになり、残渣１６ａの横に導電パターン１３ａのストリンガー（線状の残渣）１３ｓが残ることになる。
図３２は、この工程を終了した後の平面図である。なお、同図では、第２レジストパターン２０を省略してある。
これに示されるように、フローティングゲート１３ｃは行列状に複数形成される。そして、コントロールゲート１７ａとその下の中間絶縁膜１６は、行方向（第１方向）に直交する列方向（第２方向）に延在し、一つの列における複数のフローティングゲート１３ｃを共通に覆う帯状の平面形状を有する。
また、残渣１６ａは、行方向に隣り合う二つのフローティングゲート１３ｃの一方から他方に延在する。従って、上記のように残渣１６ａの横に導電パターン１３ａのストリンガー１３ｓが形成されていると、そのストリンガー１３ｓによって隣接するフローティングゲート１３ｃ同士が電気的に短絡することになる。
次に、図１７に示すように、第２レジストパターン２０が形成されている状態で、フローティングゲート１３ｃの横のシリコン基板１に砒素やリン等のn型不純物をイオン注入して、フラッシュメモリセル用のn型ソース／ドレイン領域２１を形成する。
そのイオン注入の条件は特に限定されない。本例では、加速エネルギ５０keV、ドーズ量４．０×１０15cm-2の条件で砒素をイオン注入する。
この後に、第２レジストパターン２０は除去される。
次いで、図１８に示すように、シリコン基板１の上側全面にCVD法により酸化シリコン膜を極薄く、例えば７nmの厚さに形成して、その酸化シリコン膜を保護絶縁膜２７とする。
そして、n型ソース／ドレイン領域２１に再度n型不純物をイオン注入することにより、該n型ソース／ドレイン領域２１の不純物濃度を高める。そのn型不純物としては、リン又は砒素が使用される。
なお、このイオン注入は不図示のレジストパターンをマスクにして行われ、n型ソース／ドレイン領域２１以外の領域にはn型不純物は注入されない。
この後に、８００℃〜９００℃程度の酸化雰囲気中でアニールを行い、n型ソース／ドレイン領域２１中の不純物を活性化させる。
続いて、図１９に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第３レジストパターン３０を形成する。
次に、図２０に示すように、第３レジストパターン３０をマスクにして周辺回路領域IIにおけるキャップ絶縁膜１９、金属シリサイド膜１８、及び第２導電膜１７をエッチングし、第３レジストパターン３０下の第２導電膜１７をゲート電極１７ｄとする。
そのゲート電極１７ｄのゲート長は特に限定されないが、本例では０．３５μmとする。
この後に、第３レジストパターン３０は除去される。
次いで、図２１に示すように、周辺回路領域IIにおいてn型MOSトランジスタが形成される領域にn型不純物をイオン注入し、n型ライトドープ拡散領域３１を形成する。そのn型不純物として、例えば、加速エネルギ２０KeV、ドーズ量４．０×１０13cm-2の条件でリンをイオン注入する。
更に、周辺回路領域IIにおいてp型MOSトランジスタが形成される領域にp型不純物をイオン注入し、p型ライトドープ拡散領域３２を形成する。そのp型不純物として、例えば、加速エネルギ２０KeV、ドーズ量８．０×１０12cm-2の条件でBF2をイオン注入する。
なお、これらn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われる。
続いて、図２２に示すように、シリコン基板１の上側全面にサイドウォール用絶縁膜３３として酸化シリコン膜を厚さ約１００nmに形成する。
そして、図２３に示すように、サイドウォール用絶縁膜３３の上にフォトレジストを塗布し、それを露光現像して第４レジストパターン３５を形成する。図示のように、その第４レジストパターン３５は、隣接するコントロールゲート１７ａの間に窓３５ａを有する。
次いで、図２４に示すように、窓３５ａの下のサイドウォール用絶縁膜３３、保護絶縁膜２７、及びトンネル絶縁膜１２をエッチングする。これにより、窓３５ａの下でサイドウォール用絶縁膜３３が第１絶縁性サイドウォール３３ａとして残されると共に、シリコン基板１の表面が露出する。
この後に、第４レジストパターン３５は除去される。
図３３は、この工程を終了した後の断面図である。
同図に示されるように、この工程では、窓３５ａ（図２４参照）の下の素子分離絶縁膜６もエッチングして除去される。
続いて、図２５に示すように、CVD法によりシリコン基板１の上側全面に厚さ約７０nmのシリコン酸化膜を形成した後、その酸化シリコン膜をエッチバックしてコントロールゲート１７ａとゲート電極１７ｄの横に第２絶縁性サイドウォール３４として残す。
次に、図２６に示す断面構造を得るまでの工程について説明する。
まず、酸化雰囲気中において基板温度約８００℃、処理時間５０分の条件でシリコン基板１を熱酸化し、保護絶縁膜４５として熱酸化膜を形成する。
そして、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第５レジストパターン３７とする。
その後、第５レジストパターン３７が備える窓３７ａを通じてシリコン基板１にn型不純物をイオン注入する。これにより、隣接するコントロールゲート１７ａの間にn型ソースライン３８が形成されると共に、周辺回路領域Iのゲート電極１７ｄの横にn型ソース／ドレイン領域３９が形成される。
このイオン注入の条件は特に限定されない。本例では、加速エネルギ６０keV、ドーズ量３．０×１０15cm-2の条件で砒素をイオン注入する。
ここまでの工程により、シリコン基板１には、フローティングゲート１３ｃ、中間絶縁膜１６、コントロールゲート１７ａ、ソースライン３８、及びソース／ドレイン領域２１等を有するフラッシュメモリセルFLが形成されたことになる。
この後に、第５レジストパターン３７は除去される。
次いで、図２７に示すように、周辺回路領域IIのゲート電極１７ｄの横のnウェル４にp型不純物をイオン注入して、p型ソース／ドレイン領域４２を形成する。そのp型不純物として、例えば、BF2を加速エネルギ４０keV、ドーズ量４．０×１０15cm-2の条件でイオン注入する。
なお、このイオン注入は不図示のレジストパターンをマスクにして行われ、セル領域Iとn型ソース／ドレイン領域３９には上記のp型不純物は注入されない。
ここまでの工程により、周辺回路領域IIには、p型MOSトランジスタTRpとn型MOSトランジスタTRnの基本構造が完成したことになる。
次に、図２８に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１の上側全面に、CVD法により厚さ約１００nmの酸化シリコン膜と厚さ約１６０nmのBPSG膜をこの順に形成し、これらの積層膜を層間絶縁膜４０とする。
そして、各ソース／ドレイン領域２１、３９、４２内の不純物の活性化と、層間絶縁膜４０の膜質安定化のために、窒素雰囲気中で基板温度８５０℃、処理時間３０分の条件でアニールを行う。
その後に、層間絶縁膜４０の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。
次いで、層間絶縁膜４０をパターニングしてコンタクトホール４０ａ形成し、その中にタングステンを主にして構成される導電性プラグ４３をコンタクトホール４０ａ内に埋め込んで、各ソース／ドレイン領域２１、３９、４２に導電性プラグ４３を電気的に接続する。
更に、層間絶縁膜４０の上にアルミニウム膜を含む金属積層膜をスパッタ法で形成する。その金属積層膜はフォトリソグラフィによりパターニングされ、導電性プラグ４３と電気的に接続された金属配線４１となる。
以上により、この半導体装置の基本構造が完成したことになる。
この半導体装置では、図１６を参照して説明したように、素子分離絶縁膜６の傾斜面６ａにおいて導電パターン１３ａの側面が裾を引いたように形成されることで、中間絶縁膜１６の残渣１６ａの横に導電パターン１３ａのストリンガー１３ｓが残ってしまう。
図３５は、この半導体装置の電子顕微鏡像を基にして描いた平面図（上）と断面図（下）であり、隣接するフローティングゲート１３ｃの間にストリンガー１３ｓが発生している。
このストリンガー１３ｓにより、行方向に隣接するフラッシュメモリセルFLのフローティングゲート１３ｃ同士が電気的に短絡する。その結果、フローティングゲート１３ｃに蓄積されている電子がストリンガー１３ｓを通じて他のフローティングゲート１３ｃに漏れてしまい、チャージロス不良が発生し易くなる。
特に、このような問題は、図１６のように素子分離絶縁膜６と導電パターン１３ａとの間に位置ずれが発生し、素子分離絶縁膜６の傾斜面６ａに導電パターン１３ａの側面が位置する場合に顕著となる。
このように、フラッシュメモリセルを備えた半導体装置では、素子分離絶縁膜６と導電パターン１３ａとが位置ずれをした場合であっても、チャージロス不良等の不良が発生し難い構造が求められる。
本願発明者は、この点に鑑み、以下に説明するような本発明の実施の形態に想到した。なお、以下の各実施形態で参照する図面において、予備的事項で説明したのと同一の要素には予備的事項と同じ符号を付し、その説明は省略する。
（２）第１実施形態
図３６〜図４１は、本発明の第１実施形態に係る半導体装置の製造途中の平面図である。
図４２及び図４３は、セル領域Iにおけるこの半導体装置の製造途中の平面図である。そして、図３６〜図４１のセル領域Iにおける各断面図は、図４２及び図４３のX1−X1線、X2−X2線、及びY1−Y1線に沿う断面図に相当する。
この半導体装置を作製するには、まず、既述の図１〜図９の工程を行うことにより、図３６に示すように、第１導電膜１３の上に第１レジストパターン１５が形成された構造を得る。
次に、図３７に示すように、第１レジストパターン１５をマスクにしながらRIEにより第１導電膜１３をドライエッチングし、第１導電膜１３を素子分離絶縁膜６の上で互いに分離された複数の導電パターン１３ａとする。
ここで、このエッチングにより導電パターン１３ａの側面が素子分離絶縁膜６の傾斜面６ａ上で裾をひくと、予備的事項で説明したような導電パターン１３ａのストリンガーが後で発生してしまう。
そこで、本実施形態では、このエッチングを以下のように２ステップに分けて行うことで、導電パターン１３ａの側面の裾引きを防止する。
図４８は、このエッチングで使用されるRIE装置の構成図である。
このRIE装置１００は、減圧可能なチャンバ１０４と、その内部に互いに対向するように設けられた陰極１０１及び陽極１０５とを有する。
このうち、陰極１０１は、シリコン基板１の載置台を兼ねており、不図示のヒータによってシリコン基板１を所定の温度に加熱することができる。また、陰極１０１と陽極１０５は、それぞれバイアス用高周波電源１０２とプラズマ発生用高周波電源１０３とに接続される。
これらのうち、バイアス用高周波電源１０２の周波数は例えば１３．５６MHzであり、プラズマ発生用高周波電源１０３の周波数は例えば１２．５６MHzである。
なお、チャンバ１０４の側壁は、不図示のヒータによって所定の温度に加熱される。
図４４（ａ）、（ｂ）は、このRIE装置１００を用いて行われる２ステップのエッチングについて説明するための断面図である。
最初の第１エッチングでは、図４４（ａ）に示すように、第１レジストパターン１５で覆われていない部分の第１導電膜１３を完全にエッチングして導電パターン１３ａを形成する。
このとき、エッチングガスと第１レジストパターン１５との反応により有機系の堆積物９０が導電パターン１３ａの側面１３ｅに付着する。その側面１３ｅのうち、第１レジストパターン１５に近い上部１３ｘは、エッチングが素子分離絶縁膜６に達するまでエッチング雰囲気に長時間曝されるため、他の部分と比べて堆積物９０が多く付着する。これに対し、素子分離絶縁膜６に近い側面１３ｅの底部１３ｙは、エッチング雰囲気に曝される時間が短いため、上部１３ｘと比較して付着する堆積物９０が少ない。
本ステップでのエッチングガスは特に限定されないが、例えばCl2ガス、HBrガス、及びO2含有Heガスの混合ガスがエッチングガスとして使用される。
このうち、Cl2ガスとHBrガスは、アモルファスシリコンよりなる第１導電膜１３のエッチングレートを速めるように寄与する。HBrガスは、更に第１レジストパターン１５と第１導電膜１３とのエッチング選択比を高める役割も担う。そして、O2ガスによって第１導電膜１３と素子分離絶縁膜６とのエッチング選択比が高められ、素子分離絶縁膜６がエッチングのストッパとなる。
このような第１エッチングの条件は特に限定されない。本実施形態では以下のような条件を採用する。
・陰極１０１の温度…６０〜７０℃
・チャンバ１０４の側壁の温度…６５〜７５℃
・チャンバ１０４内の圧力…４〜８mTorr
・バイアス用高周波電源１０２のパワー…７０〜９０W
・プラズマ発生用高周波電源１０３のパワー…５３０〜５９０W
・エッチングガスの流量比（HBr：O2含有He：Cl2）＝５：１：１
次の第２エッチングでは、図４４（ｂ）に示すように、単位時間あたりに発生する堆積物９０の量が第１エッチングのそれよりも多くなるような条件を用いて、側面１３ｅのエッチングを行う。
このようにすると、側面１３ｅには、第１エッチングのときよりも多くの堆積物９０が堆積する。
特に、側面１３ｅの上部１３ｘは、第１エッチングと本エッチングで発生した堆積物９０で厚く覆われているので、エッチングが殆ど進行しない。
これに対し、側面１３ｅの底部１３ｙでは、上部１３ｘと比較して第１エッチングで付着した堆積物９０が少なく、且つ第２エッチングで発生した堆積物９０も少ない。そのため、底部１３ｙでは堆積物９０によるエッチングマスクの効果が薄く、エッチングが基板１の横方向に進行してノッチ１３ｗが形成される。
また、ノッチ１３ｗよりも上にある側面１３ｅのうち、堆積物９０の付着量が比較的少ない下部１３ｚでは、堆積物９０のマスク能力が低いため、点線円内のように側面の形状がノッチ１３ｗの窪む方向Tに傾斜する場合もある。
上記のように単位時間あたりに発生する堆積物９０の量を第１エッチングよりも増やすには、第１エッチングと比較してO2含有Heガスの流量を増やしてO2ガス流量を増やすか、又はCl2ガスの流量を減らせばよい。或いは、第１エッチングと比較して、陰極１０１の温度（基板温度）を低くしたり、チャンバ１０４の側壁の温度を低くしたりしても、単位時間あたりに発生する堆積物９０の量を第１エッチングよりも増やすことができる。
本実施形態では、Cl2ガスの流量を０とし、HBrガスとO2含有Heガスとの混合ガスをエッチングガスとして使用することで、エッチングガス中に含まれるCl2ガスの流量を第１エッチングのそれよりも減らし、単位時間あたりに発生する堆積物９０の量を増やす。
また、この第２エッチングは、第１レジストパターン１５で覆われていない部分の素子分離絶縁膜６が露出した状態で行われるため、素子分離絶縁膜６がエッチング雰囲気に曝されて不必要にエッチングされるおそれがある。
そのため、素子分離絶縁膜６と導電膜１３とのエッチング選択比が第１エッチングにおけるよりも高くなるような条件下でこの第２エッチングを行い、素子分離絶縁膜６のエッチングを抑制するのが好ましい。
素子分離絶縁膜６と導電膜１３とのエッチング選択比は、エッチングガス中に含まれるO2ガス流量によりコントロールでき、該O2ガス流量を多くするほど素子分離絶縁膜６のエッチング速度が導電膜１３のそれよりも低下する。したがって、第２エッチングにおけるO2ガスの流量を第１エッチングにおけるよりも多くすることで、素子分離絶縁膜６と導電膜１３とのエッチング選択比を第１エッチングにおけるよりも高くすることができる。
これ以外の条件は特に限定されないが、一例として以下のような条件が採用される。
・陰極１０１の温度…６０〜７０℃
・チャンバ１０４の側壁の温度…６５〜７５℃
・チャンバ１０４内の圧力…４６〜５４mTorr
・バイアス用高周波電源１０２のパワー…９０〜１１０W
・プラズマ発生用高周波電源１０３のパワー…５７０〜６３０W
・エッチングガスの流量比（HBr：O2含有He）＝１６：１
図４５（ａ）、（ｂ）は、この２ステップのエッチングを終了後の導電パターン１３ａのSEMによる断面像を基にして描いた図である。
これらに示されるように、ノッチ１３ｗは、活性領域ARにおけるシリコン基板１側に窪んだ形状となる。
また、この例では、ノッチ１３ｗよりも上にある導電パターン１３ａの側面１３ｅは、シリコン基板１に対して垂直となっている。
この後に、第１レジストパターン１５は除去される。
図４２は、この工程を終了後の平面図である。
これに示されるように、導電パターン１３ａは、行方向に延在するストライプ状の平面形状を有し、列方向に間隔をおいて複数形成される。
また、導電パターン１３ａの側面１３ｅは素子分離絶縁膜６上に位置する。そして、上記のノッチ１３ｗの窪みの方向T（図４４（ｂ）参照）は、図４２に示される列方向に平行となる。
次に、図３８に示すように、素子分離絶縁膜６と導電パターン１３ａのそれぞれの上に中間絶縁膜１６としてONO膜を形成する。
その中間絶縁膜１６は、図１１を参照して説明したのと同じ条件で形成され、第１熱酸化膜１６ｘ、窒化シリコン膜１６ｙ、及び第２熱酸化膜１６ｚをこの順に形成してなる。
その後、予備的事項で説明した図１２〜図１５の工程を行うことにより、図３９に示すように、第２レジストパターン２０をマスクにしたエッチングを中間絶縁膜１６まで行う。
そのエッチングは例えばRIEエッチングチャンバ内で行われ、金属シリサイド膜１８と第２導電膜１７に対するエッチングガスとしてはCl2ガス、O2ガス、及びHBrガスの混合ガスが使用される。
一方、中間絶縁膜１６に対するエッチングガスとしては、CF4ガスとO2ガスとの混合ガスが使用される。
RIEは、シリコン基板１の上面に垂直な方向でエッチングレートが最大となる異方性エッチングである。したがって、導電パターン１３ａの上面に形成された中間絶縁膜１６はエッチングにより完全に除去することが可能であるが、導電パターン１３ａの側面に形成された中間絶縁膜１６は、シリコン基板１の垂直方向の膜厚が他の部分よりも厚いため完全に除去することはできない。
その結果、図３９の点線円内に示されるように、導電パターン１３ａの側面１３ｅに中間絶縁膜１６の残渣１６ａが残ることになる。
次いで、図４０に示すように、上記のRIEエッチングチャンバを引き続き使用しながら、エッチングガスをCl2、O2、及びHBrとの混合ガスに切り替える。これにより、第２レジストパターン２０で覆われていない部分の導電パターン１３ａをRIEにより除去し、エッチングされずに残存する導電パターン１３ａをフローティングゲート１３ｃとする。
このとき、図３７のエッチング工程で導電パターン１３ａの側面１３ｅにノッチ１３ｗを入れておいたので、このエッチングでは残渣１６ａが導電パターン１３ａのマスクにならず、残渣１６ａの横に導電パターン１３ａのストリンガーが発生しない。
図４３は、この工程を終了した後の平面図である。
これに示されるように、中間絶縁膜１６の残渣１６ａは行方向に隣り合う二つのフローティングゲート１３ｃの一方から他方に延在するが、残渣１６ａの横に導電パターン１３ａのストリンガーはないので、隣接するフローティングゲート１３ｃ同士が電気的に短絡するおそれはない。
この後は、既述の図１７〜図２８の工程を行うことにより、図４１に示すような本実施形態に係る半導体装置の基本構造を完成させる。
以上説明した本実施形態によれば、図４４（ａ）、（ｂ）を参照して説明したように、第１導電膜１３に対するエッチングを第１エッチングと第２エッチングに分けて行い、第２エッチングにおいて導電パターン１３ａの側面にノッチ１３ｗを形成した。
そのため、図４０の工程において導電パターン１３ａをエッチングするときに、中間絶縁膜１６の残渣１６ａが導電パターン１３ａのマスクにならず、このエッチングが終了した後に残渣１６ａの横に導電パターン１３ａのストリンガーが発生しない。
よって、導電性のストリンガーによって隣接するフローティングゲート１３ｃ同士が電気的に短絡する危険性が低減され、フラッシュメモリのチャージロス不良を低減でき、ひいては半導体装置の歩留まりを向上させることができる。
しかも、この方法では、第１導電膜１３に対するエッチングを第１エッチング（図４４（ａ））と第２エッチング（図４４（ｂ））の２ステップに分けるだけでよく、新たな工程を追加する必要がないので、工程追加に伴うコスト上昇や歩留まり低下の懸念がない。
ところで、導電パターン１３ａのノッチ１３ｗの後退量は、以下に説明するように、上記の第２エッチング（図４４（ｂ））におけるエッチング時間により調節できる。
図４６（ａ）、（ｂ）は、第２エッチングのエッチング時間を変えた場合における、導電パターン１３ａのSEMによる断面像を基にして描いた図である。このうち、図４６（ａ）は、第２エッチングのエッチング時間を６５秒とした場合のもので、図４６（ｂ）は３５秒としたものである。
なお、ノッチ１３ｗの後退量ΔLは、ノッチ１３ｗが活性領域AR側に最も後退した点Aと、導電パターン１３ａの側面のうち活性領域ARから最も離れた点Bとの間隔を言う。
図４６（ａ）に示すように、第２エッチングのエッチング時間が６５秒の場合は後退量ΔLが約１２．５７nmとなる。これに対し、図４６（ｂ）に示すように、エッチング時間が３５秒の場合は後退量ΔLが約６．８６nmとなる。
この結果をグラフに示すと図４７のようになる。
図４７において、グラフの横軸は第２エッチングのエッチング時間を示し、縦軸は後退量ΔLを示す。これに示されるように、第２エッチングのエッチング時間を長くすることで、後退量ΔLが大きくなることが明らかとなった。
また、本願発明者が行った別の調査によれば、第２エッチングのエッチング時間が同一であっても、エッチングガスに含まれるO2ガスの流量を多くすることによって後退量ΔLが大きくなることも明らかとなった。
このように、第２エッチングにおけるエッチング時間やO2ガスの流量を制御することにより、所望の後退量ΔLを有するノッチ１３ｗを形成することができる。
（３）第２実施形態
上記した第１実施形態では、LOCOS用の素子分離絶縁膜６の傾斜面上において、導電パターン１３ａの裾引きが発生するのを防止した。
そのような裾引きは、LOCOSに限らず、STI(Shallow Trench Isolation)用の素子分離絶縁膜の上面に傾斜面が生じている場合でも発生する。
本実施形態では、素子分離構造としてSTIを採用した場合について説明する。
図４９〜図５４は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
この半導体装置を製造するには、まず、図４９に示すように、p型シリコン基板１の表面を熱酸化して厚さが約３nmの熱酸化膜２を形成する。更に、その熱酸化膜２の上に、CVD法により窒化シリコン膜３を厚さ約１２０nmに形成する。
次に、図５０に示すように、フォトリソグラフィにより窒化シリコン膜３をパターニングする。そして、この窒化シリコン膜３をマスクにして熱酸化膜２とシリコン基板１とをRIEでエッチングすることにより、シリコン基板１に素子分離溝１ａを形成する。
次いで、図５１に示すように、素子分離溝１ａ内と窒化シリコン膜３の上に、素子分離絶縁膜７０としてCVD法により酸化シリコン膜を形成し、その素子分離絶縁膜で素子分離溝１ａを完全に埋め込む。
その後に、図５２に示すように、窒化シリコン膜３上の余分な素子分離絶縁膜７０をCMP法により研磨して除去し、素子分離溝１ａ内にのみ素子分離絶縁膜７０を残す。
次に、図５３に示すように、燐酸溶液で窒化シリコン膜３をウエットエッチングし、更にフッ酸溶液で熱酸化膜２をウエットエッチングすることにより、シリコン基板１の清浄面を露出させる。
この後は、予備的事項で説明した図６〜図２８の工程を行うことにより、図５４に示すような本実施形態に係る半導体装置の基本構造を完成させる。
このようにして形成されたSTI用の素子分離絶縁膜６は、例えば図５３のウエットエッチング工程において熱酸化膜２を除去するときにエッチングされ、その上面に傾斜面が形成されることがある。
予備的事項で説明したように、その傾斜面は、第１導電膜１３のエッチング工程（図１０）において、導電パターン１３ａの側面の裾引きを助長してしまう。
そのため、このようにSTIにより素子分離を行う場合においても、第１実施形態のように２ステップのエッチング（図４４（ａ）、（ｂ））により第１導電膜１３をエッチングし、導電パターン１３ａの側面にノッチ１３ｗを形成するのが好ましい。第１実施形態で説明したように、そのノッチ１３ｗによって導電パターン１３ａのストリンガーが発生するのが抑制され、隣接するフローティングゲート１３ｃがストリンガーによって電気的に短絡する危険性が低減される。
以下に、本発明の特徴について付記する。
（付記１） 半導体基板と、
前記半導体基板に形成される素子分離絶縁膜と、
前記半導体基板の上、及び前記素子分離絶縁膜の上に形成され、前記素子分離絶縁膜の上に側面を有する導電パターンと、
前記素子分離絶縁膜の上、前記導電パターンの上、及び前記導電パターンの前記側面に形成される絶縁膜と
を有し、
前記導電パターンの前記側面にノッチが形成されたことを特徴とする半導体装置。
（付記２） 前記素子分離絶縁膜は、前記半導体基板の第１方向に延在し、
前記絶縁膜は、前記第１方向に直交する第２方向に延在し、
前記ノッチは、前記第２方向であって前記半導体基板側に窪んだ形状を有することを特徴とする付記１に記載の半導体装置。
（付記３） 前記導電パターンは、該導電パターンの前記側面の底部に前記ノッチを有し、
前記ノッチよりも上にある前記導電パターンの前記側面が前記半導体基板に垂直、又は前記ノッチよりも上にある前記導電パターンの前記側面の下部が前記ノッチの窪む方向に傾斜していることを特徴とする付記２に記載の半導体装置。
（付記４） 前記素子分離絶縁膜は、前記半導体基板の表面に対して傾斜した傾斜面と平坦部とを有し、前記ノッチは前記傾斜面又は平坦部の上にあることを特徴とする付記２又は付記３に記載の半導体装置。
（付記５） 前記導電パターンはフラッシュメモリセルのフローティングゲートであり、
前記絶縁膜は前記フラッシュメモリセルの中間絶縁膜であり、
前記中間絶縁膜の上に前記フラッシュメモリセルのコントロールゲートが形成されたことを特徴とする付記１〜付記４のいずれかに記載の半導体装置。
（付記６） 半導体基板に素子分離絶縁膜を形成し、
前記素子分離絶縁膜の上に導電膜を形成し、
前記導電膜を第１エッチング及び第２エッチングによりパターニングして導電パターンとすることを含み、
前記第２エッチングの条件は、該第２エッチングにより前記導電パターンの側面に堆積する堆積物が前記第１エッチングにより前記側面に堆積する堆積物よりも多くなる条件であることを特徴とする半導体装置の製造方法。
（付記７） 前記第２エッチングの条件は、単位時間あたりに発生する前記堆積物の量が、前記第１エッチングの条件におけるよりも多くなる条件であることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８） 前記導電膜としてシリコン膜を形成し、
前記第１エッチングと前記第２エッチングの少なくとも一方においてCl2ガスを含むエッチングガスを用い、
前記第２エッチングにおける前記Cl2ガスの流量を前記第１エッチングにおけるよりも減らすことにより、前記第２エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第１エッチングにおけるよりも増やすことを特徴とする付記７に記載の半導体装置の製造方法。
（付記９） 前記導電膜としてシリコン膜を形成し、
前記第１エッチングと前記第２エッチングの少なくとも一方においてO2ガスを含むエッチングガスを用い、
前記第２エッチングにおける前記O2ガスの流量を前記第１エッチングにおけるよりも増やすことにより、前記第２エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第１エッチングにおけるよりも増やすことを特徴とする付記７に記載の半導体装置の製造方法。
（付記１０） 前記導電膜としてシリコン膜を形成し、
前記第２エッチングにおける基板温度を前記第１エッチングにおけるよりも低くすることにより、前記第２エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第１エッチングにおけるよりも増やすことを特徴とする付記７に記載の半導体装置の製造方法。
（付記１１） 前記導電膜としてシリコン膜を形成し、
前記第２エッチングで使用されるエッチングチャンバの側壁の温度を前記第１エッチングにおけるよりも低くすることにより、前記第２エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第１エッチングにおけるよりも増やすことを特徴とする付記７に記載の半導体装置の製造方法。
（付記１２） 前記第１エッチング及び前記第２エッチングにおけるエッチングガスとして、Cl2ガス、O2ガス、及びHBrの少なくとも一つを含むガスを使用することを特徴とする付記８〜付記１１のいずれかに記載の半導体装置の製造方法。
（付記１３） 前記第１エッチングと前記第２エッチングは、反応性イオンエッチングにより行われることを特徴とする付記８〜付記１１のいずれかに記載の半導体装置の製造方法。
（付記１４） 前記第２エッチングにより、前記導電パターンの側面にノッチが形成されることを特徴とする付記６〜付記１３のいずれかに記載の半導体装置の製造方法。
（付記１５） 前記第２エッチングのエッチング時間、又は該第２エッチングのエッチングガス中に含まれるO2ガス流量により、前記ノッチの後退量を制御することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６） 前記第２エッチングの条件は、前記第１エッチングの条件と比較して、前記素子分離絶縁膜と前記導電膜とのエッチング選択比が高くなる条件であることを特徴とする付記６〜付記１５のいずれかに記載の半導体装置の製造方法。
（付記１７） 前記素子分離絶縁膜として酸化シリコン膜を形成すると共に、前記導電膜としてシリコン膜を形成し、
前記第１エッチング及び前記第２エッチングにおけるエッチングガスとしてCl2ガスとO2ガスとを含むガスを用いて、
前記第２エッチングの前記条件を、前記エッチングガス中のO2ガスの流量が前記第１エッチングにおけるよりも多くなる条件とすることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８） 前記素子分離絶縁膜の上、前記導電パターンの上、及び該導電パターンの側面に絶縁膜を形成し、
前記絶縁膜の上にコントロールゲート用導電膜を形成し、
前記前記コントロールゲート用導電膜をパターニングしてコントロールゲートにし、
前記絶縁膜をパターニングして前記コントロールゲートの下に残し、
前記導電パターンをパターニングして前記コントロールゲートの下にフローティングゲートとして残すことを特徴とする付記６〜付記１７のいずれかに記載の半導体装置の製造方法。
図１は、予備的事項に係る半導体装置の製造途中の断面図（その１）である。 図２は、予備的事項に係る半導体装置の製造途中の断面図（その２）である。 図３は、予備的事項に係る半導体装置の製造途中の断面図（その３）である。 図４は、予備的事項に係る半導体装置の製造途中の断面図（その４）である。 図５は、予備的事項に係る半導体装置の製造途中の断面図（その５）である。 図６は、予備的事項に係る半導体装置の製造途中の断面図（その６）である。 図７は、予備的事項に係る半導体装置の製造途中の断面図（その７）である。 図８は、予備的事項に係る半導体装置の製造途中の断面図（その８）である。 図９は、予備的事項に係る半導体装置の製造途中の断面図（その９）である。 図１０は、予備的事項に係る半導体装置の製造途中の断面図（その１０）である。 図１１は、予備的事項に係る半導体装置の製造途中の断面図（その１１）である。 図１２は、予備的事項に係る半導体装置の製造途中の断面図（その１２）である。 図１３は、予備的事項に係る半導体装置の製造途中の断面図（その１３）である。 図１４は、予備的事項に係る半導体装置の製造途中の断面図（その１４）である。 図１５は、予備的事項に係る半導体装置の製造途中の断面図（その１５）である。 図１６は、予備的事項に係る半導体装置の製造途中の断面図（その１６）である。 図１７は、予備的事項に係る半導体装置の製造途中の断面図（その１７）である。 図１８は、予備的事項に係る半導体装置の製造途中の断面図（その１８）である。 図１９は、予備的事項に係る半導体装置の製造途中の断面図（その１９）である。 図２０は、予備的事項に係る半導体装置の製造途中の断面図（その２０）である。 図２１は、予備的事項に係る半導体装置の製造途中の断面図（その２１）である。 図２２は、予備的事項に係る半導体装置の製造途中の断面図（その２２）である。 図２３は、予備的事項に係る半導体装置の製造途中の断面図（その２３）である。 図２４は、予備的事項に係る半導体装置の製造途中の断面図（その２４）である。 図２５は、予備的事項に係る半導体装置の製造途中の断面図（その２５）である。 図２６は、予備的事項に係る半導体装置の製造途中の断面図（その２６）である。 図２７は、予備的事項に係る半導体装置の製造途中の断面図（その２７）である。 図２８は、予備的事項に係る半導体装置の製造途中の断面図（その２８）である。 図２９は、予備的事項に係る半導体装置のセル領域における製造途中の平面図（その１）である。 図３０は、予備的事項に係る半導体装置のセル領域における製造途中の平面図（その２）である。 図３１は、予備的事項に係る半導体装置のセル領域における製造途中の平面図（その３）である。 図３２は、予備的事項に係る半導体装置のセル領域における製造途中の平面図（その４）である。 図３３は、予備的事項に係る半導体装置のセル領域における製造途中の平面図（その５）である。 図３４は、予備的事項に係る半導体装置のSEMによる断面像を基にして描いた図である。 図３５は、予備的事項に係る半導体装置の電子顕微鏡像を基にして描いた平面図と断面図である。 図３６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図４０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図４１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図４２は、本発明の第１実施形態に係る半導体装置のセル領域における製造途中の平面図（その１）である。 図４３は、本発明の第１実施形態に係る半導体装置のセル領域における製造途中の平面図（その２）である。 図４４（ａ）、（ｂ）は、本発明の第１実施形態における２ステップのエッチングについて説明するための断面図である。 図４５（ａ）、（ｂ）は、本発明の第１実施形態における２ステップのエッチングを終了後のSEMによる断面像を基にして描いた図である。 図４６（ａ）、（ｂ）は、本発明の第１実施形態における第２ステップのエッチング時間を変えた場合における、導電パターンのSEMによる断面像を基にして描いた図である。 図４７は、本発明の第１実施形態において、第２ステップのエッチング時間とノッチの後退量との関係を調査して得られたグラフである。 図４８は、本発明の第１実施形態において使用されるRIE装置の構成図である。 図４９は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図５０は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図５１は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図５２は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図５３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図５４は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。
符号の説明
１…シリコン基板、１ａ…素子分離溝、２…熱酸化膜、３…窒化シリコン膜、４…nウェル、６…素子分離絶縁膜、１０…不純物拡散領域、１１…トンネル絶縁膜、１３…第１導電膜、１３ａ…導電パターン、１３ｓ…ストリンガー、１３ｃ…フローティングゲート、１５…第１レジストパターン、１５ａ…窓、１６…中間絶縁膜、１６ａ…中間絶縁膜の残渣、１７…第２導電膜、１７ａ…コントロールゲート、１７ｄ…ゲート電極、１９…キャップ絶縁膜、２０…第２レジストパターン、２１…n型ソース／ドレイン領域、２７…保護絶縁膜、３０…第３レジストパターン、３１…n型ライトドープ拡散領域、３２…p型ライトドープ拡散領域、３３…サイドウォール用絶縁膜、３３ａ…第１絶縁性サイドウォール、３４…第２絶縁性サイドウォール、３５…第４レジストパターン、３５ａ…窓、３７…第５レジストパターン、３７ａ…窓、３８…n型ソースライン、３９…n型ソース／ドレイン領域、４０…層間絶縁膜、４１…金属配線、４２…p型ソース／ドレイン領域、４３…導電性プラグ、４５…保護絶縁膜、７０…素子分離絶縁膜、１００…RIE装置、１０１…陰極、１０２…バイアス用高周波電源、１０３…プラズマ発生用高周波電源、１０４…チャンバ、１０５…陽極。

Claims (10)

  1. 半導体基板と、
    前記半導体基板に形成される素子分離絶縁膜と、
    前記半導体基板の上、及び前記素子分離絶縁膜の上に形成され、前記素子分離絶縁膜の上に側面を有する導電パターンと、
    前記素子分離絶縁膜の上、前記導電パターンの上、及び前記導電パターンの前記側面に形成される絶縁膜と
    を有し、
    前記導電パターンの前記側面にノッチが形成されたことを特徴とする半導体装置。
  2. 前記素子分離絶縁膜は、前記半導体基板の第１方向に延在し、
    前記絶縁膜は、前記第１方向に直交する第２方向に延在し、
    前記ノッチは、前記第２方向であって前記半導体基板側に窪んだ形状を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記導電パターンは、該導電パターンの前記側面の底部に前記ノッチを有し、
    前記ノッチよりも上にある前記導電パターンの前記側面が前記半導体基板に垂直、又は前記ノッチよりも上にある前記導電パターンの前記側面の下部が前記ノッチの窪む方向に傾斜していることを特徴とする請求項２に記載の半導体装置。
  4. 前記素子分離絶縁膜は、前記半導体基板の表面に対して傾斜した傾斜面と平坦部とを有し、前記ノッチは前記傾斜面又は前記平坦部の上にあることを特徴とする請求項２又は請求項３に記載の半導体装置。
  5. 半導体基板に素子分離絶縁膜を形成し、
    前記素子分離絶縁膜の上に導電膜を形成し、
    前記導電膜を第１エッチング及び第２エッチングによりパターニングして導電パターンとすることを含み、
    前記第２エッチングの条件は、該第２エッチングにより前記導電パターンの側面に堆積する堆積物が前記第１エッチングにより前記側面に堆積する堆積物よりも多くなる条件であることを特徴とする半導体装置の製造方法。
  6. 前記第２エッチングの条件は、単位時間あたりに発生する前記堆積物の量が、前記第１エッチングの条件におけるよりも多くなる条件であることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記導電膜としてシリコン膜を形成し、
    前記第１エッチングと前記第２エッチングの少なくとも一方においてCl2ガスを含むエッチングガスを用い、
    前記第２エッチングにおける前記Cl2ガスの流量を前記第１エッチングにおけるよりも減らすことにより、前記第２エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第１エッチングにおけるよりも増やすことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記導電膜としてシリコン膜を形成し、
    前記第１エッチングと前記第２エッチングの少なくとも一方においてO2ガスを含むエッチングガスを用い、
    前記第２エッチングにおける前記O2ガスの流量を前記第１エッチングにおけるよりも増やすことにより、前記第２エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第１エッチングにおけるよりも増やすことを特徴とする請求項６に記載の半導体装置の製造方法。
  9. 前記導電膜としてシリコン膜を形成し、
    前記第２エッチングにおける基板温度を前記第１エッチングにおけるよりも低くすることにより、前記第２エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第１エッチングにおけるよりも増やすことを特徴とする請求項６に記載の半導体装置の製造方法。
  10. 前記導電膜としてシリコン膜を形成し、
    前記第２エッチングで使用されるエッチングチャンバの側壁の温度を前記第１エッチングにおけるよりも低くすることにより、前記第２エッチングにおいて単位時間あたりに発生する前記堆積物の量を前記第１エッチングにおけるよりも増やすことを特徴とする請求項６に記載の半導体装置の製造方法。
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