JP2008205404A - 半導体装置とその製造方法 - Google Patents

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    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Abstract

【課題】熱酸化膜の増速酸化に伴って発生する不都合を回避することが可能な半導体装置とその製造方法を提供すること。
【解決手段】フローティングゲート８ａ、中間絶縁膜１２、及びコントロールゲート１６ａを備えたフラッシュメモリセルFLを形成する工程と、第１、第２不純物拡散領域２４ａ、２４ｂを形成する工程と、シリコン基板１とフローティングゲート８ａの表面を熱酸化する工程と、レジストパターン３９の窓３９ｂを通じて一部領域PRにおけるトンネル絶縁膜５をエッチングする工程と、一部領域PRにおける第１不純物拡散領域２４ａ上に金属シリサイド層４０を形成する工程と、フラッシュメモリセルFLを覆う層間絶縁膜４３を形成する工程と、層間絶縁膜４３の第１ホール４３ａ内に、金属シリサイド層４０に接続された導電性プラグ４４を形成する工程とを有する半導体装置の製造方法による。
【選択図】図３５

Description

本発明は、半導体装置とその製造方法に関する。
LSI等の半導体装置では、半導体基板の表層にソース／ドレイン領域等の不純物拡散領域を形成し、該不純物拡散領域の上にゲート絶縁膜等として熱酸化膜を形成する。このとき、熱酸化膜の成長レートは、不純物拡散領域における不純物濃度が高いほど速くなる傾向がある。このような現象は増速酸化と呼ばれる。
半導体基板に形成される不純物拡散領域の濃度は、その不純物拡散領域が担う役割に応じて最適化される。そのため、一つのチップ内の複数の不純物拡散領域の全てが同じ濃度ということは稀で、通常は各不純物拡散領域の濃度は異なる。
但し、このようにそれぞれの不純物拡散領域の濃度が異なると、濃度の高い不純物拡散領域の上では、上記の増速酸化によって他の部分よりも熱酸化膜が厚く成長してしまう。その熱酸化膜は、不純物拡散領域の表層に金属シリサイド層を形成する前にエッチングして除去する必要があるが、このように厚い熱酸化膜にエッチング時間を合わせると、エッチングが他の部分の薄い熱酸化膜よりも下に進行し、素子分離絶縁膜等にもエッチングが及んでしまう。
これにより、例えば特許文献１に開示されるように、トランジスタの活性領域の端部においてリーク電流が増大するという問題が発生する。
特許文献１では、このような問題を回避するため、熱酸化膜をシリコン窒化膜で覆い、シリコン窒化膜の下の熱酸化膜が増速酸化されるのを防止している（段落番号００４０）。
また、特許文献２では、増速酸化を防止する機能を有する窒素等の物質を半導体基板にイオン注入している（段落番号００６０）。
特開２００３−２８２７４０号公報 特開２００２−２８０４６４号公報
本発明の目的は、熱酸化膜の増速酸化に伴って発生する不都合を回避することが可能な半導体装置とその製造方法を提供することにある。
本発明の一観点によれば、半導体基板と、前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、少なくとも前記第１、第２不純物拡散領域上とその間の前記半導体基板上とに形成された熱酸化膜と、前記熱酸化膜の上に第１導電膜よりなるフローティングゲート、中間絶縁膜、及び第２導電膜よりなるコントロールゲートを順に積層してなり、前記第１、第２不純物拡散領域をソース／ドレイン領域とするフラッシュメモリセルと、前記フラッシュメモリセルを覆い、前記第１不純物拡散領域の上方に第１ホールを備えた層間絶縁膜と、前記第１ホール内に形成された第１導電性プラグとを有し、前記熱酸化膜が前記第１不純物拡散領域の一部領域上で除去されたと共に、該第１部領域の前記第１不純物拡散領域上に金属シリサイド層が形成され、該金属シリサイド層と前記導電性プラグとが接続された半導体装置が提供される。
また、本発明の別の観点によれば、半導体基板の上に、熱酸化膜、第１導電膜、及び中間絶縁膜を順に形成する工程と、前記中間絶縁膜の上に第２導電膜を形成する工程と、前記第１導電膜、前記中間絶縁膜、及び前記第２導電膜をパターニングすることにより、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、前記コントロールゲートの横の前記半導体基板に、前記フラッシュメモリセルのソース／ドレイン領域となる第１、第２不純物拡散領域を形成する工程と、前記第１、第２不純物拡散領域を形成した後、前記半導体基板と前記フローティングゲートのそれぞれの表面を熱酸化する工程と、前記熱酸化の後、前記熱酸化膜と前記フラッシュメモリセルの上に、前記第１不純物拡散領域の一部領域の上方に窓を備えたレジストパターンを形成する工程と、前記窓を通じて前記一部領域における前記熱酸化膜をエッチングして除去する工程と、前記レジストパターンを除去する工程と、前記一部領域における前記第１不純物拡散領域上に金属シリサイド層を形成する工程と、前記フラッシュメモリセルを覆う層間絶縁膜を形成する工程と、前記一部領域の上の前記層間絶縁膜に第１ホールを形成する工程と、前記第１ホール内に、前記金属シリサイド層に接続された導電性プラグを形成する工程と、を有する半導体装置の製造方法が提供される。
次に、本発明の作用について説明する。
本発明によれば、半導体基板とフローティングゲートのそれぞれの表面を熱酸化することにより、フラッシュメモリセルのリテンション特性を向上させる。そして、この熱酸化の際、第１不純物拡散領域の一部領域において増速酸化によって厚く成長した熱酸化膜を、レジストパターンの窓を通じてエッチングして除去する。
これにより、上記の一部領域において、半導体基板と高融点金属膜との反応が熱酸化膜によって阻害されるのを防ぐことができ、該一部領域に金属シリサイド層を形成することができる。その結果、導電性プラグと第１不純物拡散領域とが金属シリサイド層を介して電気的に接続されるようになり、導電性プラグが第１不純物拡散領域と直接接続される場合と比較して、導電性プラグのコンタクト抵抗を低減することが可能となる。
本発明によれば、増速酸化によって厚く成長した熱酸化膜を除去するので、その熱酸化膜を除去した部分の不純物拡散領域に金属シリサイド層を形成することができ、導電性プラグと不純物拡散領域との間の抵抗を低減することが可能となる。
（１）予備的事項についての説明
本発明の実施の形態の説明に先立ち、本発明の予備的事項について説明する。
図１〜図２２は予備的事項に係る半導体装置の製造途中の断面図であり、図２３〜図２９はその平面図である。
この半導体装置は、フラッシュメモリセルと周辺トランジスタとを備えたロジック混載不揮発性メモリであり、図１のようにセル領域Aと周辺回路領域Bとを有する。
製造に際しては、まず、図１に示すように、シリコン（半導体）基板１に素子分離溝１ａを形成し、その素子分離溝１ａ内に酸化シリコン膜等の素子分離絶縁膜２を埋め込む。
その後、セル領域Aと周辺回路領域Bのそれぞれに第１、第２pウェル３、４を形成する。
なお、図１における各断面図は、図２３の平面図におけるI−I線、II−II線、III−III線、及びIV−IV線に沿う断面図に相当する。
次に、図２に示すように、酸素含有雰囲気中で基板温度を約８００℃に加熱することで、シリコン基板１の全面を熱酸化し、約９．３nmの厚さの熱酸化膜よりなるトンネル絶縁膜５を形成する。
次いで、図３に示すように、不純物としてリンがドープされたドープトアモルファスシリコン膜をトンネル絶縁膜５の上にCVD(Chemical Vapor Deposition)法により厚さ約９０nmに形成し、そのアモルファスシリコン膜を第１導電膜８とする。
続いて、図４に示すように、第１導電膜８の上に第１レジストパターン１０を形成する。そして、この第１レジストパターン１０をマスクにして第１導電膜８をエッチングすることにより、セル領域Aにおける第１導電膜８にスリット状の複数の開口８ｘを形成する。
この後に、第１レジストパターン１０は除去される。
図２４は、第１レジストパターン１０を除去した後における平面図である。
次に、図５に示すように、第１導電膜８と素子分離絶縁膜２のそれぞれの上に、中間絶縁膜１２としてONO膜を形成する。
図５の点線円内に示されるように、その中間絶縁膜１２は、第１酸化シリコン膜１２ａ、窒化シリコン膜１２ｂ、及び第２酸化シリコン膜１２ｃをこの順に形成してなる。
このうち、第１酸化シリコン膜１２ａは、約７５０℃の基板温度でCVD法により第１導電膜８の上に約１０nmの厚さに形成される。また、窒化シリコン膜１２ｂはCVD法で約１２nmの厚さに形成される。
そして、最上層の第２酸化シリコン膜１２ｃは、酸素含有雰囲気中で基板温度を約９５０℃に加熱することにより窒化シリコン膜１２ｂの表層を熱酸化して形成され、その目標の厚さはテスト用のシリコン基板の表面上で１８０nmに設定される。但し、シリコンに比べて窒化シリコンは酸化され難いので、第２熱酸化膜１２ｃの実際の厚さは約５nm程度となる。
ここで、周辺回路領域Bには後で周辺回路用のMOS(Metal Oxide Semiconductor)トランジスタが形成されるが、そのMOSトランジスタを形成するに当たって中間絶縁膜１２や第１導電膜８は不要となる。
そこで、次の工程では、図６に示すように、周辺回路領域Bを除く領域における中間絶縁膜１２の上に第２レジストパターン１４を形成し、この第２レジストパターン１４をマスクにして周辺回路領域Bにおける中間絶縁膜１２、第１導電膜８、及びトンネル絶縁膜５をドライエッチングして除去する。
このエッチングは、フロン系のガスや塩素系のガスをエッチングガスとして使用する異方性エッチングである。
この後に、第２レジストパターン１４は除去される。
次に、図７に示す断面構造を得るまでの工程について説明する。
まず、周辺回路領域Bにおけるシリコン基板１の表面を熱酸化することで、厚さが約７．０nmの熱酸化膜よりなる周辺回路用のゲート絶縁膜１５を形成する。
続いて、中間絶縁膜１２とゲート絶縁膜１５のそれぞれの上に、CVD法によりアモルファスシリコン膜を厚さ約１２０nmに形成する。更に、このアモルファスシリコン膜の上に、CVD法でタングステンシリコン膜を１４０nmの厚さに形成し、これらアモルファスシリコン膜とタングステンシリコン膜との積層膜を第２導電膜１６とする。なお、第２導電膜１６を成膜する際、低抵抗化の目的で、第２導電膜１６を構成するアモルファスシリコンに不純物としてリンをドープしてもよい。
図２５は、このように第２導電膜１６を形成した後における平面図である。
続いて、図８に示すように、第２導電膜１６の上に、セル領域Aにおける平面形状がストライプ状の第３レジストパターン１８を形成する。その後、この第３レジストパターン１８をマスクにしてセル領域Aにおける第１導電膜８、中間絶縁膜１２、及び第２導電膜１６をエッチングする。
このエッチングは、フロン系のガスや塩素系のガスをエッチングガスとして使用する異方性エッチングである。
これにより、セル領域Aには、フローティングゲート８ａ、中間絶縁膜１２、及びコントロールゲート１６ａをこの順に積層してなるフラッシュメモリセルFLが形成される。このうち、コントロールゲート１６ａはワード線（WL）の一部を構成する。
また、このようなフラッシュメモリセルFLの形成と同時に、該フラッシュメモリセルFLから間隔をおいて、後述の選択線として機能するゲート電極８ｂを備えた選択トランジスタTRSELが形成される。
その選択トランジスタTRSELを構成するゲート電極８ｂは、フローティングゲート８ａと同様に第１導電膜８から構成され、その上には中間絶縁膜１２と第２導電膜１６が残存する。また、選択トランジスタTRSELのゲート絶縁膜はトンネル絶縁膜５が兼ねる。
この後に、第３レジストパターン１８は除去される。
図２６は、このように第３レジストパターン１８を除去した後における平面図である。
これに示されるように、コントロールゲート１６ａとゲート電極８ｂは、それぞれ互いに平行なストライプ状に形成される。
次に、図９に示すように、ゲート電極８ｂの上に窓２０ａを備えた第４レジストパターン２０を第２導電膜１６の上に形成する。
その後、この第４レジストパターン２０をマスクにしてセル領域Aの第２導電膜１６をエッチングすることにより、ゲート電極８ｂのコンタクト領域CRの上方の第２導電膜１６を除去し、開口１６ｃを形成する。また、これと同時に、周辺回路領域Bでは第２導電膜１６がパターニングされて周辺回路用のゲート電極１６ｄが形成される。
このエッチングが終了後、第４レジストパターン２０は除去される。
図２７は、第４レジストパターン２０を除去した後の平面図である。
次いで、図１０に示すように、フラッシュメモリセルFLのコントロールゲート１６ａの両側面が露出し、且つゲート電極８ｂの両側面が覆われるように、シリコン基板１の上側全面に第５レジストパターン２２を形成する。
そして、この第５レジストパターン２２をマスクにし、フローティングゲート８ａの横のシリコン基板１にn型不純物をイオン注入することで、フラッシュメモリセルFLのソース／ドレイン領域となる第１、第２不純物拡散領域２４ａ、２４ｂを間隔をおいて形成する。
そのイオン注入は２ステップで行われ、最初のステップでは加速エネルギを３０KeV、ドーズ量を１．０×１０14cm-2とする条件でリンをイオン注入する。そして、次のステップでは、加速エネルギを２５KeV、ドーズ量を６．０×１０15cm-2とする条件で砒素をイオン注入する。
ここで、第５レジストパターン２２によりゲート電極８ｂの側面を覆ったことで、第２不純物拡散領域２４ｂは、ゲート電極８ｂから離れて形成されることになる。
この後に、第５レジストパターン２２は除去される。
次に、図１１に示すように、シリコン基板１にn型不純物としてリンをイオン注入することにより、第１、第２不純物拡散領域２４ａ、２４ｂよりも薄い濃度の第１〜第３ソース／ドレインエクステンション２６ａ〜２６ｃをセル領域Aに形成する。そのイオン注入の条件は、例えば、加速エネルギが２０KeVでドーズ量が５．０×１０13cm-2である。
次に、図１２に示すように、酸素含有雰囲気中において基板温度を８００℃に加熱することで、シリコン基板１とフローティングゲート８ａのそれぞれの表面を熱酸化し、シリコン基板１上での厚さが５nmとなる犠牲熱酸化膜２８を形成する。
このような犠牲熱酸化膜２８を形成すると、点線円内に示すように、シリコン基板１に対向するフローティングゲート８ａの角が酸化され、該角の近傍でのトンネル絶縁膜５の厚さが増大する。その結果、フローティングゲート８ａに蓄積された電子Eが同図の点線矢印の経路Pに沿って基板１に逃げ難くなるため、フローティングゲート８ａ内に電子Eを長期間保持することが可能となり、フラッシュメモリセルFLのリテンション特性が向上する。
その後、周辺領域回路領域Bのシリコン基板１に加速エネルギを２０KeV、ドーズ量を５．０×１０13cm-2とする条件で、n型不純物としてリンをイオン注入し、周辺回路用のゲート電極１６ｄの横に第４ソース／ドレインエクステンション２６ｄを形成する。
ここで、シリコン基板１の表層において、第１、第２不純物拡散領域２４ａ、２４ｂが形成された部分では、他の部分よりも不純物濃度が高いため、熱酸化の際の増速酸化の作用が強い。そのため、これらの不純物拡散領域２４ａ、２４ｂの上では、この熱酸化によってトンネル絶縁膜５の厚さが増大することになる。
続いて、図１３に示すように、シリコン基板１の上側全面にCVD法によりサイドウォール用絶縁膜３０として酸化シリコン膜を厚さ約１２０nmに形成する。
そして、図１４に示すように、このサイドウォール用絶縁膜３０をエッチバックすることにより、フローティングゲート８ａやゲート電極８ｂの横にサイドウォール用絶縁膜３０を絶縁性サイドウォール３０ａとして残す。
そのエッチバック量は、第３ソース／ドレインエクステンション２６ｃの上のトンネル絶縁膜５とサイドウォール用絶縁膜３０が除去されるような値に設定される。従って、第１、第２不純物拡散領域２４ａ、２４ｂの上で増速酸化により厚く形成されたトンネル絶縁膜５はこのエッチバックでは除去されない。
次に、図１５に示すように、酸素含有雰囲気中で基板温度を８５０℃とすることにより、シリコン基板１の全面を再び熱酸化し、厚さが約５nmの熱酸化膜よりなるスルー絶縁膜３２を形成する。
続いて、図１６に示すように、選択トランジスタTRSELのゲート電極８ｂと周辺回路用のゲート電極１６ｄが露出するようにシリコン基板１の上側全面に第６レジストパターン３６を形成する。そして、この第６レジストパターン３６をマスクにしながら、スルー絶縁膜３２を通してシリコン基板１にn型不純物をイオン注入する。
これにより、ゲート電極８ｂの横のシリコン基板１に、n型の選択トランジスタTRSELのソース／ドレイン領域として機能する第３、第４不純物拡散領域２４ｃ、２４ｄが第１、第２不純物拡散領域２４ａ、２４ｂよりも低い不純物濃度で形成される。このうち、第３不純物拡散領域２４ｃは、図示のように第２不純物拡散領域２４ｂに隣接して形成される。
また、これと共に、周辺回路用のゲート電極１６ｄの横のシリコン基板１に、周辺回路のトランジスタのソース／ドレイン領域となる第５、第６不純物拡散領域２４ｅ、２４ｆが形成される。この結果、周辺回路領域Bには、これらの不純物拡散領域２４ｅ、２４ｆやゲート電極１６ｄ等で構成されるn型の周辺トランジスタTRPERIが形成されたことになる。
なお、このイオン注入の条件は特に限定されないが、例えば、加速エネルギが３０KeVでドーズ量が１．０×１０15cm-2である。
この後に、第６レジストパターン３６は除去される。
次に、図１７に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第７レジストパターン３９を形成する。
その第７レジストパターン３９は、選択トランジスタTRSELのゲート電極８ｂのコンタクト領域CRに窓３９ａを有する。
そして、フロン系ガスをエッチングガスとする異方性エッチングにより、窓３９ａを通じて中間絶縁膜１２をエッチングして除去し、ゲート電極８ｂのコンタクト領域CRを露出させる。
この後に、第７レジストパターン３９は除去される。
その後に、図１８に示すように、ウエットエッチングによりスルー絶縁膜３２を除去する。
次に、図１９に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１の上側全面にスパッタ法により高融点金属膜としてチタン膜を厚さ約３１．５nmに形成する。
続いて、窒素雰囲気中で基板温度を７００℃とする条件で高融点金属膜に対してアニールを約９０秒間行う。これにより、コントロールゲート１６ａやシリコン基板１のシリコンと高融点金属とが反応し、チタンシリサイドよりなる金属シリサイド層４０が形成される。
次に、素子分離絶縁膜２や絶縁性サイドウォール３０ａの上で未反応となっている高融点金属膜をウエットエッチングして除去する。
その後に、アルゴン雰囲気中で金属シリサイド層４０を再びアニールすることにより、金属シリサイド層４０を低抵抗化する。そのアニールは、例えば８００℃の基板温度で約３０秒間行われる。
ここで、既述のように、第１、第２不純物拡散領域２４ａ、２４ｂの上では、増速酸化に伴う厚膜化によって残存しているトンネル絶縁膜５によってシリコンと高融点金属膜との反応が阻害されるため、金属シリサイド層４０は形成されない。
次に、図２０に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１の上側全面に、カバー絶縁膜４２としてプラズマCVD法により酸化シリコン膜を厚さ約１００nmに形成する。
次いで、このカバー絶縁膜４２の上に、CVD法でBPSG(Boro-Phospho-Silicate-Glass)膜を１７００nmの厚さに形成し、このBPSG膜を第１層間絶縁膜４３とする。
そして、CMP法により第１層間絶縁膜４３の上面を平坦化した後、第１層間絶縁膜４３とカバー絶縁膜４２とをパターニングする。これにより、第１、第４不純物拡散領域２４ａ、２４ｄの上のこれらの絶縁膜に第１ホール４３ａが形成される。また、ゲート電極８ｂのコンタクト領域CR上の絶縁膜４２、４３には第２ホール４３ｂが形成され、周辺回路領域Bの第５、第６不純物拡散領域２４ｅ、２４ｆ上には第３ホール４３ｃが形成される。
そして、これら第１〜第３ホール４３ａ〜４３ｃの内面と第１層間絶縁膜４３の上面に、スパッタ法によりグルー膜としてチタン膜と窒化チタン膜をこの順に形成する。更に、このグルー膜の上にCVD法でタングステン膜を形成し、このタングステン膜で各ホール４３ａ〜４３ｃを完全に埋め込む。
その後に、第１層間絶縁膜４３上の余分なグルー膜とタングステン膜とを除去し、これらの膜を第１〜第３ホール４３ａ〜４３ｃ内にのみ第１〜第３導電性プラグ４４ａ〜４４ｃとして残す。
このうち、第１導電性プラグ４４ａは第１、第４不純物拡散領域２４ａ、２４ｄと電気的に接続される。また、第２導電性プラグ４４ｂは、ゲート電極８ｂのコンタクト領域CRにおける金属シリサイド層４０に接続され、この金属シリサイド層４０を介してゲート電極８ｂと電気的に接続される。そして、第３導電性プラグは第５、第６不純物拡散領域２４ｅ、２４ｆと電気的に接続される。
図２８は、このようにして導電性プラグ４４ａ〜４４ｃを形成した後の平面図である。
次に、図２１に示すように、第１層間絶縁膜４３の上にスパッタ法で金属積層膜を形成し、その金属積層膜をパターニングしてソース線（SL）４６ａ、選択線裏打ち層４６ｂ、ビット線コンタクトパッド４６ｃ、及び周辺回路用の配線４６ｄを形成する。その金属積層膜として、例えば、窒化チタン膜、チタン膜、銅含有アルミニウム膜、及び窒化チタン膜をこの順に形成する。
その後に、図２２に示すように、シリコン基板１の上側全面に第２層間絶縁膜４８として酸化シリコン膜を形成し、CMP法によりその第２層間絶縁膜４８の上面を研磨して平坦化する。
更に、第２層間絶縁膜４８をパターニングして、ビット線コンタクトパッド４６ｃの上に第４ホール４８ａを形成する。その第４ホール４８ａには、第１〜第３導電性プラグ４４ａ〜４４ｃと同様の方法により、ビット線コンタクトパッド４６ｃと電気的に接続された第５導電性プラグ５０が埋め込まれる。
そして、その第５導電性プラグ５０と第２層間絶縁膜４８のそれぞれの上面にスパッタ法で金属積層膜を形成し、その金属積層膜をパターニングしてビット線（BL）５２を形成する。
図２９は、この工程を終了した後の平面図である。
以上により、この半導体装置の基本構造が完成したことになる。
図３０は、この半導体装置の等価回路図に、上記のフラッシュメモリセルFLの読み出しを行う際に印加する電圧を書き加えた図である。
同図に示されるように、読み出しに際しては、選択線（ゲート電極）８ｂに＋３Ｖの電圧を印加することにより選択トランジスタTRSELをオン状態にする。また、ワード線（コントロールゲート）１６ａに＋１．４Ｖの電圧を印加しながら、フラッシュメモリセルFLのソース領域（第２不純物拡散領域）２４ｂにビット線５２のバイアス電圧（０．８Ｖ）を印加する。なお、ソース線４６ａは接地電位にされる。
そして、フラッシュメモリセルFLのドレイン領域（第１不純物拡散領域）２４ａとソース領域（第２不純物拡散領域）２４ｂの間に電流が流れるかどうかを不図示のセンス回路で判定することにより、フラッシュメモリセルFLのフローティングゲート８ａに情報（正孔）が書き込まれているかどうかが読み出される。
一方、図３１は、フラッシュメモリセルFLに書き込みを行う際の各電圧を上記の等価回路図に書き加えた図である。
同図に示されるように、書き込みに際しては、選択線８ｂを接地電位にして選択トランジスタTRSELをオフ状態にすると共に、ビット線５２を浮遊電位にする。更に、ソース線４６ａに＋６．２５Ｖの正電位を与え、コントロールゲート１６ａに−６．２５Ｖの負電位を与えることで、フローティングゲート８ａに正孔（情報）を蓄積する。
ところで、このような等価回路となる半導体装置では、フラッシュメモリセルFLと選択トランジスタTRSELのそれぞれのソース／ドレイン領域の不純物濃度を同じにすると、次のような不都合が発生する。
まず、フラッシュメモリセルFLについては、ソース／ドレイン領域（第１、第２不純物拡散領域）２４ａ、２４ｂの不純物濃度が書き込み動作をし易くするのに必要な濃度よりも薄くなり、フラッシュメモリセルFLへの書き込みが困難となる。
一方、選択トランジスタTRSELについては、ソース／ドレイン領域（第３、第４不純物拡散領域）２４ｃ、２４ｄの不純物濃度が必要以上に濃くなるので、p型の第１ウェル３とこれらの領域２４ｃ、２４ｄとの界面におけるpn接合の勾配が急峻となり、基板−ソース／ドレイン領域間でジャンクションリークが増大してしまう。
このような不都合を回避するため、この種の半導体装置では、フラッシュメモリセルFLのソース／ドレイン領域となる第１、第２不純物拡散領域２４ａ、２４ｂの不純物濃度を、選択トランジスタTRSELのソース／ドレイン領域となる第３、第４不純物拡散領域２４ｃ、２４ｄのそれよりも高くする。
ところが、このように不純物濃度の異なる領域２４ａ〜２４ｄがシリコン基板１の表層に存在すると、リテンション特性を高めるための熱酸化工程（図１２参照）において、不純物濃度が高い第１不純物拡散領域２４ａ上で増速酸化によってトンネル絶縁膜５が厚く成長する。
その犠牲熱酸化膜２８は、図１４と図１８のエッチング工程を行っても第１不純物拡散領域２４ａの上に残存するため、既述のように、金属シリサイド層４０（図１９参照）の形成を阻害してしまう。
その結果、第１不純物拡散領域２４ａ上の第１導電性プラグ４４（図２０参照）は、金属シリサイド層４０を介さずに第１不純物拡散領域２４ａと直接接触するため、そのコンタクト抵抗が増大するという問題が発生する。
このような問題を回避すべく、図１４と図１８のエッチング工程において、第１不純物拡散領域２４ａ上のトンネル絶縁膜５が除去されるまでエッチバックを続けることも考えられる。
図３２は、このようにエッチングをした場合の選択トランジスタTRSELの近傍の要部拡大断面図であって、図２８のV−V線に沿う断面図に相当する。これに示されるように、第１不純物拡散領域２４ａ上の厚い犠牲酸化膜２８が除去されるようにエッチバックをすると、選択トランジスタTRSELの横の素子分離絶縁膜２にまでエッチングが及び、その素子分離絶縁膜２の上面が第４不純物拡散領域２４ｄよりも低くなってしまう。
こうなると、金属シリサイド層４０が素子分離溝１ａにも形成されるので、この金属シリサイド層４０によって第４不純物拡散流域２４ｄ上の第１導電性プラグ４４と第１pウェル３とが電気的に短絡してしまうという新たな問題が発生してしまう。
本願発明者は、これらの点に鑑み、以下のような本発明の実施の形態に想到した。
（２）本実施形態についての説明
図３３〜図３５は、本実施形態に係る半導体装置の製造途中の断面図である。
この半導体装置を製造するには、まず、既述の図１〜図１６の工程を行う。
次いで、図３３に示すように、トンネル絶縁膜５とフラッシュメモリセルFLのそれぞれの上に、図１７で説明した第７レジストパターン３９を形成する。
その第７レジストパターン３９は、ゲート電極８ｂのコンタクト領域CRの上方に窓３９ａを有すると共に、第１不純物拡散領域２４ａの一部領域PRの上方にも窓３９ｂを有する。
その後、第１不純物拡散領域２４ａの一部領域PRでは、既述のように増速酸化によって厚く形成されたトンネル絶縁膜５を上記の窓３９ｂを通じてエッチングして除去する。また、これと共に、ゲート電極８ｂのコンタクト領域CRの上方では、窓３９ａを通じて中間絶縁膜１２をエッチングして除去する。
このエッチングは、図１７を参照して説明したように、フロン系ガスをエッチングガスとして使用する異方性エッチングである。
なお、本実施形態では、第７レジストパターン３９の窓３９ｂが前記フローティングゲート８ａの横の絶縁性サイドウォール３０ａから外れて形成されるため、該絶縁性サイドウォール３０ａと一部領域PRとの間のトンネル絶縁膜５は、第７レジストパターン３９で覆われ、エッチングされずに残存する。
このエッチングを終了後、第７レジストパターン３９は除去される。
続いて、図３４に示すように、図１８及び図１９で説明したのと同じ工程を行うことにより、第１〜第６不純物拡散領域２４ａ〜２４ｆ上に、チタンシリサイドよりなる金属シリサイド層４０を形成する。
ここで、前の工程において、第１不純物拡散領域２４ａの一部領域PRにおけるトンネル絶縁膜５を除去したので、上記の金属シリサイド層４０はその一部領域PRにも形成されることになる。
この後は、既述の図２０〜図２２の工程を行うことにより、図３５に示すような本実施形態に係る半導体装置の基本構造を完成させる。
この半導体装置が備えるフラッシュメモリセルFLに対する情報の読み出しや書き込みの方法については、図３０及び図３１説明したのと同様なので、ここでは省略する。
以上説明した本実施形態によれば、図３３の工程において、第１不純物拡散領域２４ａの一部領域PRにおいて増速酸化によって厚く形成されたトンネル絶縁膜５を除去するようにしたので、その一部領域PRにも金属シリサイド層４０を形成することができる。
そのため、第１不純物拡散領域２４ａの上方の第１導電性プラグ４４（図３５参照）が金属シリサイド層４０に接続されるようになり、第１導電性プラグ４４のコンタクト抵抗を低減することが可能となる。
このような利点は、本実施形態のように、第１〜第４不純物拡散領域２４ａ〜２４ｄを異なる不純物濃度で形成し、且つリテンション特性の向上のための熱酸化工程（図１２）を行うことで、トンネル絶縁膜５の膜厚が各領域２４ａ〜２４ｄ上で異なる厚さになる場合に特に得られ易い。
しかも、上記のように一部領域PRのトンネル絶縁膜５を除去する工程（図３３）は、ゲート電極８ｂのコンタクト領域CRにおける不要な中間絶縁膜１２を除去する工程が兼ねるので、工程数の増加も避けることができる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板と、
前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、
少なくとも前記第１、第２不純物拡散領域上とその間の前記半導体基板上とに形成された熱酸化膜と、
前記熱酸化膜の上に第１導電膜よりなるフローティングゲート、中間絶縁膜、及び第２導電膜よりなるコントロールゲートを順に積層してなり、前記第１、第２不純物拡散領域をソース／ドレイン領域とするフラッシュメモリセルと、
前記フラッシュメモリセルを覆い、前記第１不純物拡散領域の上方に第１ホールを備えた層間絶縁膜と、
前記第１ホール内に形成された第１導電性プラグとを有し、
前記熱酸化膜が前記第１不純物拡散領域の一部領域上で除去されたと共に、該第１部領域の前記第１不純物拡散領域上に金属シリサイド層が形成され、該金属シリサイド層と前記導電性プラグとが接続されたことを特徴とする半導体装置。
（付記２） 前記半導体基板の表層に間隔をおいて形成され、前記第１、第２不純物拡散領域よりも不純物濃度が低い第３、第４不純物拡散領域と、
前記半導体基板の上にゲート絶縁膜とゲート電極とを積層してなり、前記第３、第４不純物拡散領域をソース／ドレイン領域とするMOSトランジスタとを更に有し、
前記第２不純物拡散領域と前記第３不純物拡散領域とが隣接して形成されたことを特徴とする付記１に記載の半導体装置。
（付記３） 前記ゲート絶縁膜が前記熱酸化膜で構成され、前記ゲート電極が前記１導電膜で構成されたことを特徴とする付記２に記載の半導体装置。
（付記４） 前記第１〜前記第４不純物拡散領域が同じ導電型であり、前記MOSトランジスタが前記フラッシュメモリセルに対する選択トランジスタとして機能することを特徴とする付記２に記載の半導体装置。
（付記５） 前記ゲート電極の上面において、コンタクト領域以外の部分に前記中間絶縁膜と前記第２導電膜とがこの順に形成されたと共に、
前記コンタクト領域上の前記層間絶縁膜に第２ホールが形成され、
前記第２ホール内に、前記ゲート電極と電気的に接続された第２導電性プラグが形成されたことを特徴とする付記２に記載の半導体装置。
（付記６） 前記コンタクト領域における前記ゲート電極の上面にも前記金属シリサイド層が形成され、該金属シリサイド層と前記第２導電性プラグとが接続されたことを特徴とする付記５に記載の半導体装置。
（付記７） 前記フローティングゲートの横に絶縁性サイドウォールが形成され、前記第１不純物拡散領域の前記一部領域と前記絶縁性サイドウォールとの間に、前記熱酸化膜が残存することを特徴とする付記１に記載の半導体装置。
（付記８） 前記第１、第２導電膜はポリシリコン膜よりなり、前記中間絶縁膜はONO膜よりなることを特徴とする付記１に記載の半導体装置。
（付記９） 前記熱酸化膜は、前記フラッシュメモリセルのトンネル絶縁膜であることを特徴とする付記１に記載の半導体装置。
（付記１０） 半導体基板の上に、熱酸化膜、第１導電膜、及び中間絶縁膜を順に形成する工程と、
前記中間絶縁膜の上に第２導電膜を形成する工程と、
前記第１導電膜、前記中間絶縁膜、及び前記第２導電膜をパターニングすることにより、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、
前記コントロールゲートの横の前記半導体基板に、前記フラッシュメモリセルのソース／ドレイン領域となる第１、第２不純物拡散領域を形成する工程と、
前記第１、第２不純物拡散領域を形成した後、前記半導体基板と前記フローティングゲートのそれぞれの表面を熱酸化する工程と、
前記熱酸化の後、前記熱酸化膜と前記フラッシュメモリセルの上に、前記第１不純物拡散領域の一部領域の上方に窓を備えたレジストパターンを形成する工程と、
前記窓を通じて前記一部領域における前記熱酸化膜をエッチングして除去する工程と、
前記レジストパターンを除去する工程と、
前記一部領域における前記第１不純物拡散領域上に金属シリサイド層を形成する工程と、
前記フラッシュメモリセルを覆う層間絶縁膜を形成する工程と、
前記一部領域の上の前記層間絶縁膜に第１ホールを形成する工程と、
前記第１ホール内に、前記金属シリサイド層に接続された導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１１） 前記フラッシュメモリセルを形成する工程において、前記フラッシュメモリセルから間隔をおいた部分の前記熱酸化膜の上に、前記第１導電膜、前記中間絶縁膜、及び前記第２導電膜を残し、該残された第１導電膜をMOSトランジスタのゲート電極とする共に、
前記ゲート電極の横の前記半導体基板に、前記MOSトランジスタのソース／ドレイン領域として、前記第１、第２不純物拡散領域よりも低い不純物濃度の第３、第４不純物拡散領域を形成する工程を更に有し、
前記第３不純物拡散領域を前記第２不純物拡散領域に隣接して形成することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２） 前記第１〜前記第４不純物拡散領域を同じ導電型にし、前記MOSトランジスタを前記フラッシュメモリセルに対する選択トランジスタとして機能させることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３） 前記ゲート電極のコンタクト領域の上方の前記第２導電膜を除去する工程を更に有し、
前記一部領域における前記熱酸化膜を除去する工程において、前記コンタクト領域における前記中間絶縁膜をエッチングして除去すると共に、
前記金属シリサイド層を形成する工程において、前記コンタクト領域における前記ゲート電極の上面にも前記金属シリサイド層を形成し、
前記層間絶縁膜に前記第１ホールを形成する工程において、前記コンタクト領域の上の前記層間絶縁膜に第２ホールを形成して、
前記第１導電性プラグを形成する工程において、前記ゲート電極上の前記金属シリサイド層に接続された第２導電性プラグを前記第２ホール内に形成することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１４） 前記第２導電膜を形成する工程の前に、前記半導体基板の周辺回路領域に形成された前記熱酸化膜、前記第１導電膜、及び前記中間絶縁膜を除去する工程と、
前記周辺回路領域における前記熱酸化膜を除去する工程の後に、該周辺回路領域における前記シリコン基板の上面にゲート絶縁膜を形成する工程とを更に有し、
前記第２導電膜を形成する工程において、前記周辺回路領域における前記ゲート絶縁膜の上にも前記第２導電膜を形成し、
前記コンタクト領域の上方の前記第２導電膜を除去する工程において、前記周辺回路領域における前記第２導電膜をパターニングして周辺回路用ゲート電極にすることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５） 前記フローティングゲートの横に絶縁性サイドウォールを形成する工程を更に有し、
前記レジストパターンを形成する工程において前記窓を前記絶縁性サイドウォールから外して形成することにより、前記熱酸化膜をエッチングする工程において、前記第１不純物拡散領域の前記一部領域と前記絶縁性サイドウォールとの間に前記熱酸化膜を残すことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１６） 前記熱酸化膜として前記フラッシュメモリセルのトンネル絶縁膜を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１７） 前記中間絶縁膜としてONO膜を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１８） 前記第１、第２導電膜としてポリシリコン膜を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
図１は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１）である。 図２は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その２）である。 図３は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その３）である。 図４は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その４）である。 図５は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その５）である。 図６は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その６）である。 図７は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その７）である。 図８は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その８）である。 図９は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その９）である。 図１０は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１０）である。 図１１は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１１）である。 図１２は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１２）である。 図１３は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１３）である。 図１４は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１４）である。 図１５は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１５）である。 図１６は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１６）である。 図１７は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１７）である。 図１８は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１８）である。 図１９は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１９）である。 図２０は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その２０）である。 図２１は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その２１）である。 図２２は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その２２）である。 図２３は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その１）である。 図２４は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その２）である。 図２５は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その３）である。 図２６は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その４）である。 図２７は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その５）である。 図２８は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その６）である。 図２９は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その７）である。 図３０は、本発明の予備的事項に係る半導体装置の等価回路に、フラッシュメモリセルの読み出し時の電圧を書き加えた図である。 図３１は、本発明の予備的事項に係る半導体装置の等価回路に、フラッシュメモリセルの書き込み時の電圧を書き加えた図である。 図３２は、本発明の予備的事項において、素子分離絶縁膜がエッチングされることによって生じる不都合について説明するための断面図である。 図３３は、本発明の実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３４は、本発明の実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３５は、本発明の実施形態に係る半導体装置の製造途中の断面図（その３）である。
符号の説明
１…シリコン基板、１ａ…素子分離溝、２…素子分離絶縁膜、３、４…第１、第２pウェル、５…トンネル絶縁膜、８…第１導電膜、８ａ…フローティングゲート、８ｂ…ゲート電極、８ｘ…開口、１０…第１レジストパターン、１２…中間絶縁膜、１２ａ…第１熱酸化膜、１２ｂ…窒化シリコン膜、１２ｃ…第２熱酸化膜、１４…第２レジストパターン、１５…ゲート絶縁膜、１６…第２導電膜、１６ａ…コントロールゲート、１６ｃ…開口、１６ｄ…ゲート電極、１８…第３レジストパターン、２０…第４レジストパターン、２０ａ…窓、２２…第５レジストパターン、２４ａ〜２４ｆ…第１〜第６不純物拡散領域、２６ａ〜２６ｄ…第１〜第４ソース／ドレインエクステンション、２８…犠牲熱酸化膜、３０…サイドウォール用絶縁膜、３０ａ…絶縁性サイドウォール、３２…スルー絶縁膜、３６…第６レジストパターン、３９…第７レジストパターン、３９ａ、３９ｂ…窓、４０…金属シリサイド層、４２…カバー絶縁膜、４３…第１層間絶縁膜、４３ａ〜４３ｃ…第１〜第３ホール、４４ａ〜４４ｃ…第１〜第３導電性プラグ、４６ａ…ソース線、４６ｂ…選択線裏打ち層、４６ｃ…ビット線コンタクトパッド、４６ｄ…配線、４８…第２層間絶縁膜、４８ａ…第４ホール、５０…第５導電性プラグ、５２…ビット線、FL…フラッシュメモリセル、TRSEL…選択トランジスタ、TRPERI…周辺トランジスタ。

Claims (10)

  1. 半導体基板と、
    前記半導体基板の表層に間隔をおいて形成された第１、第２不純物拡散領域と、
    少なくとも前記第１、第２不純物拡散領域上とその間の前記半導体基板上とに形成された熱酸化膜と、
    前記熱酸化膜の上に第１導電膜よりなるフローティングゲート、中間絶縁膜、及び第２導電膜よりなるコントロールゲートを順に積層してなり、前記第１、第２不純物拡散領域をソース／ドレイン領域とするフラッシュメモリセルと、
    前記フラッシュメモリセルを覆い、前記第１不純物拡散領域の上方に第１ホールを備えた層間絶縁膜と、
    前記第１ホール内に形成された第１導電性プラグとを有し、
    前記熱酸化膜が前記第１不純物拡散領域の一部領域上で除去されたと共に、該第１部領域の前記第１不純物拡散領域上に金属シリサイド層が形成され、該金属シリサイド層と前記導電性プラグとが接続されたことを特徴とする半導体装置。
  2. 前記半導体基板の表層に間隔をおいて形成され、前記第１、第２不純物拡散領域よりも不純物濃度が低い第３、第４不純物拡散領域と、
    前記半導体基板の上にゲート絶縁膜とゲート電極とを積層してなり、前記第３、第４不純物拡散領域をソース／ドレイン領域とするMOSトランジスタとを更に有し、
    前記第２不純物拡散領域と前記第３不純物拡散領域とが隣接して形成されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１〜前記第４不純物拡散領域が同じ導電型であり、前記MOSトランジスタが前記フラッシュメモリセルに対する選択トランジスタとして機能することを特徴とする請求項２に記載の半導体装置。
  4. 前記ゲート電極の上面において、コンタクト領域以外の部分に前記中間絶縁膜と前記第２導電膜とがこの順に形成されたと共に、
    前記コンタクト領域上の前記層間絶縁膜に第２ホールが形成され、
    前記第２ホール内に、前記ゲート電極と電気的に接続された第２導電性プラグが形成されたことを特徴とする請求項２に記載の半導体装置。
  5. 前記フローティングゲートの横に絶縁性サイドウォールが形成され、前記第１不純物拡散領域の前記一部領域と前記絶縁性サイドウォールとの間に、前記熱酸化膜が残存することを特徴とする請求項１に記載の半導体装置。
  6. 半導体基板の上に、熱酸化膜、第１導電膜、及び中間絶縁膜を順に形成する工程と、
    前記中間絶縁膜の上に第２導電膜を形成する工程と、
    前記第１導電膜、前記中間絶縁膜、及び前記第２導電膜をパターニングすることにより、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、
    前記コントロールゲートの横の前記半導体基板に、前記フラッシュメモリセルのソース／ドレイン領域となる第１、第２不純物拡散領域を形成する工程と、
    前記第１、第２不純物拡散領域を形成した後、前記半導体基板と前記フローティングゲートのそれぞれの表面を熱酸化する工程と、
    前記熱酸化の後、前記熱酸化膜と前記フラッシュメモリセルの上に、前記第１不純物拡散領域の一部領域の上方に窓を備えたレジストパターンを形成する工程と、
    前記窓を通じて前記一部領域における前記熱酸化膜をエッチングして除去する工程と、
    前記レジストパターンを除去する工程と、
    前記一部領域における前記第１不純物拡散領域上に金属シリサイド層を形成する工程と、
    前記フラッシュメモリセルを覆う層間絶縁膜を形成する工程と、
    前記一部領域の上の前記層間絶縁膜に第１ホールを形成する工程と、
    前記第１ホール内に、前記金属シリサイド層に接続された導電性プラグを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  7. 前記フラッシュメモリセルを形成する工程において、前記フラッシュメモリセルから間隔をおいた部分の前記熱酸化膜の上に、前記第１導電膜、前記中間絶縁膜、及び前記第２導電膜を残し、該残された第１導電膜をMOSトランジスタのゲート電極とする共に、
    前記ゲート電極の横の前記半導体基板に、前記MOSトランジスタのソース／ドレイン領域として、前記第１、第２不純物拡散領域よりも低い不純物濃度の第３、第４不純物拡散領域を形成する工程を更に有し、
    前記第３不純物拡散領域を前記第２不純物拡散領域に隣接して形成することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第１〜前記第４不純物拡散領域を同じ導電型にし、前記MOSトランジスタを前記フラッシュメモリセルに対する選択トランジスタとして機能させることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記ゲート電極のコンタクト領域の上方の前記第２導電膜を除去する工程を更に有し、
    前記一部領域における前記熱酸化膜を除去する工程において、前記コンタクト領域における前記中間絶縁膜をエッチングして除去すると共に、
    前記金属シリサイド層を形成する工程において、前記コンタクト領域における前記ゲート電極の上面にも前記金属シリサイド層を形成し、
    前記層間絶縁膜に前記第１ホールを形成する工程において、前記コンタクト領域の上の前記層間絶縁膜に第２ホールを形成して、
    前記第１導電性プラグを形成する工程において、前記ゲート電極上の前記金属シリサイド層に接続された第２導電性プラグを前記第２ホール内に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記第２導電膜を形成する工程の前に、前記半導体基板の周辺回路領域に形成された前記熱酸化膜、前記第１導電膜、及び前記中間絶縁膜を除去する工程と、
    前記周辺回路領域における前記熱酸化膜を除去する工程の後に、該周辺回路領域における前記シリコン基板の上面にゲート絶縁膜を形成する工程とを更に有し、
    前記第２導電膜を形成する工程において、前記周辺回路領域における前記ゲート絶縁膜の上にも前記第２導電膜を形成し、
    前記コンタクト領域の上方の前記第２導電膜を除去する工程において、前記周辺回路領域における前記第２導電膜をパターニングして周辺回路用ゲート電極にすることを特徴とする請求項９に記載の半導体装置の製造方法。
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