JPH02174271A - 不揮発性半導体メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有するＭＯＳ）ラ
ンジスタ構造のメモリセルを用いた不揮発性半導体メモ
リ装置の製造方法に関する。

（従来の技術） 浮遊ゲートと制御ゲートを有するメモリセルを用いた不
揮発性半導体メモリが知られている。

この種のメモリのなかで最近、複数のメモリセルを直列
接続してＮＡＮＤセルを構成して高密度化を可能とした
電気的書替え可能なメモリ（Ｅ２ＰＲＯＭ）が提案され
ている（例えば。

特願昭６２−２３３９４４号）。

第２図は、その様なＮＡＮＤセル構成のＥ２　ＦＲＯＭ
の隣接スる二つのＮＡＮＤセル部のレイアウトを示す。

ここでは、４個のメモリセルがソース、ドレイン拡散層
７を共用する形で直列接続されて１個のＮＡＮＤセルを
構成している。

４（４１１，４１２・・・）が第１層多結晶シリコン膜
による浮遊ゲートであり、６　（６１，６２，・・・）
が第２層多結晶シリコン膜による制御ゲートＣＧである
。ＮＡＮＤセルの一端側拡散層（ドレイン）は２選択ゲ
ートＳＧ１を介してビット線に接続され、他端側拡散層
（ソース）は選択ゲートＳ０２を介して接地されるよう
になっている。制御ゲートＣＧは横方向に隣接するＮＡ
ＮＤセルについて共通に連続的に配設されてワード線を
構成する。

このＮＡＮＤセルの電気的な書替えは、浮遊ゲートと基
板またはドレイン拡散層との間でトンネル電流を利用し
て電荷の授受により行われる。

このようなＥ２　ＰＲＯＭを製造するには、第１層多結
晶シリコン膜、第２層多結晶シリコン膜を順次ゲート絶
縁膜を介して積層し、その後これらを一括してパターニ
ングして制御ゲートおよび浮遊ゲートを形成する。この
場合、制御ゲートは横方向に連続するＮＡＮＤセルで共
通に連続的に配設されるが、浮遊ゲートはフィールド領
域を挟んで横方向に隣接するＮＡＮＤセルの間で分離さ
れねばならない。このため、浮遊ゲートの横方向分離は
第２層多結晶シリコン膜を堆積する前に第１層多結晶シ
リコン膜を堆積した直後に行うことが必要になる。とこ
ろがこの浮遊ゲートのフィールド絶縁膜上での分離工程
との関係でフィールド絶縁膜上には段差が形成され、第
２層多結晶シリコン膜を堆積してこれを選択エツチング
した時にＮＡＮＤセル内で隣接する制御ゲートが完全に
分離されない、という事態が発生する。これは、微細加
工のために異方性エツチングを用いることも原因となっ
ている。

この製造上の問題点を１第３図〜第５図を用いて詳細に
説明する。第３図〜第５図はそれぞれ第２図のＡ−Ａ＋
、Ｂ−Ｂ−およびＣ−Ｃ−断面での製造工程を示してい
る。ｐ型Ｓｉ基板にフィールド絶縁膜２を形成し、その
後第１ゲート絶縁膜３を素子領域に形成してこの上に第
１層多結晶シリコン膜４を堆積する（ａ）。そしてこの
第１層多結晶シリコン膜４を横方向の浮遊ゲート分離の
ためフィールド領域上で選択エツチングする（ｂ）。こ
の選択エツチングには、微細寸法の加工を行うためにＲ
ＩＥ法を用いる。第２図に破線で示す領域８がこの第１
層多結晶シリコン膜４の除去領域である。ＲＩＥではエ
ツチングの選択比を無限大にすることはできないので、
フィールド絶縁膜２の表面も一部エッチングされる。第
１ゲート絶縁膜はそのＲＩＥで損傷が入るため、−旦基
板に損傷が入らないウェット拳エツチング例工ばＮＨ，
、Ｆ液を用いたエツチングにより除去する。

この工程でフィールド絶縁膜２の表面はエツチングされ
、更にウェット・エツチングは等方性であるため分離し
た多結晶シリコン膜直下のフィールド絶縁膜もエツチン
グされる。次いで第１層多結晶シリコン膜４表面を第２
ゲート絶縁膜５で覆う（ｃ）。この第２ゲート絶縁膜５
は通常多結晶シリコン膜の熱酸化膜である。この′Ｗ４
２ゲート絶縁ＩＷ！５をシリコン酸化膜−シリコン窒化
膜−シリコン酸化膜という三層構造とする場合もあるが
その場合でも第１層多結晶シリコン膜の直ぐ上の膜は熱
酸化膜である。そうするとこの第２ゲート絶縁膜５の形
成工程で、第１層多結晶シリコン膜４のエツジは図に示
すようにオーバーハング気味になる。

その後、ＣＶＤ法により第２層多結晶シリコン膜６を堆
積する（ｄ）。このＣＶＤ法による第２層多結晶シリコ
ン膜６は段差被覆性が優れているため、少々のオーバー
ハングがあってもその下に回り込む。この後第２層多結
晶シリコン膜６をＲＩＥ法によりエツチングして制御ゲ
ートを分離形成する（ｅ）。このとき、ＲＩＥ法は異方
性エツチング法であってほぼ垂直にエツチングされるた
め、第４図（ｅ）に示したように、オーバーハングの下
に回り込んだ第２層多結晶シリコン膜６′がエツチング
し切れず残ってしまう。この状態を平面パターン上で拡
大して示すと、第６図のようになる。エツチングし切れ
ない多結晶シリコン膜６′は図示のように領域８の周囲
に連続的に残り、これが分離される筈の制御ゲート６１
６２、・・・間を短絡する結果を招く。その後、制御ゲ
ート６をマスクとしてその下の第２ゲート絶縁膜５．第
１層多結晶シリコン膜４を順次ＲＩＥによりエツチング
して、ＮＡＮＤセル内で浮遊ゲートを分離するが、先の
工程で残った第２層多結晶シリコン膜６′はそのまま残
る（ｆ）。そこでこの後１等方性エツチングを行って無
用な第２層多結晶シリコン膜６′を除去する（ｇ）。こ
のとき無用な多結晶シリコン膜と同時に必要な制御ゲー
ト６および浮遊ゲート４も横方向にエツチングされる結
果、ゲート長が設計値より短くなってしまう。

例えば、ＮＡＮＤセルを構成する１つのメモリセルのゲ
ート長がＬ［μｍ］必要であり、現在のりソグラフィ技
術でゲート間隔をＳ［μｍ］で加工できるものとし１等
方性エツチングでＣ［μｍ］だけ横方向にエツチングさ
れるとする。このとき。

メモリセル間隔は、（Ｓ＋２Ｃ）［μｍ］、セル・ピッ
チは（Ｌ＋Ｓ＋２Ｃ）［μｍ］となる。この中で、Ｌは
メモリセルの電気的特性上必要なものであり、Ｓは将来
更に小さくなる可能性はあるがリソグラフィ技術により
決まるものである。

ＮＡＮＤセルは、セルのゲート長方向が通常のセルより
小さくなることが主要な利点であるが、上述のように等
方性エツチングによる横方向エツチング量Ｃはセル間隔
を必要以上に大きくシ、この利点を損うことになる。

（発明が解決しようとする課題） 以上のように従来の積層ゲート構造のメモリセル製造工
程では、制御ゲートの短絡防止のために等方性エツチン
グを必要とし、このためゲート長がマスク寸法より小さ
くなり、必要なゲート長を確保するためには予めゲート
長を大きくとるようにマスクをつくらなければならず、
ゲート間隔が最小加工寸法より小さくなって小型化の利
点が損われるという問題があった。

本発明は、この様な問題を解決した不揮発性半導体メモ
リ装置の製造方法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明の方法は、半導体基板上に第１ゲート絶縁膜を介
して浮遊ゲート用の第１の導体膜を形成し、これをフィ
ールド領域上で分離するための選択エツチングを行い２
次いで第２ゲート絶縁膜を介して制御ゲート用の第２導
体膜を形成する。

この第２の導体膜上に第１のマスク材料膜により所望の
ゲート長に対応する幅を持つストライプ状パターンの第
１のエッチング・マスクを形成し。

更に第２のマスク材料膜を形成してこれを第１のエッチ
ング・マスクの側壁にのみ残置させる。これらのエッチ
ング・マスクを用いて第２の導体膜。

第２ゲート絶縁膜および第１の導体膜を順次を異方性エ
ツチング法によりエツチングし、その後等方性エツチン
グを行なって段差部に残る無用な導体膜を除去する。最
後にソース、ドレイン拡散層を形成して、積層ゲート構
造のメモリセルを得る。

（作用） 本発明によれば、制御ゲートを分離形成するためのエッ
チング・マスクを側壁残しの技術を用いて実質的に太ら
せ、その後の異方性エツチングと等方性エツチングによ
り所望のゲート長を得る。

従ってゲート長は所望の大きさで、しがちゲート間隔は
最終的に最小加工寸法で決まる大きさとすることができ
る。従ってセル・サイズが加工技術限界で決まる大きさ
より大きくなるということはなく、微細寸法のメモリセ
ルを微細間隔をもって配列した不揮発性メモリ装置が得
られる。

（実施例） 以下１本発明の詳細な説明する。

第１図（ａ）〜（ｈ）は本発明の一実施例のＮＡＮＤセ
ル型Ｅ２　ＰＲＯＭの製造工程を示す断面図である。得
られるメモリアレイは第２図に示したものと基本的に同
じであり、第１図に示したのはそのＣ−Ｃ−断面、即ち
従来例の第５図に対応する。従来例と対応する部分には
それと同じ符号を付しである。素子分離絶縁１１！Ｉｉ
　２が形成されたＳｉｉ板１に第１ゲート絶縁膜３を形
成した後。

全面に浮遊ゲート用の第１層多結晶シリコン膜４を堆積
し、これを第２図の横方向に分離するための選択エツチ
ングを行い８次いで第２ゲート絶縁膜５を介して制御ゲ
ート用の第２層多結晶シリコンＨ６を堆積する（ａ）。

ここまでは従来と同様である。その後、第１のマスク材
料膜としてＣＶＤによりシリコン酸化膜１１を形成する
（ｂ）。次いでリソグラフィ技術とＲＩＥ法を用いて酸
化膜１１を選択エツチングし、所望のゲート長およびゲ
ート間隔を持つストライプ状エッチング・マスクを形成
する（ｃ）。具体的に例えば、エツチングの幅１間隔共
に最小加工寸法とする。

その後、第２のマスク材料膜としてＣＶＤによるシリコ
ン窒化膜１２を全面に堆積する（ｄ）。

そして全面をＲＩＥによりエツチングして、窒化膜１２
を第２のエッチング・マスクとして酸化膜１１の側壁の
みに残置させる（ｅ）。

このように形成された酸化膜１１と窒化膜１２からなる
エッチング・マスクを用いて第２層多結晶シリコン膜６
をＲＩＨによりエツチングして制御ゲートを分離形成す
る（ｆ）。続いて第２ゲート絶縁膜５をエツチングし、
更に第１層多結晶シリコンＩｌ！４をエツチングして制
御ゲートと自己整合された浮遊ゲートを分離形成する（
ｇ）。その後１等方性エツチング法によって、第６図に
示した段差部に残る第２層多結晶シリコン膜６′をエツ
チング除去する。このとき既にパターニングされた制御
ゲートおよび浮遊ゲートが同時に横方向にエツチングさ
れるが、そのエツチング量は、側壁残しにより酸化［１
１の側壁に形成した窒化膜１２の厚み分程度とする（ｈ
）。次いでソース。

ドレイン拡散層７を形成し、以後図示しないが層間絶縁
膜を形成し、必要なコンタクト孔を開けてビット線等の
配線を形成する。エッチング・マスクとして用いた酸化
膜１１および窒化膜１２はそのまま残して置いて差支え
ない。

以上のようにこの実施例によれば、最初のエッチング・
マスクとして形成した酸化膜１１により規定されるゲ、
−ト長およびゲート間隔を持っＮＡＮＤセルが得られる
。即ち、従来と同様に等方性エツチングを用いているが
、最終的に得られるＮＡＮＤセルのゲート長およびゲー
ト間隔は最小加工寸法で決まる大きさとすることができ
、セル中サイズの小型化が図られる。

本発明は上記実施例に限られるものではない。

例えば、ゲート電極パターニング用のマスクとしてのシ
リコン酸化膜とシリコン窒化膜の組合わせは、シリコン
酸化膜にシリコン窒化膜を挟むようにしてもよく、また
他の材料の組合わせを用いることもできる。例えば側壁
残しによるエツチング拳マスクを後に除去したい場合に
はこれにＡΩ膜を用いると、化学エツチングにより他に
影響を与えることなく除去することができる。またエッ
チング・マスクは保護膜として残してもよい。

［発明の効果］ 以上述べたように本発明の方法によれば１等方性エツチ
ングを適用することによるセル番サイズの拡大を防止し
、不揮発性メモリセルの微細化従って高集積化を図るこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＥ２　ＦＲＯＭセルの製造
工程を示す断面図、第２図はＮＡＮＤセル型Ｅ２　ＰＲ
ＯＭの平面図、第３図〜第５図はその従来の製造工程を
説明するための断面図、第６図は従来技術の問題点を説
明するための平面図である。 １１・・・シリコン基板、２・・・素子分離絶縁膜。 ３・・・第１ゲート絶縁膜、４・・・第１層多結晶シリ
コン膜（ｔヅ遊ゲート）、５・・・第２ゲート絶縁膜。 ６・・・第２層多結晶シリコン膜（制御ゲート）。 ７・・・ソース、ドレイン拡散層、１１・・・シリコン
酸化膜（第１のマスク材料膜）、１２・・・シリコン窒
化膜（第２のマスク材料膜）。

Claims (3)

【特許請求の範囲】
1. （１）フィールド絶縁膜が形成された半導体基板上に第
   １ゲート絶縁膜を介して浮遊ゲート用の第１の導体膜を
   形成する工程と、 前記第１の導体膜をフィールド絶縁膜上で隣接する部分
   に分離するために選択エッチングする工程と、 第２ゲート絶縁膜を介して制御ゲート用の第２の導体膜
   を形成する工程と、 前記第２の導体膜上に第１のマスク材料膜により所望の
   ゲート長に対応する幅を持つストライプ状パターンの第
   １のエッチング・マスクを形成する工程と、 第２のマスク材料膜を形成してこれを前記第１のエッチ
   ング・マスクの側壁に選択的に残置させて第２のエッチ
   ング・マスクを形成する工程と、前記第１および第２の
   エッチング・マスクを用いて異方性エッチングにより前
   記第２の導体膜、第２のゲート絶縁膜および第１の導体
   膜を順次エッチングして制御ゲートと浮遊ゲートの積層
   構造を形成する工程と、 前記第２のエッチング・マスクを用いて等方性エッチン
   グにより前記第２の導体膜の側壁をエッチングする工程
   と、 を備えたことを特徴とする不揮発性半導体メモリ装置の
   製造方法。
2. （２）複数個のメモリセルが、隣接するもの同士でソー
   ス、ドレインを共用して直列接続されてＮＡＮＤセルを
   構成する請求項１記載の不揮発性半導体メモリ装置の製
   造方法。
3. （３）第１のマスク材料膜と第２のマスク材料膜は同じ
   材料膜である請求項１記載の不揮発性半導体メモリ装置
   の製造方法。