JPH11121638A - 半導体装置、ｍｐｕ装置及び半導体装置の製造方法 - Google Patents
半導体装置、ｍｐｕ装置及び半導体装置の製造方法Info
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- JPH11121638A JPH11121638A JP9284815A JP28481597A JPH11121638A JP H11121638 A JPH11121638 A JP H11121638A JP 9284815 A JP9284815 A JP 9284815A JP 28481597 A JP28481597 A JP 28481597A JP H11121638 A JPH11121638 A JP H11121638A
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Abstract
(57)【要約】
【課題】 フローティングゲート-コントロールゲート
間のカップリング比を増加させる。 【解決手段】 フローティングゲートとなる導体膜を堆
積させ、前記導体膜の上に堆積させた絶縁膜を解像限界
内の間隔で配置し、前記絶縁膜の側面にサイドウォール
を形成して、前記絶縁膜及びサイドウォールをマスクと
したパターニングによって前記導体膜からフローティン
グゲートを形成することによって、フローティングゲー
トをホトリソグラフィの解像限界未満の間隔で配置す
る。 【効果】 上述した手段によれば、不揮発性記憶素子の
メモリセルサイズを変更せずに、フローティングゲート
の面積を拡大することができるので、フローティングゲ
ート-コントロールゲート間のカップリング容量を増加
させ、低電圧動作を可能とすることができる。
間のカップリング比を増加させる。 【解決手段】 フローティングゲートとなる導体膜を堆
積させ、前記導体膜の上に堆積させた絶縁膜を解像限界
内の間隔で配置し、前記絶縁膜の側面にサイドウォール
を形成して、前記絶縁膜及びサイドウォールをマスクと
したパターニングによって前記導体膜からフローティン
グゲートを形成することによって、フローティングゲー
トをホトリソグラフィの解像限界未満の間隔で配置す
る。 【効果】 上述した手段によれば、不揮発性記憶素子の
メモリセルサイズを変更せずに、フローティングゲート
の面積を拡大することができるので、フローティングゲ
ート-コントロールゲート間のカップリング容量を増加
させ、低電圧動作を可能とすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、二層ゲート構造の
不揮発性記憶素子を有する半導体装置に関し、特にコン
トロールゲートとフローティングゲートとのカップリン
グ比の向上に適用して有効な技術に関するものである。
不揮発性記憶素子を有する半導体装置に関し、特にコン
トロールゲートとフローティングゲートとのカップリン
グ比の向上に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体記憶装置には、フローティングゲ
ートへの電荷の注入或いは引き抜きを行い、フローティ
ングゲートの電荷の有無によって情報の記憶を行う二層
ゲート構造を有するものがあり、フローティングゲート
の電荷は電源が加えられていない状態でも情報を保持す
ることができるので不揮発性記憶素子として用いられて
いる。
ートへの電荷の注入或いは引き抜きを行い、フローティ
ングゲートの電荷の有無によって情報の記憶を行う二層
ゲート構造を有するものがあり、フローティングゲート
の電荷は電源が加えられていない状態でも情報を保持す
ることができるので不揮発性記憶素子として用いられて
いる。
【０００３】また、半導体装置では、高速化に伴う発熱
の問題或いは微細化の進展による耐圧の問題等から、全
般に低電源電圧化が進められており、記憶素子について
も低電源電圧化が大きな課題となっている。
の問題或いは微細化の進展による耐圧の問題等から、全
般に低電源電圧化が進められており、記憶素子について
も低電源電圧化が大きな課題となっている。
【０００４】この低電圧動作には、フローティングゲー
トとコントロールゲートとのカップリング比を高めて、
フローティングゲート-コントロールゲート間の容量を
増加させることが有効である。
トとコントロールゲートとのカップリング比を高めて、
フローティングゲート-コントロールゲート間の容量を
増加させることが有効である。
【０００５】
【発明が解決しようとする課題】フローティングゲート
は、通常ゲート絶縁膜を介してソース領域，ドレイン領
域間に設けられるため、メモリセルサイズによって略一
定の範囲に限定されてしまい、この範囲を越えてフロー
ティングゲートを拡大し、且つセルサイズの拡大を回避
する技術が求められた。
は、通常ゲート絶縁膜を介してソース領域，ドレイン領
域間に設けられるため、メモリセルサイズによって略一
定の範囲に限定されてしまい、この範囲を越えてフロー
ティングゲートを拡大し、且つセルサイズの拡大を回避
する技術が求められた。
【０００６】このため、例えば特開平７-１７６７０５
号公報に記載されているように、フローティングゲート
を半導体基板主面にゲート絶縁膜を介して設けられる下
層膜と、この下層膜に積層された上層膜とで構成するこ
とによって、この上層膜は絶縁膜を介してソース領域，
ドレイン領域上にも拡げることができるので、フローテ
ィングゲートとコントロールゲートとが重なり合う面積
を拡大し、フローティングゲート-コントロールゲート
のカップリング比を高めることが可能となる。
号公報に記載されているように、フローティングゲート
を半導体基板主面にゲート絶縁膜を介して設けられる下
層膜と、この下層膜に積層された上層膜とで構成するこ
とによって、この上層膜は絶縁膜を介してソース領域，
ドレイン領域上にも拡げることができるので、フローテ
ィングゲートとコントロールゲートとが重なり合う面積
を拡大し、フローティングゲート-コントロールゲート
のカップリング比を高めることが可能となる。
【０００７】本発明の課題は、更にフローティングゲー
ト-コントロールゲートのカップリング比を増加させ、
更なる低電圧動作を可能とする技術を提供することにあ
る。本発明の前記ならびにその他の課題と新規な特徴
は、本明細書の記述及び添付図面によって明らかになる
であろう。
ト-コントロールゲートのカップリング比を増加させ、
更なる低電圧動作を可能とする技術を提供することにあ
る。本発明の前記ならびにその他の課題と新規な特徴
は、本明細書の記述及び添付図面によって明らかになる
であろう。
【０００８】
【問題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。フローティングゲートとなる導体膜
を堆積させ、前記導体膜の上に堆積させた絶縁膜を解像
限界内の間隔で配置し、前記絶縁膜の側面にサイドウォ
ールを形成して、前記絶縁膜及びサイドウォールをマス
クとしたパターニングによって前記導体膜からフローテ
ィングゲートを形成することによって、フローティング
ゲートをホトリソグラフィの解像限界未満の間隔で配置
する。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。フローティングゲートとなる導体膜
を堆積させ、前記導体膜の上に堆積させた絶縁膜を解像
限界内の間隔で配置し、前記絶縁膜の側面にサイドウォ
ールを形成して、前記絶縁膜及びサイドウォールをマス
クとしたパターニングによって前記導体膜からフローテ
ィングゲートを形成することによって、フローティング
ゲートをホトリソグラフィの解像限界未満の間隔で配置
する。
【０００９】上述した手段によれば、不揮発性記憶素子
のメモリセルサイズを変更せずに、フローティングゲー
トの面積を拡大することができるので、フローティング
ゲート-コントロールゲート間のカップリング容量を増
加させ、低電圧動作を可能とすることができる。
のメモリセルサイズを変更せずに、フローティングゲー
トの面積を拡大することができるので、フローティング
ゲート-コントロールゲート間のカップリング容量を増
加させ、低電圧動作を可能とすることができる。
【００１０】以下、本発明の実施の形態を説明する。な
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
お、実施の形態を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
【００１１】
（実施の形態１）図１に示すのは、本発明の一実施の形
態である二層ゲート構造のＦＥＴを有する半導体装置の
要部を一部切欠いて示す平面図であり、図２に示すの
は、図１中のａ-ａ線に沿った縦断面図であり、記憶素
子となる二層ゲート構造のＦＥＴを示している。
態である二層ゲート構造のＦＥＴを有する半導体装置の
要部を一部切欠いて示す平面図であり、図２に示すの
は、図１中のａ-ａ線に沿った縦断面図であり、記憶素
子となる二層ゲート構造のＦＥＴを示している。
【００１２】本実施の形態の半導体装置は、不揮発性記
憶素子である二層ゲート構造のＦＥＴをマトリクス状に
複数設け、各ＦＥＴを並列に接続したＡＮＤ型の回路構
成となっている。ＡＮＤ型の回路構成では、半導体基板
１主面をフィールド絶縁膜２によって区分した各素子形
成領域３に、列方向に連続する所定数のＦＥＴが形成さ
れ、この所定数のＦＥＴによって単位ブロックが構成さ
れ、同一ブロックを構成するＦＥＴの複数のソース領
域，ドレイン領域４が夫々連続して形成されることによ
って、ソース領域，ドレイン領域４が夫々ブロックごと
に共通化されている。
憶素子である二層ゲート構造のＦＥＴをマトリクス状に
複数設け、各ＦＥＴを並列に接続したＡＮＤ型の回路構
成となっている。ＡＮＤ型の回路構成では、半導体基板
１主面をフィールド絶縁膜２によって区分した各素子形
成領域３に、列方向に連続する所定数のＦＥＴが形成さ
れ、この所定数のＦＥＴによって単位ブロックが構成さ
れ、同一ブロックを構成するＦＥＴの複数のソース領
域，ドレイン領域４が夫々連続して形成されることによ
って、ソース領域，ドレイン領域４が夫々ブロックごと
に共通化されている。
【００１３】共通化されたドレイン領域４は、各素子形
成領域３の一端に設けられた選択ＦＥＴ５によって各Ｆ
ＥＴの上層に形成され列方向に延在するデータ線（図示
せず）に接続される。共通化されたソース領域４は、他
端に位置する選択ＦＥＴ（図示せず）によって各ＦＥＴ
の上層に形成され列方向に延在するソース線（図示せ
ず）に接続されている。
成領域３の一端に設けられた選択ＦＥＴ５によって各Ｆ
ＥＴの上層に形成され列方向に延在するデータ線（図示
せず）に接続される。共通化されたソース領域４は、他
端に位置する選択ＦＥＴ（図示せず）によって各ＦＥＴ
の上層に形成され列方向に延在するソース線（図示せ
ず）に接続されている。
【００１４】ソース線には、動作モードによって異なる
電位に設定され、読み出し動作，書き込み動作時には接
地電位に設定され、消去動作時には負の電位に設定され
ている。また、コントロールゲート６は、行方向に隣接
する他のブロックのＦＥＴのコントロールゲート６と所
定数接続され、行方向に延在するワード線となってい
る。
電位に設定され、読み出し動作，書き込み動作時には接
地電位に設定され、消去動作時には負の電位に設定され
ている。また、コントロールゲート６は、行方向に隣接
する他のブロックのＦＥＴのコントロールゲート６と所
定数接続され、行方向に延在するワード線となってい
る。
【００１５】また、半導体基板１主面上にゲート絶縁膜
７を介してソース領域，ドレイン領域４間に、フローテ
ィングゲート８の下層膜８ａが設けられ、フローティン
グゲート８は、この下層膜８ａと下層膜８ａに積層され
ソース領域，ドレイン領域４上にも拡げる上層膜８ｂと
によって構成されている。
７を介してソース領域，ドレイン領域４間に、フローテ
ィングゲート８の下層膜８ａが設けられ、フローティン
グゲート８は、この下層膜８ａと下層膜８ａに積層され
ソース領域，ドレイン領域４上にも拡げる上層膜８ｂと
によって構成されている。
【００１６】このようなＡＮＤ型の回路構成では、書き
込み又は消去の電圧が印加されるのが選択されたブロッ
クのＦＥＴに限定されるので、非選択のＦＥＴ即ちワー
ド線及びデータ線の少なくとも何れか非選択の状態とな
っているブロックのメモリセルには書き込み又は消去の
電圧が印加されないので、これらの電圧が印加されるこ
とによるソフトライトやソフトイレース等の誤動作を防
止することができる。
込み又は消去の電圧が印加されるのが選択されたブロッ
クのＦＥＴに限定されるので、非選択のＦＥＴ即ちワー
ド線及びデータ線の少なくとも何れか非選択の状態とな
っているブロックのメモリセルには書き込み又は消去の
電圧が印加されないので、これらの電圧が印加されるこ
とによるソフトライトやソフトイレース等の誤動作を防
止することができる。
【００１７】図２に示すように、記憶素子となる二層ゲ
ート構造のＦＥＴは、半導体基板１主面上にゲート絶縁
膜７を介してフローティングゲート８の下層膜８ａを形
成し、この下層膜８ａに対して自己整合でソース領域,
ドレイン領域４が形成されている。
ート構造のＦＥＴは、半導体基板１主面上にゲート絶縁
膜７を介してフローティングゲート８の下層膜８ａを形
成し、この下層膜８ａに対して自己整合でソース領域,
ドレイン領域４が形成されている。
【００１８】下層膜８ａの側面には、下層膜８ａの側面
を覆うサイドウォール９を設け、このサイドウォール９
の外側に、各メモリセルのドレイン領域，ソース領域４
を接続する高不純物濃度の拡散層配線１０を設けてあ
る。
を覆うサイドウォール９を設け、このサイドウォール９
の外側に、各メモリセルのドレイン領域，ソース領域４
を接続する高不純物濃度の拡散層配線１０を設けてあ
る。
【００１９】半導体基板１主面のソース領域，ドレイン
領域４及び拡散層配線１０領域には酸化珪素からなる絶
縁膜１１が形成され、この絶縁膜１１を介して、フロー
ティングゲート８の上層膜８ｂがソース領域，ドレイン
領域４上に下層膜８ａに沿って延在し、フィールド絶縁
膜２上にて隣接する他の上層膜８ｂと分離されている。
領域４及び拡散層配線１０領域には酸化珪素からなる絶
縁膜１１が形成され、この絶縁膜１１を介して、フロー
ティングゲート８の上層膜８ｂがソース領域，ドレイン
領域４上に下層膜８ａに沿って延在し、フィールド絶縁
膜２上にて隣接する他の上層膜８ｂと分離されている。
【００２０】本実施の形態では、一のフローティングゲ
ート８の上層膜８ｂと隣接する他のフローティングゲー
ト８の上層膜８ｂとがホトリソグラフィの解像限界未満
の間隔で配置され、これによってメモリセルサイズを増
加させることなく上層膜８ｂの面積が増加するので、フ
ローティングゲート８の上層膜８ｂとコントロールゲー
ト６とのカップリング比を増加させることができる。或
いは、上層膜８ｂの面積を減少させることなくメモリセ
ルサイズを縮小できるので、同一のカップリング比を維
持したままでメモリセルサイズの縮小が可能となる。
ート８の上層膜８ｂと隣接する他のフローティングゲー
ト８の上層膜８ｂとがホトリソグラフィの解像限界未満
の間隔で配置され、これによってメモリセルサイズを増
加させることなく上層膜８ｂの面積が増加するので、フ
ローティングゲート８の上層膜８ｂとコントロールゲー
ト６とのカップリング比を増加させることができる。或
いは、上層膜８ｂの面積を減少させることなくメモリセ
ルサイズを縮小できるので、同一のカップリング比を維
持したままでメモリセルサイズの縮小が可能となる。
【００２１】上層膜８ｂには、酸化珪素膜、窒化珪素
膜、酸化珪素膜、窒化珪素膜を積層したＯＮＯＮ膜から
なるゲート間絶縁膜１２を介して、多結晶シリコン膜と
タングステンシリサイド等の高融点金属硅化物を積層し
たポリサイド膜からなるコントロールゲート６が積層さ
れている。
膜、酸化珪素膜、窒化珪素膜を積層したＯＮＯＮ膜から
なるゲート間絶縁膜１２を介して、多結晶シリコン膜と
タングステンシリサイド等の高融点金属硅化物を積層し
たポリサイド膜からなるコントロールゲート６が積層さ
れている。
【００２２】次に、この半導体装置の製造方法につい
て、図３乃至図１７を用いて工程毎に説明する。
て、図３乃至図１７を用いて工程毎に説明する。
【００２３】先ず、ＬＯＣＯＳ法によって、半導体基板
１主面を各素子形成領域３に区分するフィールド絶縁膜
２を形成し、素子形成領域３の半導体基板１主面にゲー
ト絶縁膜７を形成する。この状態を図３に示す。
１主面を各素子形成領域３に区分するフィールド絶縁膜
２を形成し、素子形成領域３の半導体基板１主面にゲー
ト絶縁膜７を形成する。この状態を図３に示す。
【００２４】次に、フローティングゲート８の下層膜８
ａとなる多結晶シリコン膜８ａ’をＣＶＤによって堆積
させた上に窒化珪素膜１３’をＣＶＤによって堆積させ
る。この状態を図４に示す。
ａとなる多結晶シリコン膜８ａ’をＣＶＤによって堆積
させた上に窒化珪素膜１３’をＣＶＤによって堆積させ
る。この状態を図４に示す。
【００２５】次に、ホトリソグラフィによって形成した
レジストマスクを用いて窒化珪素膜１３’をパターニン
グしてキャップ１３を形成し、このキャップ１３をマス
クとして多結晶シリコン膜８ａ’をパターニングして下
層膜８ａを形成し、この下層膜８ａ及びキャップ１３を
マスクとしたイオン打込みによってソース領域,ドレイ
ン領域４を形成する。この状態を図５に示す。
レジストマスクを用いて窒化珪素膜１３’をパターニン
グしてキャップ１３を形成し、このキャップ１３をマス
クとして多結晶シリコン膜８ａ’をパターニングして下
層膜８ａを形成し、この下層膜８ａ及びキャップ１３を
マスクとしたイオン打込みによってソース領域,ドレイ
ン領域４を形成する。この状態を図５に示す。
【００２６】次に、酸化珪素膜を堆積させエッチバック
することによって下層膜８ａの側面にサイドウォール９
を形成する。この状態を図６に示す。
することによって下層膜８ａの側面にサイドウォール９
を形成する。この状態を図６に示す。
【００２７】次に、ブロック内のソース領域，ドレイン
領域を接続する拡散層配線１０をサイドウォール９の外
側に形成し、熱酸化によってソース領域，ドレイン領域
４及び拡散層配線１０の半導体基板１主面に酸化珪素か
らなる絶縁膜１１を形成する。この熱酸化の際に下層膜
８ａは、キャップ１３及びサイドウォール９によって保
護される。この状態を図７に示す。
領域を接続する拡散層配線１０をサイドウォール９の外
側に形成し、熱酸化によってソース領域，ドレイン領域
４及び拡散層配線１０の半導体基板１主面に酸化珪素か
らなる絶縁膜１１を形成する。この熱酸化の際に下層膜
８ａは、キャップ１３及びサイドウォール９によって保
護される。この状態を図７に示す。
【００２８】次に、窒化珪素を選択的に除去するエッチ
ングによって、キャップ１３を除去する。この状態を図
８に示す。
ングによって、キャップ１３を除去する。この状態を図
８に示す。
【００２９】次に、フローティングゲート８の上層膜８
ｂとなる多結晶シリコン膜８ｂ’を全面に堆積させる。
この状態を図９に示す。
ｂとなる多結晶シリコン膜８ｂ’を全面に堆積させる。
この状態を図９に示す。
【００３０】次に、多結晶シリコン膜８ｂ’を保護する
ための酸化珪素からなる保護膜１４を堆積した後に、窒
化珪素からなる絶縁膜１５をＣＶＤによって全面に堆積
させる。この状態を図１０に示す。
ための酸化珪素からなる保護膜１４を堆積した後に、窒
化珪素からなる絶縁膜１５をＣＶＤによって全面に堆積
させる。この状態を図１０に示す。
【００３１】次に、この絶縁膜１５をフローティングゲ
ート８の上層膜８ｂの形状にエッチング加工して、各パ
ターンに分離する。この際に、このフローティングゲー
ト８の形状は、ホトリソグラフィによる解像限界を考慮
したものであり、最終形状のフローティングゲート８よ
りも間隔が広く、各パターンはホトリソグラフィによる
解像限界の間隔で配置されることとなる。この状態を図
１１に示す。
ート８の上層膜８ｂの形状にエッチング加工して、各パ
ターンに分離する。この際に、このフローティングゲー
ト８の形状は、ホトリソグラフィによる解像限界を考慮
したものであり、最終形状のフローティングゲート８よ
りも間隔が広く、各パターンはホトリソグラフィによる
解像限界の間隔で配置されることとなる。この状態を図
１１に示す。
【００３２】次に、窒化珪素膜１６’をＣＶＤによって
全面に堆積させる。この状態を図１２に示す。
全面に堆積させる。この状態を図１２に示す。
【００３３】次に、堆積させた窒化珪素膜１６’をエッ
チバックすることによって絶縁膜１５の側面にサイドウ
ォール１６を形成する。この状態を図１３に示す。
チバックすることによって絶縁膜１５の側面にサイドウ
ォール１６を形成する。この状態を図１３に示す。
【００３４】次に、前記絶縁膜１５及びサイドウォール
１６をマスクとしたエッチングによって多結晶シリコン
膜８ｂ’をパターニング形成する。この際に、絶縁膜１
５がホトリソグラフィによる解像限界の間隔で配置され
ており、この間隔がサイドウォール１６によって更に狭
められることとなるために、フローティングゲート８を
ホトリソグラフィの解像限界未満の間隔で配置されるこ
ととなる。この状態を図１４に示す。
１６をマスクとしたエッチングによって多結晶シリコン
膜８ｂ’をパターニング形成する。この際に、絶縁膜１
５がホトリソグラフィによる解像限界の間隔で配置され
ており、この間隔がサイドウォール１６によって更に狭
められることとなるために、フローティングゲート８を
ホトリソグラフィの解像限界未満の間隔で配置されるこ
ととなる。この状態を図１４に示す。
【００３５】次に、フローティングゲート８の上層膜８
ｂの側面に熱酸化による保護膜１７を形成する。この状
態を図１５に示す。
ｂの側面に熱酸化による保護膜１７を形成する。この状
態を図１５に示す。
【００３６】次に、マスクとして用いた窒化珪素の絶縁
膜１５及びサイドウォール１６を除去する。この際に、
上層膜８ｂは保護膜１４，１７によって保護されてい
る。この状態を図１６に示す。
膜１５及びサイドウォール１６を除去する。この際に、
上層膜８ｂは保護膜１４，１７によって保護されてい
る。この状態を図１６に示す。
【００３７】次に、酸化珪素膜、窒化珪素膜、酸化珪素
膜、窒化珪素膜を積層したＯＮＯＮ膜を全面に堆積さ
せ、このＯＮＯＮ膜がフローティングゲート８とコント
ロールゲート６とのゲート間絶縁膜１２となる。この状
態を図１７に示す。
膜、窒化珪素膜を積層したＯＮＯＮ膜を全面に堆積さ
せ、このＯＮＯＮ膜がフローティングゲート８とコント
ロールゲート６とのゲート間絶縁膜１２となる。この状
態を図１７に示す。
【００３８】続いて、多結晶シリコン膜とタングステン
シリサイド等の高融点金属硅化物を積層したポリサイド
膜を形成し、このポリサイド膜をパターニングして、各
ＦＥＴ毎に分離するパターニングを行い、各ブロックの
コントロールゲート６が所定数接続され行方向に延在す
るワード線を形成する。
シリサイド等の高融点金属硅化物を積層したポリサイド
膜を形成し、このポリサイド膜をパターニングして、各
ＦＥＴ毎に分離するパターニングを行い、各ブロックの
コントロールゲート６が所定数接続され行方向に延在す
るワード線を形成する。
【００３９】このワード線のパターニング或いはワード
線をマスクとしたパターニングによって、ＯＮＯＮ膜及
びフローティングゲート８のパターニングを行う所謂重
ね切を行い、自己整合によってフローティングゲート８
を各ＦＥＴ毎に分離して、図２に示す状態となる。
線をマスクとしたパターニングによって、ＯＮＯＮ膜及
びフローティングゲート８のパターニングを行う所謂重
ね切を行い、自己整合によってフローティングゲート８
を各ＦＥＴ毎に分離して、図２に示す状態となる。
【００４０】（実施の形態２）図１８に示すのは、本発
明の他の実施の形態である二層ゲート構造のＦＥＴを有
する半導体装置の要部を示す平面図であり、図１９に示
すのは、図１８中のａ-ａ線に沿った縦断面図であり、
記憶素子となる二層ゲート構造のＦＥＴを示している。
明の他の実施の形態である二層ゲート構造のＦＥＴを有
する半導体装置の要部を示す平面図であり、図１９に示
すのは、図１８中のａ-ａ線に沿った縦断面図であり、
記憶素子となる二層ゲート構造のＦＥＴを示している。
【００４１】本実施の形態の半導体装置は、不揮発性記
憶素子である二層ゲート構造のＦＥＴをマトリクス状に
複数設け、ソース領域を共通化したＦＥＴの組を複数並
列に接続したＮＯＲ型の回路構成となっている。ＮＯＲ
型の回路構成では、コントロールゲート及びフローティ
ングゲートがチャネル領域及びフィールド絶縁膜の上に
延在し、ドレイン領域，ソース領域４上を通らないの
で、前述した実施の形態のソース領域，ドレイン領域４
の半導体基板１主面を覆う絶縁膜１１は必要がない。
憶素子である二層ゲート構造のＦＥＴをマトリクス状に
複数設け、ソース領域を共通化したＦＥＴの組を複数並
列に接続したＮＯＲ型の回路構成となっている。ＮＯＲ
型の回路構成では、コントロールゲート及びフローティ
ングゲートがチャネル領域及びフィールド絶縁膜の上に
延在し、ドレイン領域，ソース領域４上を通らないの
で、前述した実施の形態のソース領域，ドレイン領域４
の半導体基板１主面を覆う絶縁膜１１は必要がない。
【００４２】本実施の形態の半導体装置では、半導体基
板１主面をフィールド絶縁膜２によって区分した各素子
形成領域３に、列方向に隣接するＦＥＴのソース領域４
が共通化され、このようなＦＥＴの組が行方向に複数設
けられている。
板１主面をフィールド絶縁膜２によって区分した各素子
形成領域３に、列方向に隣接するＦＥＴのソース領域４
が共通化され、このようなＦＥＴの組が行方向に複数設
けられている。
【００４３】ドレイン領域４は、各ＦＥＴの上層に形成
され行方向に延在するデータ線（図示せず）に接続さ
れ、共通化されたソース領域４は、各ＦＥＴの上層に形
成され行方向に延在するソース線（図示せず）に接続さ
れている。また、コントロールゲート６は、行方向に隣
接する他のブロックのＦＥＴのコントロールゲート６と
所定数接続され、行方向に延在するワード線となってい
る。
され行方向に延在するデータ線（図示せず）に接続さ
れ、共通化されたソース領域４は、各ＦＥＴの上層に形
成され行方向に延在するソース線（図示せず）に接続さ
れている。また、コントロールゲート６は、行方向に隣
接する他のブロックのＦＥＴのコントロールゲート６と
所定数接続され、行方向に延在するワード線となってい
る。
【００４４】また、半導体基板１主面上にゲート絶縁膜
７を介してソース領域，ドレイン領域４間に、フローテ
ィングゲート８が設けられている。
７を介してソース領域，ドレイン領域４間に、フローテ
ィングゲート８が設けられている。
【００４５】図１９に示すように、記憶素子となる二層
ゲート構造のＦＥＴは、半導体基板１主面上にゲート絶
縁膜７を介してフローティングゲート８を形成し、この
フローティングゲート８に対して自己整合でソース領
域,ドレイン領域（図示せず）が形成されている。
ゲート構造のＦＥＴは、半導体基板１主面上にゲート絶
縁膜７を介してフローティングゲート８を形成し、この
フローティングゲート８に対して自己整合でソース領
域,ドレイン領域（図示せず）が形成されている。
【００４６】本実施の形態では、一のフローティングゲ
ート８と隣接する他のフローティングゲート８とがホト
リソグラフィの解像限界未満の間隔で配置され、これに
よってメモリセルサイズを増加させることなくフローテ
ィングゲート８の面積が増加するので、フローティング
ゲート８とコントロールゲート６とのカップリング比を
増加させることができる。或いは、フローティングゲー
ト８の面積を減少させることなくメモリセルサイズを縮
小できるので、同一のカップリング比を維持したままで
メモリセルサイズの縮小が可能となる。
ート８と隣接する他のフローティングゲート８とがホト
リソグラフィの解像限界未満の間隔で配置され、これに
よってメモリセルサイズを増加させることなくフローテ
ィングゲート８の面積が増加するので、フローティング
ゲート８とコントロールゲート６とのカップリング比を
増加させることができる。或いは、フローティングゲー
ト８の面積を減少させることなくメモリセルサイズを縮
小できるので、同一のカップリング比を維持したままで
メモリセルサイズの縮小が可能となる。
【００４７】フローティングゲート８には、酸化珪素
膜、窒化珪素膜、酸化珪素膜、窒化珪素膜を積層したＯ
ＮＯＮ膜からなるゲート間絶縁膜１２を介して、多結晶
シリコン膜とタングステンシリサイド等の高融点金属硅
化物を積層したポリサイド膜からなるコントロールゲー
ト６が積層されている。
膜、窒化珪素膜、酸化珪素膜、窒化珪素膜を積層したＯ
ＮＯＮ膜からなるゲート間絶縁膜１２を介して、多結晶
シリコン膜とタングステンシリサイド等の高融点金属硅
化物を積層したポリサイド膜からなるコントロールゲー
ト６が積層されている。
【００４８】次に、この半導体装置の製造方法につい
て、図２０乃至図２９を用いて工程毎に説明する。
て、図２０乃至図２９を用いて工程毎に説明する。
【００４９】先ず、ＬＯＣＯＳ法によって、半導体基板
１主面を各素子形成領域３に区分するフィールド絶縁膜
２を形成し、素子形成領域３の半導体基板１主面にゲー
ト絶縁膜７を形成する。この状態を図２０に示す。
１主面を各素子形成領域３に区分するフィールド絶縁膜
２を形成し、素子形成領域３の半導体基板１主面にゲー
ト絶縁膜７を形成する。この状態を図２０に示す。
【００５０】次に、フローティングゲート８となる多結
晶シリコン膜８’をＣＶＤによって堆積させる。この状
態を図２１に示す。
晶シリコン膜８’をＣＶＤによって堆積させる。この状
態を図２１に示す。
【００５１】次に、多結晶シリコン膜８’を保護するた
めの酸化珪素からなる保護膜１４を堆積した後に、窒化
珪素からなる絶縁膜１５をＣＶＤによって全面に堆積さ
せる。この状態を図２２に示す。
めの酸化珪素からなる保護膜１４を堆積した後に、窒化
珪素からなる絶縁膜１５をＣＶＤによって全面に堆積さ
せる。この状態を図２２に示す。
【００５２】次に、この絶縁膜１５を、フローティング
ゲート８の形状にエッチング加工して、各パターンに分
離する。この際に、このフローティングゲート８の形状
は、ホトリソグラフィによる解像限界を考慮したもので
あり、最終形状のフローティングゲート８よりも間隔が
広く、ホトリソグラフィによる解像限界の間隔で配置さ
れることとなる。この状態を図２３に示す。
ゲート８の形状にエッチング加工して、各パターンに分
離する。この際に、このフローティングゲート８の形状
は、ホトリソグラフィによる解像限界を考慮したもので
あり、最終形状のフローティングゲート８よりも間隔が
広く、ホトリソグラフィによる解像限界の間隔で配置さ
れることとなる。この状態を図２３に示す。
【００５３】次に、窒化珪素膜１６’をＣＶＤによって
全面に堆積させる。この状態を図２４に示す。
全面に堆積させる。この状態を図２４に示す。
【００５４】次に、堆積させた窒化珪素膜１６’をエッ
チバックすることによって絶縁膜の側面１５にサイドウ
ォール１６を形成する。この状態を図２５に示す。
チバックすることによって絶縁膜の側面１５にサイドウ
ォール１６を形成する。この状態を図２５に示す。
【００５５】次に、絶縁膜１５及びサイドウォール１６
をマスクとしたエッチングによって多結晶シリコン膜
８’をパターニング形成する。この際に、絶縁膜１５が
ホトリソグラフィによる解像限界の間隔で配置されてお
り、この間隔がサイドウォール１６によって更に狭めら
れることとなるために、フローティングゲート８をホト
リソグラフィの解像限界未満の間隔で配置されることと
なる。この状態を図２６に示す。
をマスクとしたエッチングによって多結晶シリコン膜
８’をパターニング形成する。この際に、絶縁膜１５が
ホトリソグラフィによる解像限界の間隔で配置されてお
り、この間隔がサイドウォール１６によって更に狭めら
れることとなるために、フローティングゲート８をホト
リソグラフィの解像限界未満の間隔で配置されることと
なる。この状態を図２６に示す。
【００５６】次に、フローティングゲート８の側面に熱
酸化による保護膜１７を形成する。この状態を図２７に
示す。
酸化による保護膜１７を形成する。この状態を図２７に
示す。
【００５７】次に、マスクとして用いた窒化珪素の絶縁
膜１５及びサイドウォール１６を除去する。この際に、
フローティングゲート８は保護膜１４，１７によって保
護されている。この状態を図２８に示す。
膜１５及びサイドウォール１６を除去する。この際に、
フローティングゲート８は保護膜１４，１７によって保
護されている。この状態を図２８に示す。
【００５８】次に、保護膜１４，１７を除去し、酸化珪
素膜、窒化珪素膜、酸化珪素膜、窒化珪素膜を積層した
ＯＮＯＮ膜を全面に堆積させ、このＯＮＯＮ膜がフロー
ティングゲート８とコントロールゲート６とのゲート間
絶縁膜１２となる。この状態を図２９に示す。
素膜、窒化珪素膜、酸化珪素膜、窒化珪素膜を積層した
ＯＮＯＮ膜を全面に堆積させ、このＯＮＯＮ膜がフロー
ティングゲート８とコントロールゲート６とのゲート間
絶縁膜１２となる。この状態を図２９に示す。
【００５９】続いて、多結晶シリコン膜とタングステン
シリサイド等の高融点金属硅化物を積層したポリサイド
膜を形成し、このポリサイド膜をパターニングして、各
ＦＥＴ毎に分離するパターニングを行い、各ブロックの
コントロールゲート６が所定数接続され行方向に延在す
るワード線を形成する。
シリサイド等の高融点金属硅化物を積層したポリサイド
膜を形成し、このポリサイド膜をパターニングして、各
ＦＥＴ毎に分離するパターニングを行い、各ブロックの
コントロールゲート６が所定数接続され行方向に延在す
るワード線を形成する。
【００６０】このワード線のパターニング或いはワード
線をマスクとしたパターニングによって、ＯＮＯＮ膜及
びフローティングゲート８のパターニングを行う所謂重
ね切を行い、自己整合によってフローティングゲート８
を各ＦＥＴ毎に分離して、図１９に示す状態となる。
線をマスクとしたパターニングによって、ＯＮＯＮ膜及
びフローティングゲート８のパターニングを行う所謂重
ね切を行い、自己整合によってフローティングゲート８
を各ＦＥＴ毎に分離して、図１９に示す状態となる。
【００６１】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００６２】例えば前述した実施の形態ではＡＮＤ型及
びＮＯＲ型の回路構成のものについて記述したが、Ｄｉ
ＮＯＲ型、ＮＡＮＤ型等他の回路構成のものにも適用が
可能である。
びＮＯＲ型の回路構成のものについて記述したが、Ｄｉ
ＮＯＲ型、ＮＡＮＤ型等他の回路構成のものにも適用が
可能である。
【００６３】また、例えば、前記不揮発性記憶素子であ
る二層ゲートのＦＥＴを用いた記憶装置としても、或い
は前記ＦＥＴを記憶領域に形成したＭＰＵ装置として
も、本発明は実施が可能である。
る二層ゲートのＦＥＴを用いた記憶装置としても、或い
は前記ＦＥＴを記憶領域に形成したＭＰＵ装置として
も、本発明は実施が可能である。
【００６４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明によれば、フローティングゲートがホトリ
ソグラフィの解像限界未満の間隔で配置されるという効
果がある。 （２）本発明によれば、上記効果（１）により、メモリ
セルサイズを増加させることなくフローティングゲート
の面積を増加させることができるという効果がある。 （３）本発明によれば、上記効果（２）により、フロー
ティングゲートとコントロールゲートとのカップリング
容量を増加させることができるという効果がある。 （４）本発明によれば、上記効果（３）により、二層ゲ
ート構造ＦＥＴの低電源電圧化が図れるという効果があ
る。 （５）本発明によれば、上記効果（１）により、フロー
ティングゲートの面積を減少させずにメモリセルサイズ
を減少させることができるという効果がある。 （６）本発明によれば、上記効果（５）により、フロー
ティングゲートとコントロールゲートとのカップリング
容量を減少させずにメモリセルサイズを減少させること
ができるという効果がある。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明によれば、フローティングゲートがホトリ
ソグラフィの解像限界未満の間隔で配置されるという効
果がある。 （２）本発明によれば、上記効果（１）により、メモリ
セルサイズを増加させることなくフローティングゲート
の面積を増加させることができるという効果がある。 （３）本発明によれば、上記効果（２）により、フロー
ティングゲートとコントロールゲートとのカップリング
容量を増加させることができるという効果がある。 （４）本発明によれば、上記効果（３）により、二層ゲ
ート構造ＦＥＴの低電源電圧化が図れるという効果があ
る。 （５）本発明によれば、上記効果（１）により、フロー
ティングゲートの面積を減少させずにメモリセルサイズ
を減少させることができるという効果がある。 （６）本発明によれば、上記効果（５）により、フロー
ティングゲートとコントロールゲートとのカップリング
容量を減少させずにメモリセルサイズを減少させること
ができるという効果がある。
【図１】本発明の一実施の形態である半導体装置の要部
を示す平面図である。
を示す平面図である。
【図２】図１中のａ-ａ線に沿った縦断面図である。
【図３】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図４】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図５】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図６】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図７】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図８】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置を工程
毎に示す縦断面図である。
毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置を工
程毎に示す縦断面図である。
程毎に示す縦断面図である。
【図１１】本発明の一実施の形態である半導体装置を工
程毎に示す縦断面図である。
程毎に示す縦断面図である。
【図１２】本発明の一実施の形態である半導体装置を工
程毎に示す縦断面図である。
程毎に示す縦断面図である。
【図１３】本発明の一実施の形態である半導体装置を工
程毎に示す縦断面図である。
程毎に示す縦断面図である。
【図１４】本発明の一実施の形態である半導体装置を工
程毎に示す縦断面図である。
程毎に示す縦断面図である。
【図１５】本発明の一実施の形態である半導体装置を工
程毎に示す縦断面図である。
程毎に示す縦断面図である。
【図１６】本発明の一実施の形態である半導体装置を工
程毎に示す縦断面図である。
程毎に示す縦断面図である。
【図１７】本発明の一実施の形態である半導体装置を工
程毎に示す縦断面図である。
程毎に示す縦断面図である。
【図１８】本発明の他の実施の形態である半導体装置の
要部を示す平面図である。
要部を示す平面図である。
【図１９】図１８中のａ‐ａ線に沿った縦断面図であ
る。
る。
【図２０】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２１】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２２】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２３】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２４】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２５】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２６】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２７】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２８】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
【図２９】本発明の他の実施の形態である半導体装置を
工程毎に示す縦断面図である。
工程毎に示す縦断面図である。
１…半導体基板、２…フィールド絶縁膜、３…素子形成
領域、４…ソース領域，ドレイン領域、５…選択ＦＥ
Ｔ、６…コントロールゲート、７…ゲート絶縁膜、８…
フローティングゲート、８ａ…下層膜、８ｂ…上層膜、
８’，８ａ’，８ｂ’…多結晶シリコン膜、９…サイド
ウォール、１０…拡散層配線、１１…絶縁膜、１２…ゲ
ート間絶縁膜、１３…キャップ、１３’，１６’…窒化
珪素膜、１４，１７…保護膜、１５…絶縁膜、１６…サ
イドウォール。
領域、４…ソース領域，ドレイン領域、５…選択ＦＥ
Ｔ、６…コントロールゲート、７…ゲート絶縁膜、８…
フローティングゲート、８ａ…下層膜、８ｂ…上層膜、
８’，８ａ’，８ｂ’…多結晶シリコン膜、９…サイド
ウォール、１０…拡散層配線、１１…絶縁膜、１２…ゲ
ート間絶縁膜、１３…キャップ、１３’，１６’…窒化
珪素膜、１４，１７…保護膜、１５…絶縁膜、１６…サ
イドウォール。
Claims (9)
- 【請求項１】 フローティングゲートを設けた二層ゲー
ト構造の不揮発性記憶素子が隣接して複数設けられてい
る半導体装置において、 一のフローティングゲートと隣接する他のフローティン
グゲートとがホトリソグラフィの解像限界未満の間隔で
配置されていることを特徴とする半導体装置。 - 【請求項２】 前記フローティングゲートがソース領
域，ドレイン領域間のゲート絶縁膜上に位置する下層膜
と、この下層膜に積層され絶縁膜を介してソース領域，
ドレイン領域上に延在する上層膜とからなり、一のフロ
ーティングゲートの上層膜と隣接する他のフローティン
グゲートの上層膜とがホトリソグラフィの解像限界未満
の間隔で配置されていることを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 前記不揮発性記憶素子をマトリクス状に
複数設け、ＡＮＤ型の回路構成としたことを特徴とする
請求項１又は請求項２に記載の半導体装置。 - 【請求項４】 フローティングゲートを設けた二層ゲー
ト構造の不揮発性記憶素子をマトリクス状に複数設けた
記憶領域が設けられているＭＰＵ装置において、 一のフローティングゲートと隣接する他のフローティン
グゲートとがホトリソグラフィの解像限界未満の間隔で
配置されていることを特徴とするＭＰＵ装置。 - 【請求項５】 前記フローティングゲートがソース領
域，ドレイン領域間のゲート絶縁膜上に位置する下層膜
と、この下層膜に積層され絶縁膜を介してソース領域，
ドレイン領域上に延在する上層膜とからなり、一のフロ
ーティングゲートの上層膜と隣接する他のフローティン
グゲートの上層膜とがホトリソグラフィの解像限界未満
の間隔で配置されていることを特徴とする請求項４に記
載のＭＰＵ装置。 - 【請求項６】 前記不揮発性記憶素子をＡＮＤ型の回路
構成としたことを特徴とする請求項４又は請求項５に記
載のＭＰＵ装置。 - 【請求項７】 フローティングゲートを設けた二層ゲー
ト構造の不揮発性記憶素子が隣接して複数設けられてい
る半導体装置の製造方法において、 前記フローティングゲートとなる導体膜を堆積させる工
程と、 前記導体膜の上に絶縁膜を堆積させる工程と、 前記絶縁膜を、ホトリソグラフィによって解像限界内の
間隔で配置するパターニングを行う工程と、 前記絶縁膜の側面にサイドウォールを形成する工程と、 前記絶縁膜及びサイドウォールをマスクとしたエッチン
グによって前記導体膜をパターニング形成し、フローテ
ィングゲートをホトリソグラフィの解像限界未満の間隔
で配置する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項８】 前記フローティングゲートがソース領
域，ドレイン領域間のゲート絶縁膜上に位置する下層膜
と、この下層膜に積層され絶縁膜を介してソース領域，
ドレイン領域上に延在する上層膜とからなり、一のフロ
ーティングゲートの上層膜と隣接する他のフローティン
グゲートの上層膜とがホトリソグラフィの解像限界未満
の間隔で配置されていることを特徴とする請求項７に記
載の半導体装置の製造方法。 - 【請求項９】 前記不揮発性記憶素子をマトリクス状に
複数設け、ＡＮＤ型の回路構成としたことを特徴とする
請求項７又は請求項８に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9284815A JPH11121638A (ja) | 1997-10-17 | 1997-10-17 | 半導体装置、ｍｐｕ装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9284815A JPH11121638A (ja) | 1997-10-17 | 1997-10-17 | 半導体装置、ｍｐｕ装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121638A true JPH11121638A (ja) | 1999-04-30 |
Family
ID=17683376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9284815A Pending JPH11121638A (ja) | 1997-10-17 | 1997-10-17 | 半導体装置、ｍｐｕ装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121638A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197640A (ja) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| US7098104B2 (en) | 2003-04-17 | 2006-08-29 | Nec Electronics Corporation | Method of fabricating semiconductor memory device |
| US7105407B2 (en) | 2003-05-16 | 2006-09-12 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor device |
-
1997
- 1997-10-17 JP JP9284815A patent/JPH11121638A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098104B2 (en) | 2003-04-17 | 2006-08-29 | Nec Electronics Corporation | Method of fabricating semiconductor memory device |
| US7105407B2 (en) | 2003-05-16 | 2006-09-12 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor device |
| US7232723B2 (en) | 2003-05-16 | 2007-06-19 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor device |
| JP2005197640A (ja) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP4575048B2 (ja) * | 2003-12-29 | 2010-11-04 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
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| A521 | Request for written amendment filed |
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| A02 | Decision of refusal |
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| A521 | Request for written amendment filed |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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