JP2011082484A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 素子分離溝に隙間なく、絶縁膜の埋め込みを行うことが可能な半導体装置の製
造方法を提供する。
【解決手段】 本発明では半導体基板１上にトンネル絶縁膜２及び浮遊ゲート電極３を形
成する工程と、浮遊ゲート電極上に低密度シリコン窒化膜４１と高密度シリコン窒化膜４
２を含むシリコン窒化膜４を形成する工程と、シリコン窒化膜、浮遊ゲート電極、トンネ
ル絶縁膜及び半導体基板を加工して素子分離溝６を形成し素子分離溝の側面の少なくとも
一部に低密度シリコン窒化膜を露出する工程と、素子分離溝の内部表面を覆うように埋め
込み絶縁膜７を形成する工程と、シリコン窒化膜を除去する工程と、浮遊ゲート電極及び
埋め込み絶縁膜を覆うように電極間絶縁膜８及びコントロールゲート電極９を形成する工
程を有していることを特徴とする半導体装置の製造方法を提供することができる。
【選択図】 図３
造方法を提供する。
【解決手段】 本発明では半導体基板１上にトンネル絶縁膜２及び浮遊ゲート電極３を形
成する工程と、浮遊ゲート電極上に低密度シリコン窒化膜４１と高密度シリコン窒化膜４
２を含むシリコン窒化膜４を形成する工程と、シリコン窒化膜、浮遊ゲート電極、トンネ
ル絶縁膜及び半導体基板を加工して素子分離溝６を形成し素子分離溝の側面の少なくとも
一部に低密度シリコン窒化膜を露出する工程と、素子分離溝の内部表面を覆うように埋め
込み絶縁膜７を形成する工程と、シリコン窒化膜を除去する工程と、浮遊ゲート電極及び
埋め込み絶縁膜を覆うように電極間絶縁膜８及びコントロールゲート電極９を形成する工
程を有していることを特徴とする半導体装置の製造方法を提供することができる。
【選択図】 図３
Description
本発明は、半導体装置の製造方法に係わり、例えば素子分離溝への絶縁膜の埋め込み方
法に関する。
法に関する。
ＬＳＩの高集積化による素子の動作速度向上および低消費電力化を図り、製造コストを
抑制していくために、ＬＳＩの微細化、特に素子分離領域の微細化の必要性が益々大きく
なってきている。素子分離領域の形成には、素子分離溝に絶縁膜を埋め込むＳＴＩ（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術が広く用いられている。しかし、
ＬＳＩの微細化に伴い、素子分離溝に隙間無く、絶縁膜を埋め込むことが困難になってお
り、いわゆるボイド（ｖｏｉｄ）及びシーム（ｓｅａｍ）が発生するという問題がある。
ボイド及びシームが存在すると、その後の加工においてＳＴＩが陥没し、形状が崩れてし
まうという問題が生じる。
抑制していくために、ＬＳＩの微細化、特に素子分離領域の微細化の必要性が益々大きく
なってきている。素子分離領域の形成には、素子分離溝に絶縁膜を埋め込むＳＴＩ（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術が広く用いられている。しかし、
ＬＳＩの微細化に伴い、素子分離溝に隙間無く、絶縁膜を埋め込むことが困難になってお
り、いわゆるボイド（ｖｏｉｄ）及びシーム（ｓｅａｍ）が発生するという問題がある。
ボイド及びシームが存在すると、その後の加工においてＳＴＩが陥没し、形状が崩れてし
まうという問題が生じる。
本発明は、上記問題点を解決するためになされたもので、素子分離溝に隙間なく、絶縁
膜の埋め込みを行うことが可能な半導体装置の製造方法を提供することを目的としている
。
膜の埋め込みを行うことが可能な半導体装置の製造方法を提供することを目的としている
。
本発明の一態様に係わる半導体装置の製造方法は、半導体基板上にトンネル絶縁膜を形
成する工程と、前記トンネル絶縁膜上に浮遊ゲート電極を形成する工程と、前記浮遊ゲー
ト電極上に低密度シリコン窒化膜と高密度シリコン窒化膜を含むシリコン窒化膜を形成す
る工程と、前記シリコン窒化膜、前記浮遊ゲート電極、前記トンネル絶縁膜及び前記半導
体基板を加工して素子分離溝を形成し、前記素子分離溝の側面の少なくとも一部に低密度
シリコン窒化膜を露出する工程と、前記素子分離溝の内部表面を覆うように埋め込み絶縁
膜を形成する工程と、前記埋め込み絶縁膜を平坦化する工程と、前記埋め込み絶縁膜をエ
ッチングし、前記埋め込み絶縁膜の上面を下げる工程と、前記シリコン窒化膜を除去する
工程と、前記浮遊ゲート電極及び前記埋め込み絶縁膜を覆うように電極間絶縁膜及びコン
トロールゲート電極を形成する工程とを備えることを特徴とする。
成する工程と、前記トンネル絶縁膜上に浮遊ゲート電極を形成する工程と、前記浮遊ゲー
ト電極上に低密度シリコン窒化膜と高密度シリコン窒化膜を含むシリコン窒化膜を形成す
る工程と、前記シリコン窒化膜、前記浮遊ゲート電極、前記トンネル絶縁膜及び前記半導
体基板を加工して素子分離溝を形成し、前記素子分離溝の側面の少なくとも一部に低密度
シリコン窒化膜を露出する工程と、前記素子分離溝の内部表面を覆うように埋め込み絶縁
膜を形成する工程と、前記埋め込み絶縁膜を平坦化する工程と、前記埋め込み絶縁膜をエ
ッチングし、前記埋め込み絶縁膜の上面を下げる工程と、前記シリコン窒化膜を除去する
工程と、前記浮遊ゲート電極及び前記埋め込み絶縁膜を覆うように電極間絶縁膜及びコン
トロールゲート電極を形成する工程とを備えることを特徴とする。
本発明によれば、素子分離溝に隙間なく、絶縁膜の埋め込みを行うことが可能な半導体
装置の製造方法を提供することができる。
装置の製造方法を提供することができる。
以下、本発明の実施形態に係る半導体装置として、フラッシュメモリを例にその製造方
法を図面を参照して説明する。
法を図面を参照して説明する。
図１乃至図８を参照して、実施例１に係る半導体装置の製造方法を説明する。
図１に示すように、所望の不純物をドーピングした半導体基板１上に、トンネル絶縁膜
２となる膜厚８ｎｍのＳｉＯＮ膜を形成する。次に浮遊ゲート電極３となる膜厚８０ｎｍ
のＰをドープした多結晶シリコン膜、及びシリコン窒化膜４となるシリコン窒化膜を形成
する。
２となる膜厚８ｎｍのＳｉＯＮ膜を形成する。次に浮遊ゲート電極３となる膜厚８０ｎｍ
のＰをドープした多結晶シリコン膜、及びシリコン窒化膜４となるシリコン窒化膜を形成
する。
ここで、シリコン窒化膜４は、低密度シリコン窒化膜４１と、低密度シリコン窒化膜４
１上の高密度シリコン窒化膜４２の積層構造である。シリコン窒化膜４は膜厚３０nm〜７
０ｎｍであり、低密度シリコン窒化膜４１と高密度シリコン窒化膜４２の膜厚はほぼ等し
いが、低密度シリコン窒化膜４１の膜厚の方が、大きくても良い。
１上の高密度シリコン窒化膜４２の積層構造である。シリコン窒化膜４は膜厚３０nm〜７
０ｎｍであり、低密度シリコン窒化膜４１と高密度シリコン窒化膜４２の膜厚はほぼ等し
いが、低密度シリコン窒化膜４１の膜厚の方が、大きくても良い。
また、低密度シリコン窒化膜４１は４２０度でＨＣＤ（Ｓｉ２Ｃｌ６、Ｈｅｘａ Ｃｈ
ｌｏｒｏ Ｄｉｓｉｌａｎｅ）とＮＨ３の混合雰囲気中で堆積し、高密度シリコン窒化膜
４２は７８０度でＤＣＳ（ＳｉＣｌ２Ｈ２、Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）とＮＨ３の
混合雰囲気中で堆積する。
ｌｏｒｏ Ｄｉｓｉｌａｎｅ）とＮＨ３の混合雰囲気中で堆積し、高密度シリコン窒化膜
４２は７８０度でＤＣＳ（ＳｉＣｌ２Ｈ２、Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）とＮＨ３の
混合雰囲気中で堆積する。
次にシリコン窒化膜４の上にシリコン酸化膜５を形成する。その後、レジスト（図示せ
ず）をマスクにし、ＲＩＥ法により、シリコン酸化膜５、シリコン窒化膜４、浮遊ゲート
電極３、トンネル絶縁膜２及び半導体基板１を順に加工する。このようにして図２に示す
ように、素子分離溝６を形成する。このとき、素子分離溝６の側面には、低密度シリコン
窒化膜４１と高密度シリコン窒化膜４２がどちらも露出している。
ず）をマスクにし、ＲＩＥ法により、シリコン酸化膜５、シリコン窒化膜４、浮遊ゲート
電極３、トンネル絶縁膜２及び半導体基板１を順に加工する。このようにして図２に示す
ように、素子分離溝６を形成する。このとき、素子分離溝６の側面には、低密度シリコン
窒化膜４１と高密度シリコン窒化膜４２がどちらも露出している。
次に図３に示すように、素子分離溝６の内部表面およびシリコン酸化膜５を覆うように
埋め込み絶縁膜７となるシリコン酸化膜を形成する。ここでシリコン酸化膜はＴＥＯＳと
Ｏ３を原料ガスに用い、４５０度で形成する。埋め込み絶縁膜７はボイドやシームなどの
隙間無く、素子分離溝６を埋め込むことができる。その理由については後で詳しく述べる
。
埋め込み絶縁膜７となるシリコン酸化膜を形成する。ここでシリコン酸化膜はＴＥＯＳと
Ｏ３を原料ガスに用い、４５０度で形成する。埋め込み絶縁膜７はボイドやシームなどの
隙間無く、素子分離溝６を埋め込むことができる。その理由については後で詳しく述べる
。
次に図４に示すように、ＣＭＰにより埋め込み絶縁膜７を高密度シリコン窒化膜４２の
上面の高さまで平坦化する。このとき、シリコン酸化膜５もエッチングされる。このよう
に、シリコン窒化膜４は、ＣＭＰのストッパーとして用いるため、シリコン窒化膜４の上
部は膜密度の高い膜を用いる必要がある。
上面の高さまで平坦化する。このとき、シリコン酸化膜５もエッチングされる。このよう
に、シリコン窒化膜４は、ＣＭＰのストッパーとして用いるため、シリコン窒化膜４の上
部は膜密度の高い膜を用いる必要がある。
さらに図５に示すように、ＲＩＥ、引き続きフッ化水素などの薬液を用いた処理により
埋め込み絶縁膜７をエッチングし、埋め込み絶縁膜７の上面を浮遊ゲート電極３の上面と
同じ高さ、もしくは、浮遊ゲート電極３の高さの途中まで下げる。その後、加熱リン酸を
用いてシリコン窒化膜４を除去する。
埋め込み絶縁膜７をエッチングし、埋め込み絶縁膜７の上面を浮遊ゲート電極３の上面と
同じ高さ、もしくは、浮遊ゲート電極３の高さの途中まで下げる。その後、加熱リン酸を
用いてシリコン窒化膜４を除去する。
その後、浮遊ゲート電極３及び埋め込み絶縁膜７を覆うように、電極間絶縁膜８及びコ
ントロールゲート電極９となるＰをドープした多結晶シリコン膜及びＷＳｉを順次形成す
る。その後は公知の技術を用いて、図６に示すようなフラッシュメモリを形成する。
ントロールゲート電極９となるＰをドープした多結晶シリコン膜及びＷＳｉを順次形成す
る。その後は公知の技術を用いて、図６に示すようなフラッシュメモリを形成する。
本実施例では、シリコン窒化膜４を低密度シリコン窒化膜４１と高密度シリコン窒化膜
４２の積層構造としている。このような積層構造を用いる効果について、以下に述べる。
４２の積層構造としている。このような積層構造を用いる効果について、以下に述べる。
従来は、図７のようにシリコン窒化膜には、低密度シリコン窒化膜４１が含まれず、高
密度シリコン窒化膜４２のみが含まれていた。この場合、素子分離溝６に埋め込み絶縁膜
７を埋め込む際に埋め込み絶縁膜７の合わせ目にわずかな隙間が生じてしまう。
密度シリコン窒化膜４２のみが含まれていた。この場合、素子分離溝６に埋め込み絶縁膜
７を埋め込む際に埋め込み絶縁膜７の合わせ目にわずかな隙間が生じてしまう。
これは、ＴＥＯＳとＯ３を原料ガスに用いた低温のシリコン酸化膜を埋め込み絶縁膜７
として用いる場合、表１に示すように埋め込み絶縁膜７の成膜速度が下地の影響をうけ易
いためである。表１において、ＨＣＤ−ＳｉＮはＨＣＤとＮＨ３の混合雰囲気中で堆積し
たシリコン窒化膜、ＤＣＳ−ＳｉＮはＤＣＳとＮＨ３の混合雰囲気中で堆積したシリコン
窒化膜を示している。
として用いる場合、表１に示すように埋め込み絶縁膜７の成膜速度が下地の影響をうけ易
いためである。表１において、ＨＣＤ−ＳｉＮはＨＣＤとＮＨ３の混合雰囲気中で堆積し
たシリコン窒化膜、ＤＣＳ−ＳｉＮはＤＣＳとＮＨ３の混合雰囲気中で堆積したシリコン
窒化膜を示している。
シリコンからなる半導体基板１上への埋め込み絶縁膜７の成膜速度は１．５７ｎｍ／ｓ
ｅｃであり、７８０度でＤＣＳとＮＨ３の混合雰囲気中で成膜した高密度シリコン窒化膜
４２上への埋め込み絶縁膜７の成膜速度は１．２２ｎｍ／ｓｅｃである。よって、半導体
基板１の上への埋め込み絶縁膜７の成膜速度よりも、高密度シリコン窒化膜４２上への埋
め込み絶縁膜７の成膜速度の方が小さい。
ｅｃであり、７８０度でＤＣＳとＮＨ３の混合雰囲気中で成膜した高密度シリコン窒化膜
４２上への埋め込み絶縁膜７の成膜速度は１．２２ｎｍ／ｓｅｃである。よって、半導体
基板１の上への埋め込み絶縁膜７の成膜速度よりも、高密度シリコン窒化膜４２上への埋
め込み絶縁膜７の成膜速度の方が小さい。
その結果、高密度シリコン窒化膜４２の側面に形成される埋め込み絶縁膜７が薄く、埋
め込み絶縁膜７の合わせ目が完全に閉じない。すると、図５のように埋め込み絶縁膜７を
薬液を用いてエッチングするときに、合わせ目から薬液がしみ込み、埋め込み絶縁膜７が
エッチングされる。その結果、埋め込み絶縁膜７中に隙間が生じてしまうという問題が生
じる。
め込み絶縁膜７の合わせ目が完全に閉じない。すると、図５のように埋め込み絶縁膜７を
薬液を用いてエッチングするときに、合わせ目から薬液がしみ込み、埋め込み絶縁膜７が
エッチングされる。その結果、埋め込み絶縁膜７中に隙間が生じてしまうという問題が生
じる。
それに対して、本実施例のように、シリコン窒化膜４が低密度シリコン窒化膜４１と高
密度シリコン窒化膜４２の積層構造となっている場合には、シリコン窒化膜４が低密度シ
リコン窒化膜４１を含まない場合よりも、埋め込み絶縁膜７中に隙間が出来にくい。これ
は、低密度シリコン窒化膜４１上の埋め込み絶縁膜の成膜速度が、高密度シリコン窒化膜
４２上よりも大きく、半導体基板上の成膜速度に近づくためである。
密度シリコン窒化膜４２の積層構造となっている場合には、シリコン窒化膜４が低密度シ
リコン窒化膜４１を含まない場合よりも、埋め込み絶縁膜７中に隙間が出来にくい。これ
は、低密度シリコン窒化膜４１上の埋め込み絶縁膜の成膜速度が、高密度シリコン窒化膜
４２上よりも大きく、半導体基板上の成膜速度に近づくためである。
表１には、４２０度でＨＣＤとＮＨ３の混合雰囲気中で堆積した低密度シリコン窒化膜
４１上への埋め込み絶縁膜の成膜速度が記載されていないが、ＨＣＤとＮＨ３の混合雰囲
気中で４６５度で成膜したシリコン窒化膜上への埋め込み絶縁膜の成膜速度よりも大きい
ことが分かっている。つまり、低密度シリコン窒化膜４１上への成膜速度は、１．４５ｎ
ｍ／ｓｅｃ以上であり、高密度シリコン窒化膜４２上への成膜速度よりも大きい。よって
、素子分離溝６の低密度シリコン窒化膜４１の側面が埋まる程度に埋め込み絶縁膜７が厚
く形成され、低密度シリコン窒化膜４１の側面の埋め込み絶縁膜７に隙間は生じない。
４１上への埋め込み絶縁膜の成膜速度が記載されていないが、ＨＣＤとＮＨ３の混合雰囲
気中で４６５度で成膜したシリコン窒化膜上への埋め込み絶縁膜の成膜速度よりも大きい
ことが分かっている。つまり、低密度シリコン窒化膜４１上への成膜速度は、１．４５ｎ
ｍ／ｓｅｃ以上であり、高密度シリコン窒化膜４２上への成膜速度よりも大きい。よって
、素子分離溝６の低密度シリコン窒化膜４１の側面が埋まる程度に埋め込み絶縁膜７が厚
く形成され、低密度シリコン窒化膜４１の側面の埋め込み絶縁膜７に隙間は生じない。
さらに、低密度シリコン窒化膜４１の側面に形成される埋め込み絶縁膜７の一部が、高
密度シリコン窒化膜４２の側面にまで達する。そのため、低密度シリコン窒化膜４１が無
い場合よりも、高密度シリコン窒化膜４２の側面の埋め込み絶縁膜７の膜厚は厚くなり、
埋め込み絶縁膜７に隙間が生じない。
密度シリコン窒化膜４２の側面にまで達する。そのため、低密度シリコン窒化膜４１が無
い場合よりも、高密度シリコン窒化膜４２の側面の埋め込み絶縁膜７の膜厚は厚くなり、
埋め込み絶縁膜７に隙間が生じない。
また、仮に、隙間が生じた場合でも、高密度シリコン窒化膜４２の下に低密度シリコン
窒化膜４１が存在するため、隙間は低密度シリコン窒化膜４１の膜厚の分だけ、素子分離
溝６の上方に形成され、図８のような構造となる。つまり、高密度シリコン窒化膜４２の
側面の埋め込み絶縁膜７に隙間が生じる場合でも、低密度シリコン窒化膜４１の側面の埋
め込み絶縁膜７には隙間が生じない。
窒化膜４１が存在するため、隙間は低密度シリコン窒化膜４１の膜厚の分だけ、素子分離
溝６の上方に形成され、図８のような構造となる。つまり、高密度シリコン窒化膜４２の
側面の埋め込み絶縁膜７に隙間が生じる場合でも、低密度シリコン窒化膜４１の側面の埋
め込み絶縁膜７には隙間が生じない。
また、隙間が生じている上方の埋め込み絶縁膜７をＲＩＥで除いたのち、薬液を用いた
エッチングを行えば、埋め込み絶縁膜７の合わせ目から薬液がしみ込むことはない。
エッチングを行えば、埋め込み絶縁膜７の合わせ目から薬液がしみ込むことはない。
本実施例では、低密度シリコン窒化膜４１は４２０度でＨＣＤとＮＨ３の混合雰囲気中
で堆積し、高密度シリコン窒化膜４２は７８０度でＤＣＳとＮＨ３の混合雰囲気で堆積し
ており、雰囲気中のガスの種類が異なっているが、これに限らない。例えば、低密度シリ
コン窒化膜４１を４００度でＨＣＤとＮＨ３の混合雰囲気中で堆積し、高密度シリコン窒
化膜４２を６５０度でＨＣＤとＮＨ３の混合雰囲気中で堆積するように、成膜温度が異な
っても良い。このように、低密度シリコン窒化膜４１上における埋め込み絶縁膜７の成膜
速度が、素子分離溝６の低密度シリコン窒化膜４１側面が埋まる程度に大きければ良い。
シリコン窒化膜の成膜方法として、ＢＴＢＡＳ（Ｂｉｓ（Ｔｅｒｔｉａｒｙ Ｂｕｔｙｌ
Ａｍｉｎｏ）Ｓｉｌａｎｅ）とＮＨ３の混合雰囲気での堆積、ＴＣＳ（Ｔｅｔｒａｃｈ
ｌｏｒｏｓｉｌａｎｅ）とＮＨ３の混合雰囲気での堆積、プラズマＣＶＤ法、ＡＬＤ（Ａ
ｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などで行っても良い。
で堆積し、高密度シリコン窒化膜４２は７８０度でＤＣＳとＮＨ３の混合雰囲気で堆積し
ており、雰囲気中のガスの種類が異なっているが、これに限らない。例えば、低密度シリ
コン窒化膜４１を４００度でＨＣＤとＮＨ３の混合雰囲気中で堆積し、高密度シリコン窒
化膜４２を６５０度でＨＣＤとＮＨ３の混合雰囲気中で堆積するように、成膜温度が異な
っても良い。このように、低密度シリコン窒化膜４１上における埋め込み絶縁膜７の成膜
速度が、素子分離溝６の低密度シリコン窒化膜４１側面が埋まる程度に大きければ良い。
シリコン窒化膜の成膜方法として、ＢＴＢＡＳ（Ｂｉｓ（Ｔｅｒｔｉａｒｙ Ｂｕｔｙｌ
Ａｍｉｎｏ）Ｓｉｌａｎｅ）とＮＨ３の混合雰囲気での堆積、ＴＣＳ（Ｔｅｔｒａｃｈ
ｌｏｒｏｓｉｌａｎｅ）とＮＨ３の混合雰囲気での堆積、プラズマＣＶＤ法、ＡＬＤ（Ａ
ｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などで行っても良い。
また、高密度シリコン窒化膜４２は図４のＣＭＰにおいて、埋め込み絶縁膜７を削ると
きのストッパーとなれば良く、上記以外の材料でも構わない。高密度シリコン窒化膜４２
の代わりに低密度シリコン窒化膜を用い、シリコン窒化膜４全体が低密度シリコン窒化膜
４１で形成されていても構わない。その場合には、シリコン窒化膜４のエッチング量を低
減するため、必要に応じてＣＭＰの条件を調整する。例えば、研磨時の加重を小さくする
、研磨に用いる砥粒濃度を下げる、スラリー中の界面活性剤の濃度を増やす、オーバーポ
リッシュの時間を短くするなどの方法がある。
きのストッパーとなれば良く、上記以外の材料でも構わない。高密度シリコン窒化膜４２
の代わりに低密度シリコン窒化膜を用い、シリコン窒化膜４全体が低密度シリコン窒化膜
４１で形成されていても構わない。その場合には、シリコン窒化膜４のエッチング量を低
減するため、必要に応じてＣＭＰの条件を調整する。例えば、研磨時の加重を小さくする
、研磨に用いる砥粒濃度を下げる、スラリー中の界面活性剤の濃度を増やす、オーバーポ
リッシュの時間を短くするなどの方法がある。
さらに、埋め込み絶縁膜７となるシリコン酸化膜の原材料はＴＥＯＳとＯ３に限らず、
ＴＭＤＳＯ（Ｔｅｔｒａｍｅｔｈｙｌｄｉｓｉｌｏｘａｎｅ）、ＨＭＤＳＯ（Ｈｅｘａｍ
ｅｔｈｙｌｄｉｓｉｌｏｘａｎｅ）、ＴＭＣＴＳ（Ｔｅｔｒａｍｅｔｈｙｌｃｙｃｌｏｔ
ｅｔｒａｓｉｌｏｘａｎｅ）などの環状シロキサン、アモルファスカーボンなどでも良い
。
ＴＭＤＳＯ（Ｔｅｔｒａｍｅｔｈｙｌｄｉｓｉｌｏｘａｎｅ）、ＨＭＤＳＯ（Ｈｅｘａｍ
ｅｔｈｙｌｄｉｓｉｌｏｘａｎｅ）、ＴＭＣＴＳ（Ｔｅｔｒａｍｅｔｈｙｌｃｙｃｌｏｔ
ｅｔｒａｓｉｌｏｘａｎｅ）などの環状シロキサン、アモルファスカーボンなどでも良い
。
また、本実施例では、トンネル絶縁膜２及び浮遊ゲート電極３を形成した後、素子分離
溝６を形成しているが、先に素子分離溝６を形成し、その後、トンネル絶縁膜２及び浮遊
ゲート電極３を形成しても構わない。
溝６を形成しているが、先に素子分離溝６を形成し、その後、トンネル絶縁膜２及び浮遊
ゲート電極３を形成しても構わない。
図９乃至図１４を参照して、実施例２に係る半導体装置の製造方法を説明する。
実施例２では、シリコン窒化膜４が高密度シリコン窒化膜４２の側壁に低密度シリコン
窒化膜４１が存在する構造となっている点が実施例１と異なっている。
窒化膜４１が存在する構造となっている点が実施例１と異なっている。
図９に示すように、所望の不純物をドーピングした半導体基板１上に、トンネル絶縁膜
２となる膜厚８ｎｍのＳｉＯＮ膜を形成する。次に浮遊ゲート電極３となる膜厚８０ｎｍ
のＰをドープした多結晶シリコン膜、及びシリコン窒化膜４の一部となる70nmの高密度シ
リコン窒化膜４２を形成する。高密度シリコン窒化膜４２は、７８０度でＤＣＳとＮＨ３
の混合雰囲気中で堆積する。
２となる膜厚８ｎｍのＳｉＯＮ膜を形成する。次に浮遊ゲート電極３となる膜厚８０ｎｍ
のＰをドープした多結晶シリコン膜、及びシリコン窒化膜４の一部となる70nmの高密度シ
リコン窒化膜４２を形成する。高密度シリコン窒化膜４２は、７８０度でＤＣＳとＮＨ３
の混合雰囲気中で堆積する。
次に図１０に示すように、高密度シリコン窒化膜４２の上にシリコン酸化膜５を形成す
る。その後、レジスト（図示せず）をマスクにし、ＲＩＥ法により、シリコン酸化膜５、
高密度シリコン窒化膜４２を加工する。
る。その後、レジスト（図示せず）をマスクにし、ＲＩＥ法により、シリコン酸化膜５、
高密度シリコン窒化膜４２を加工する。
図１１に示すように、５ｎｍの低密度シリコン窒化膜４１を４２０度でＨＣＤとＮＨ３
の混合雰囲気中で堆積する。低密度シリコン窒化膜４１を形成する前に、高密度シリコン
窒化膜４２の側壁を、加熱リン酸を用いてエッチングしても良い。さらに、低密度シリコ
ン窒化膜４１をＲＩＥによりエッチングし、シリコン酸化膜５の上面を露出する。このよ
うにして、シリコン窒化膜４を高密度シリコン窒化膜４２両側の側面に低密度シリコン窒
化膜４１が存在している構造とする。
の混合雰囲気中で堆積する。低密度シリコン窒化膜４１を形成する前に、高密度シリコン
窒化膜４２の側壁を、加熱リン酸を用いてエッチングしても良い。さらに、低密度シリコ
ン窒化膜４１をＲＩＥによりエッチングし、シリコン酸化膜５の上面を露出する。このよ
うにして、シリコン窒化膜４を高密度シリコン窒化膜４２両側の側面に低密度シリコン窒
化膜４１が存在している構造とする。
続いて、図１２に示すように、低密度シリコン窒化膜４１、高密度シリコン窒化膜４２
及びシリコン酸化膜５をマスクにして、浮遊ゲート電極３、トンネル絶縁膜２及び半導体
基板１を順に加工する。このようにして、素子分離溝６を形成する。このとき素子分離溝
６の側面には、低密度シリコン窒化膜４１が露出している。
及びシリコン酸化膜５をマスクにして、浮遊ゲート電極３、トンネル絶縁膜２及び半導体
基板１を順に加工する。このようにして、素子分離溝６を形成する。このとき素子分離溝
６の側面には、低密度シリコン窒化膜４１が露出している。
さらに、図１３に示すように、素子分離溝６の内部表面およびシリコン酸化膜５を覆う
ように埋め込み絶縁膜７となるシリコン酸化膜を形成する。
ように埋め込み絶縁膜７となるシリコン酸化膜を形成する。
次に、図１４に示すように、ＣＭＰにより埋め込み絶縁膜７を高密度シリコン窒化膜４
２の上面の高さまで平坦化する。このとき、シリコン酸化膜５及び低密度シリコン窒化膜
４１の一部もエッチングされる。
２の上面の高さまで平坦化する。このとき、シリコン酸化膜５及び低密度シリコン窒化膜
４１の一部もエッチングされる。
その後は実施例１と同様の方法により、図６に示すようなフラッシュメモリを形成する
。
。
本実施例では、図１３に示すように、埋め込み絶縁膜７は高密度シリコン窒化膜４２と
は接しておらず、低密度シリコン窒化膜４１とのみ接している。このため、素子分離溝６
の低密度シリコン窒化膜４１の側面が埋まる程度に、埋め込み絶縁膜７が厚く形成される
。よって埋め込み絶縁膜７の合わせ目に隙間は生じず、ボイドやシームが発生しない。
は接しておらず、低密度シリコン窒化膜４１とのみ接している。このため、素子分離溝６
の低密度シリコン窒化膜４１の側面が埋まる程度に、埋め込み絶縁膜７が厚く形成される
。よって埋め込み絶縁膜７の合わせ目に隙間は生じず、ボイドやシームが発生しない。
さらに本実施例では、埋め込み絶縁膜７が接する部分のシリコン窒化膜４は全て低密度
シリコン窒化膜４１であるため、実施例１よりもシリコン窒化膜４の側面に形成される埋
め込み絶縁膜７は厚くなる。よって、実施例１よりも、さらに埋め込み絶縁膜の合わせ目
に隙間は生じ難い。
シリコン窒化膜４１であるため、実施例１よりもシリコン窒化膜４の側面に形成される埋
め込み絶縁膜７は厚くなる。よって、実施例１よりも、さらに埋め込み絶縁膜の合わせ目
に隙間は生じ難い。
低密度シリコン窒化膜４１と高密度シリコン窒化膜４２の成膜条件は、上記の方法に限
らず、低密度シリコン窒化膜４１上への埋め込み絶縁膜７の成膜速度が十分に大きく、高
密度シリコン窒化膜４２がＣＭＰ時のストッパーとなれば良い。よって、シリコン窒化膜
４全体が低密度シリコン窒化膜４１で形成されており、高密度シリコン窒化膜４２が含ま
れていなくても構わない
また、実施例１と同様に、埋め込み絶縁膜７となるシリコン酸化膜の現材料はＴＥＯＳ
とＯ３に限らない。
らず、低密度シリコン窒化膜４１上への埋め込み絶縁膜７の成膜速度が十分に大きく、高
密度シリコン窒化膜４２がＣＭＰ時のストッパーとなれば良い。よって、シリコン窒化膜
４全体が低密度シリコン窒化膜４１で形成されており、高密度シリコン窒化膜４２が含ま
れていなくても構わない
また、実施例１と同様に、埋め込み絶縁膜７となるシリコン酸化膜の現材料はＴＥＯＳ
とＯ３に限らない。
本発明は上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々
に変形して実施することができる。
に変形して実施することができる。
１・・・ 半導体基板
２・・・ トンネル絶縁膜
３・・・ 浮遊ゲート電極
４・・・ シリコン窒化膜
４１・・・ 低密度シリコン窒化膜
４２・・・ 高密度シリコン窒化膜
５・・・ シリコン酸化膜
６・・・ 素子分離溝
７・・・ 埋め込み絶縁膜
８・・・ 電極間絶縁膜
９・・・ コントロールゲート電極
２・・・ トンネル絶縁膜
３・・・ 浮遊ゲート電極
４・・・ シリコン窒化膜
４１・・・ 低密度シリコン窒化膜
４２・・・ 高密度シリコン窒化膜
５・・・ シリコン酸化膜
６・・・ 素子分離溝
７・・・ 埋め込み絶縁膜
８・・・ 電極間絶縁膜
９・・・ コントロールゲート電極
Claims (5)
- 半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極上に低密度シリコン窒化膜と高密度シリコン窒化膜を含むシリコン
窒化膜を形成する工程と、
前記シリコン窒化膜、前記浮遊ゲート電極、前記トンネル絶縁膜及び前記半導体基板を
加工して素子分離溝を形成し、前記素子分離溝の側面の少なくとも一部に低密度シリコン
窒化膜を露出する工程と、
前記素子分離溝の内部表面を覆うように埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜を平坦化する工程と、
前記埋め込み絶縁膜をエッチングし、前記埋め込み絶縁膜の上面を下げる工程と、
前記シリコン窒化膜を除去する工程と、
前記浮遊ゲート電極及び前記埋め込み絶縁膜を覆うように電極間絶縁膜及びコントロー
ルゲート電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記低密度シリコン窒化膜と高密度シリコン窒化膜は、成膜雰囲気中のガスの種類が異
なることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記低密度シリコン窒化膜と高密度シリコン窒化膜は、成膜温度が異なることを特徴と
する請求項１に記載の半導体装置の製造方法。 - 前記高密度シリコン窒化膜は、前記低密度シリコン窒化膜上に存在することを特徴とす
る請求項１に記載の半導体装置の製造方法。 - 前記低密度シリコン窒化膜は、前記高密度シリコン窒化膜の側壁に存在することを特徴
とする請求項１に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010079846A JP5378287B2 (ja) | 2009-09-11 | 2010-03-30 | 半導体装置の製造方法 |
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| JP2009210549 | 2009-09-11 | ||
| JP2009210549 | 2009-09-11 | ||
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Citations (4)
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|---|---|---|---|---|
| JPH02174271A (ja) * | 1988-12-27 | 1990-07-05 | Toshiba Corp | 不揮発性半導体メモリ装置の製造方法 |
| JP2004047565A (ja) * | 2002-07-09 | 2004-02-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2005322859A (ja) * | 2004-05-11 | 2005-11-17 | Sony Corp | 半導体装置およびその製造方法 |
| JP2009076637A (ja) * | 2007-09-20 | 2009-04-09 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
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|---|---|---|---|---|
| JP2007287856A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置の製造方法 |
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| JPH02174271A (ja) * | 1988-12-27 | 1990-07-05 | Toshiba Corp | 不揮発性半導体メモリ装置の製造方法 |
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