KR20090056676A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 소자분리막 형성방법은, 반도체 기판에 소자간 분리를 위한 트렌치를 형성하는 단계와 트렌치가 SOD막으로 매립되도록 코팅하는 단계와 SOD막에 대한 수소(H2)를 수행하는 단계, 및 수소(H2) 열처리가 이루어진 SOD막에 대해 건식 산화를 수행하는 단계를 포함한다.
STI, SOD, 갭필, 버블

Description

반도체 소자의 소자분리막 형성방법{Method for fabricating isolation layer in semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체기판에 형성되는 소자들을 전기적으로 분리하기 위한 소자분리막 형성방법에 관한 것이다.
1947년 미국 벨연구소의 연구진들에 의해 트랜지스터가 개발된 이래로 반도체 소자의 크기가 미세화, 고집적화가 빠르게 진행되고 있다. 이에 따라 현재 반도체 소자와 소자 사이를 분리시키는 소자분리 영역을 미세화 시켜야하는 필요성이 대두되고 있어 기술개발이 절실히 요구되고 있다. 현재 연구 개발되고 있는 기술 중 하나는 트렌치(Shallow Trench Isolation)에 갭필 능력이 매우 우수한 새로운 재료를 매립하여 좁은 영역에 소자분리막을 효과적으로 형성하는 것이다.
종래에는 HDP CVD(고밀도 플라즈마 화학기상증착법) 방법으로 소자분리 절연막을 형성하였는데, 플라즈마로 인한 데미지(damage)와 패턴의 모서리 부분이 어택(attack)을 받는 등의 문제점이 있었다.
이러한 문제점을 해결하기 위하여 새로운 물질인 SOD(Spin On Dielectric)막을 도입하게 되었다. SOD막은 플라즈마 장치를 사용하지 않고도 매우 높은 종횡비 를 가지는 트렌치를 손쉽게 갭필(Gap-fill)하는 특성을 가지고 있어 80nm이하의 디자인 룰을 적용하는 차세대 반도체 소자의 분리막 물질로 매우 각광받고 있다.
도 1 내지 도 3은 종래 기술의 반도체 소자 트렌치 소자분리막 형성방법에서 발생하는 문제점을 설명하기 위해 나타낸 도면이다.
구체적으로, 도 1을 참조하면, 반도체기판(100) 상에 일정 두께의 패드 산화막(110)과 패드 질화막(120)을 순차적으로 적층한다. 상기 반도체 기판(100)에 소자 분리 영역을 한정하기 위해 포토레지스트를 도포한다. 다음 도포된 포트레지스트를 노광 및 현상하여 패턴을 형성한 후, 상기 패드 산화막(110) 및 패드 질화막(120)을 식각하여 소자분리영역의 반도체 기판(100) 표면을 노출시킨다. 노출된 반도체 기판(100)을 일정 깊이로 건식 식각하여 트렌치를 형성한다. 트렌치의 표면에 열산화법을 이용하여 일정 두께의 측벽 산화막(130)을 형성한 후, 화학기상증착(Chemical Vapor Deposition) 방법으로 라이너 질화막(140)을 형성한다. 다음 상기 구조에서 소자와 소자 사이를 분리시키는 역할을 하는 SOD(150)막을 일정 두께로 코팅하여 트렌치를 매립한다.
도 2를 참조하면, 상기 SOD(150)막을 코팅한 후, 고온 습식 산화 공정을 수행하여 SOD막을 치밀화 시킨다. SOD(150)막은 실리콘(Si)-수소(H)-질소(N) 결합구조를 가진 화합물로서, 상기 고온 습식산화공정에서 수증기와 반응하여 실리콘(Si) - 산소(O) 결합구조를 갖게 되어 산화막(FOX)으로 치환된다. 이때의 과정은 다음 반응식 1과 같이 나타낼 수 있으며, 이 과정에서 암모니아(NH3) 가스버블(160)이 생 성된다.
(반응식 1)
SiH2NH(SOD) + H2O +1/2O2 -> SiO2(FOX) + NH3 + H2
SOD막(150)에 고온 습식 산화 공정이 빠른 속도로 진행되면서, SOD막의 표면으로부터 국부적으로 산화막(SiO2) 형성 및 치밀화 반응이 급격히 진행되고, SOD의 반응 과정에서 수반되는 반응 생성물인 암모니아(NH3) 가스버블(160)의 배기가 억제되는 현상이 나타난다. 이로 인하여 보이드(void) 생성과 유효 소자 분리막 높이(Effective Field oxide Height; EFH)의 단차가 생겨나고 모트(moat)의 깊이 변화가 나타나는 현상이 초래된다. 또한 유효 소자 분리막 높이(EFH)의 단차와 모트(moat)의 깊이 변화는 후속 공정으로 진행되는 게이트 패터닝 과정에서 워드라인 사이에 치명적인 브리지(bridge)를 유발하고, 트랜지스터의 누설전류(leakage current)를 증가시키는 문제를 일으키게 된다.
도 3을 참조하면, 치밀화된 SOD막(150)을 화학기계적연마(CMP) 방법으로 평탄화하여 소자분리막을 형성한다. 도시된 바와 같이 SOD막(150) 내에 암모니아(NH3) 가스버블(160)이 잔류하고 있다.
본 발명에 따른 소자 분리막 형성방법은, 반도체 기판에 소자간 분리를 위한 트렌치를 형성하는 단계; 상기 트렌치가 SOD막으로 매립되도록 코팅하는 단계; 상기 SOD막에 대한 수소(H2) 열처리를 수행하는 단계; 및 상기 수소(H2) 열처리가 이루어진 SOD막에 대해 건식 산화를 수행하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법이다.
상기 수소(H2) 열처리하는 단계는 600℃~1000℃ 온도 구간에서 10분~120분 동안 진행할 수 있다.
상기 수소(H2) 열처리된 SOD막을 산화시키는 단계는 600℃~1000℃ 온도 구간에서 10분~120분 정도 진행할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 다양한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 4 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 나타낸 도면들이다.
도 4를 참조하면, 반도체 기판(200)상에 패드 산화막(210)을 일정 두께로 형성한다. 상기 패드 산화막(210) 위에 패드 질화막(220)을 예를 들어 화학기상증착(CVD) 방법으로 일정 두께로 적층한 후, 소자분리 영역을 한정하는 포토레지스트 패턴을 형성한다. 다음 포토레지스트 패턴을 마스크로 사용하여 패드 산화막(210) 및 패드 질화막(220)을 식각하여 반도체 기판(200) 표면을 노출시킨다. 노출된 반도체 기판(200)을 일정 깊이로 건식 식각하여 소자분리 영역에 트렌치를 형성한다.
다음, 트렌치 표면에 열산화법을 이용하여 일정 두께의 측벽 산화막(230)을 형성한다. 상기 측벽 산화막은 트렌치를 형성하기 위하여 반도체 기판을 식각할 때 발생된 손상을 보상하기 위하여 형성하는 것이다. 다음 상기 측벽 산화막(230) 위에 화학기상증착(CVD) 방법으로 라이너 질화막(240)을 소정의 두께로 증착한 후, 라이너 질화막이 증착된 트렌치 내부를 충분히 매립하도록 SOD(250)막을 일정 두께 이상 코팅한다.
도 5를 참조하면, 상기 SOD(250)막에 대해 수소(H2) 열처리 공정과 건식(O2) 산화 공정을 순차적으로 수행한다.
상기 SOD막(250)의 수소(H2) 열처리는 600℃ 내지 1000℃의 온도 범위에서 10분 내지 120분 정도 진행한다. 아래의 반응식 2는 고온 수소(H2) 열처리를 수행함으로써, SOD막(250)의 실리콘(Si) - 질소(N) - 수소(H) 결합 구조가 분리되어 암모니아(NH3) 가스버블(260)이 배기되는 과정을 나타낸다.
(반응식 2)
3SiH2NH(SOD) + H2 -> Si + 3NH3 + H2
반응식 2에 의해서 SOD(250)막은 실리콘(Si) 형태로 잔류하게 되며, 실리 콘(Si)과 결합하고 있던 질소(N)와 수소(H) 성분은 화학적 결합을 통하여 암모니아(NH3) 성분의 가스버블(260)로 생성된다. 반응식 2의 과정은 SOD(250)막에 치밀한 구조를 가지는 SiO2가 형성되기 이전 단계이므로, 생성된 암모니아(NH3) 가스버블(260)은 쉽고 균일하게 SOD(250) 표면으로 확산되어 외부로 빠져 나가게 되는 배기작용이 활발하게 진행된다.
도 6을 참조하면, 암모니아(NH3) 가스버블이 배기된 SOD(250)막에 대해 600℃ 내지 1000℃ 정도에서 건식 산화 열처리 공정을 10분 내지 120분 정도 진행한다. 반응식 3은 반응식 2에 의하여 SOD(250)막 내에 잔류한 실리콘(Si) 원자와 고온 건식 산화 분위기의 산소(O2) 가스가 반응하여 SiO2(FOX)로 치환되는 과정을 나타낸다.
(반응식 3)
Si + O2 -> SiO2(FOX)
도 7을 참조하면, 수소 열처리 및 건식 산화공정이 수행되어 치밀화된 SOD막(250)에 대해 평탄화를 위한 화학기계적연마(CMP) 공정을 진행 한 후, 최종적으로 트렌치 소자 분리막 구조를 완성한다. 수소(H2) 열처리에 의한 활발한 배기 작용에 의해서 SOD(250)막 내부에는 암모니아(NH3) 성분의 가스버블이 잔류하지 않게 된다. 따라서 후속 열공정에 의한 스트레스 발생, 보이드 생성, 유효 소자 분리막 높이(EFH) 변화, 그리고 모트(moat) 현상이 매우 효과적으로 억제된다.
본 발명에 따르면, SOD 코팅 후 치밀화시키는 과정에서 발생하는 암모니아(NH3) 가스버블의 잔류현상을 제거함으로써, SOD막에 대한 화학기계적연마(CMP) 공정 후의 유효 소자 분리막 높이(EFH)의 차이를 줄일 수 있고, 박막의 스트레스(stress)를 감소시키며, 트렌치 내의 보이드(void)를 제거함으로써 트랜지스터의 성능을 향상 시키는 효과를 나타낸다. 또한 모트(moat)의 깊이 변화를 억제할 수 있어 반도체 소자의 수율을 증가시키는 장점이 있다.
도 1 내지 도 3은 종래 기술의 트렌치 소자분리막 형성방법에서 발생하는 문제점을 설명하기 위해 나타낸 도면이다.
도 4내지 도 7은 본 발명에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 설명하기 위하여 나타낸 도면들이다.
*도면의 주요 부분에 대한 부호의 설명*
100....반도체 기판 110....패드 산화막 120....패드 질화막
130....측벽 산화막 140....라이너 질화막 150....SOD 산화막
160....암모니아(NH3) 버블 200....반도체 기판 210....패드 산화막
220....패드 질화막 230....측벽 산화막 240....라이너 질화막
250....SOD 산화막 260....암모니아(NH3)버블

Claims (3)

  1. 반도체 기판에 소자간 분리를 위한 트렌치를 형성하는 단계;
    상기 트렌치가 SOD막으로 매립되도록 코팅하는 단계;
    상기 SOD막에 대한 수소(H2) 열처리를 수행하는 단계; 및
    상기 수소(H2) 열처리가 이루어진 SOD막에 대해 건식 산화를 수행하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법.
  2. 제1항에 있어서,
    상기 수소(H2) 열처리 단계는,
    600℃~1000℃ 온도 구간에서 10분~120분 동안 진행하는 반도체 소자의 소자 분리막 형성방법.
  3. 제1항에 있어서,
    상기 수소(H2) 열처리된 SOD막을 산화시키는 단계는,
    600℃~1000℃ 온도 구간에서 10분~120분 동안 진행하는 반도체 소자의 소자 분리막 형성방법.
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