KR100261999B1 - 반도체장치의 게이트 플래쉬 셀 제조방법 - Google Patents
반도체장치의 게이트 플래쉬 셀 제조방법 Download PDFInfo
- Publication number
- KR100261999B1 KR100261999B1 KR1019970060982A KR19970060982A KR100261999B1 KR 100261999 B1 KR100261999 B1 KR 100261999B1 KR 1019970060982 A KR1019970060982 A KR 1019970060982A KR 19970060982 A KR19970060982 A KR 19970060982A KR 100261999 B1 KR100261999 B1 KR 100261999B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- layer
- polysilicon
- forming
- oxide film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 43
- 229920005591 polysilicon Polymers 0.000 claims abstract description 43
- 150000004767 nitrides Chemical class 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 7
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 230000003647 oxidation Effects 0.000 abstract 5
- 238000007254 oxidation reaction Methods 0.000 abstract 5
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 반도체 장치의 분리형 게이트 플래쉬 셀에 관한 것으로서, 특히 2 개층의 폴리실리콘만을 사용하여 종래의 3 층 폴리실리콘 분리형 게이트 플래쉬 셀과 동일한 동작특성을 나타낼 수 있는 셀을 제작할 수 있는 방법에 관한 것이다.
이를 위하여 본 발명에 따른 반도체장치의 제조방법은 게이트 프래쉬 셀 제조방법으로 반도체기판 위에 실리콘 산화막을 형성한 다음 산화막 위에 질화막을 증착하는 단계와, 산화막과 질화막 일부를 제거하여 필드영역을 정의하는 단계와, 잔류한 산화막과 질화막의 노출된 측면부위에 측벽을 형성하는 단계와, 측벽형성으로 인하여 노출된 상기 반도체기판의 표면에 게이트산화막을 형성하는 단계와, 제 1 폴리실리콘층을 증착한 후 제1 폴리실리콘의 소정부위를 제거하여 부유게이트를 형성하는 단계와, 잔류한 질화막을 제거하는 단계와, 부유게이트의 노출된 표면에 인터폴리산화막을 형성하는 단계와,
인터폴리산화막의 노출된 표면, 질화막 제거로 인한 측벽과 잔류한 산화막의 노출부위에 제 2 폴리실리콘층을 형성하는 단계와, 제 2 폴리실리콘층 위에 금속층을 형성하고 열처리하여 폴리실리콘/폴리실리사이드층을 형성하는 단계와, 폴리실리콘/폴리실리사이드층의 일부를 제거하여 제어게이트와 소거게이트를 동시에 형성하는 것으로 이루어진다.
Description
본 발명은 반도체 장치의 분리형 게이트 플래쉬 셀에 관한 것으로서, 특히 2 개층의 폴리실리콘만을 사용하여 종래의 3 층 폴리실리콘 분리형 게이트 플래쉬 셀과 동일한 동작특성을 나타낼 수 있는 셀을 제작할 수 있는 방법에 관한 것이다.
일반적인 분리형 게이트 플래쉬 셀의 구조에 대하여 도 1a 내지 도 1b에 의하여 설명한다. 이때 도 1a 내지 도 1b는 종래 기술에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 구조를 각각 채널길이 방향과 채널폭 방향으로 바라본 단면구조도이다.
도 1a에서와 같이 분리형 게이트 셀의 채널은 소스/드레인 졍션은 BN+ 졍션(2, 3)으로 형성되며, 그 채널은 부유게이트(8)와 제어게이트(10)가 중첩된 채널과, 제어게이트(10)만으로 이루어진 채널이 연결되어 구성된다. 셀에서의 프로그래밍은 제어게이트(10)와 드레인 졍션(3)에 각각 12 V, 7 V 정도의 높은 전압을 인가하여 채널의 드레인단에서 생성된 채널고온전자(channel hot electron)가 부유게이트(8)에 주입되도록 한다.
한편 분리형 게이트 플래쉬셀은 셀의 소거동작을 위한 별도의 소거게이트를 가지며 소거게이트가 추기에 의한 셀 면적의 증가를 최소화하기 위해 도 1b에서와 같이 제어게이트(10)와 제어게이트(10) 사이에 소거게이트(15)를 삽입 형성하는 공정을 사용한다. 한 개의 소거게이트(15)는 인접한 2 개 셀의 부유게이트(8)와 인터폴리 산화막(14)을 사이에 두고 인접하여있다.
소거동작을 하기 위하여는 소거게이트에 약 15 V 이상의 고전압을 인가하게 되고, 이러한 고전압에 의하여 부유게이트의 전자가 소거게이트로 터널링하게 되며 이와 같은 소거방식을 폴리-폴리 소거방식이라 한다.
폴리-펄리 소거방식을 사용하는 종래의 기술에 의한 분리형 게이트 플래쉬 셀의 제조공정은 다음과 같다.
도 2a 내지 도 2f는 종래 기술에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 제조공정을 채널폭 방향으로 바라본 제조공정 단면도이다.
도 2a에 있어서, 실리콘 기판(1) 위에 셀의 채널폭 방향의 격리를 위해 CVD 산화막(5)을 증착하여 형성한 후, 건식으로 사진식각공정을 실시하여 채널이 형성될 부위를 디파인 한다.
도 2b에 있어서, 잔류한 CVD 산화막(5) 측면에 제 1 에이치엘디(high temperature low pressyre dielectric)층으로 제 1 측벽(6)을 형성한다.
도 2c에 있어서, 채널형성부위 표면에 게이트 산화막(7)을 성장시켜 형성하고난 다음 부유게이트용 제 1 폴리실리콘층(8)을 증착하여 형성하고 그(8) 위에 부유게이트(8)와 제어게이트(10)의 격리를 위한 제 1 인터폴리산화막(9)을 성장시켜 형성한다. 그 다음 제어게이트용 제 2 폴리실리콘층(10)을 증착하여 형성하고 그위에 캡핑(capping)용 제 2 에이치엘디층(11)을 증착하고 건식방법으로 사진식각공정을 통하여 제 2 폴리실리콘층(10)과 캡핑용 제 2 에이치엘디층의 일부를 제거하여 제어게이트(10)를 형성한다. 그리고나서 잔류한 캡핑용 제 2 에이치엘디층(11)과 제어게이트(10)의 측벽에 제 3 에이치엘디층으로 제 2 측벽(12)을 형성한 다음 다시 제 2 측벽(12)의 측면에 비피에스지(boronphospho silicate glass)로 제 3 측벽(13)을 형성한다.
도 2d에 있어서, 제어게이트(10) 상부에 위치한 캡핑용 제 2 에이치엘디(11)와 비피에스지 제 3 측벽(13)을 마스킹 물체로하여 부유게이트용 제 1 폴리실리콘층(8)을 건식식각하여 마스킹되지 아니한 부위의 제 1 폴리실리콘층을 제거한다.
도 2e에 있어서, 비피에스지 제 3 측벽(13)을 습식식각으로 제거한 다음 폴리실리콘에 대한 건식식각으로 노출된 부유게이트 제 1 폴리실리콘층(8) 측면을 보호하기 위하여 그(8) 측면에 다시 제 2 인터폴리산화막(14)을 성장시켜 형성한다.
도 2f에 있어서, 소거게이트용 제 3 폴리실리콘층(15)을 증착하여 형성한 후 건식식각방법으로 사진식각공정을 실시하여 소거게이트(15)을 패터닝하여 형성한다. 이때 하나의 소거게이트(15)는 2 개의 부유게이트(8)와 인접하고 있으므로, 종래의 셀에서는 소거게이트(15)가 모든 제어게이트 사이에 존재하지 아니하며, 한 개씩 건너서 교대로 존재한다. 따라서 종래의 셀에서는 소거게이트가 모든 제어게이트 사이에 존재하지 아니하며 하나씩 건너서 존재한다. 셀의 채널을 중심으로 볼때 셀은 좌우 비대칭 구조를 하고 있고 소거게이트가 없는 부분은 깊은 골이 존재하게 된다.
상술한 바와 같이 종래의 기술에서는 셀 구조를 만들기 위해서 3 층의 폴리실리콘 증착공정을 필요로 하기 때문에 이에 따라 셀형성공정이 복잡해지며 셀영역과 주변회로부분과의 단차가 크게되어 콘택홀 형성 이후 공정의 난이도가 증가하게 된다.
그리고 셀의 워드라인인 제어게이트 공정 이후에 인터폴리산화막 성장 등 고온튜브(furnace)공정이 있으므로 제어게이트용 폴리실리콘 증착시 폴리사이드공정을 사용할 수 없고 단순히 폴리실리콘만으로 제어게이트를 형성할 수 밖에 없다. 따라서 셀의 워드라인 저항이 상대적으로 커지게 되며 이는 셀의 읽기동작시 읽는 속도의 저하를 초래하며, 한 개의 워드라인으로 구동할 수 있는 셀의 수를 제한하여 결과적으로 셀 어레이가 차지하는 전체 면적을 증가시키게 된다. 워드라인에서의 저항을 감소시키기 위해 금속선(metal line)으로 제어게이트를 감싸줄(strapping) 경우, 제어게이트 위에 형성하여야 하는 콘택홀 및 메탈공정의 디자인룰(design rule)에 의해 셀의 채널폭 방향의 크기가 커져야하므로 셀 크기의 증가를 초래한다.
또한, 소거게이트가 형성되지 아니한 제어게이트와 제어게이트 사이의 깊은 골짜기 부위는 셀 어레이내에서 깊은 단차를 유발하여 평탄화 측면에서 나쁘며 메탈공정의 난이도를 증가시키게 된다.
따라서, 상기의 문제점을 해결하기 위하여 본 발명의 목적은, 반도체 장치의 분리형 게이트 플래쉬 셀에 관한 것으로서, 2 개의 폴리실리콘층만을 사용하여 종래의 3 층 폴리실리콘 분리형 게이트 플래쉬 셀과 동일한 동작특성을 나타낼 수 있는 셀을 제작할 수 있는 방법에 관한 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 게이트 프래쉬 셀 제조방법은 반도체기판 위에 실리콘 산화막을 형성한 다음 산화막 위에 질화막을 증착하는 단계와, 산화막과 질화막 일부를 제거하여 필드영역을 정의하는 단계와, 잔류한 산화막과 질화막의 노출된 측면부위에 측벽을 형성하는 단계와, 측벽형성으로 인하여 노출된 상기 반도체기판의 표면에 게이트산화막을 형성하는 단계와, 제 1 폴리실리콘층을 증착한 후 제1 폴리실리콘의 소정부위를 제거하여 부유게이트를 형성하는 단계와, 잔류한 질화막을 제거하는 단계와, 부유게이트의 노출된 표면에 인터폴리산화막을 형성하는 단계와,
인터폴리산화막의 노출된 표면, 질화막 제거로 인한 측벽과 잔류한 산화막의 노출부위에 제 2 폴리실리콘층을 형성하는 단계와, 제 2 폴리실리콘층 위에 금속층을 형성하고 열처리하여 폴리실리콘/폴리실리사이드층을 형성하는 단계와, 폴리실리콘/폴리실리사이드층의 일부를 제거하여 제어게이트와 소거게이트를 동시에 형성하는 것으로 이루어진다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 구조를 각각 채널길이 방향과 채널폭 방향으로 바라본 단면구조도이다. 도 2a 내지 도 2f는 종래 기술에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 제조공정을 채널폭 방향으로 바라본 제조공정 단면도이다.
도 3a 내지 도 3b는 본 발명에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 구조를 각각 채널길이 방향과 채널폭 방향으로 바라본 단면구조도이다.
도 4a 내지 도 4f는 본 발명에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 제조공정을 채널폭 방향으로 바라본 제조공정 단면도이다.
도 3a 내지 도 3b는 본 발명에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 구조를 각각 채널길이 방향과 채널폭 방향으로 바라본 단면구조도이다.
도면에서와 같이 본 발명에 의한 소자의 채널의 길이방향모양은 종래의 셀의 모양과 동일하며 따라서 셀의 동작 메카니즘도 동일하다.
그러나 채널폭방향의 구조는 도 3b에서와 같이 셀의 제어게이트(311)와 소거게이트(312)가 동일한 폴리실리콘층 형성공정에서 만들어지며 또한 소거게이트(311)는 부유게이트(39)의 측면과 밑부분에 위치한다.
도 3a에서와 같이 분리형 게이트 셀의 채널은 소스/드레인 졍션은 BN+ 졍션(32, 33)으로 형성되며, 그 채널은 부유게이트(39)와 제어게이트(311)가 중첩된 채널과, 제어게이트(311)만으로 이루어진 채널이 연결되어 구성된다. 셀에서의 프로그래밍은 제어게이트(311)와 드레인 졍션(33)에 각각 12 V, 7 V 정도의 높은 전압을 인가하여 채널의 드레인단에서 생성된 채널고온전자(channel hot electron)가 부유게이트(39)에 주입되도록 한다.
한편 분리형 게이트 플래쉬셀은 셀의 소거동작을 위한 별도의 소거게이트를 가지며 소거게이트가 추기에 의한 셀 면적의 증가를 최소화하기 위해 도 3b에서와 같이 제어게이트(311)와 제어게이트(311) 사이에 소거게이트(312)를 삽입 형성하는 공정을 사용한다. 한 개의 소거게이트(312)는 인접한 2 개 셀의 부유게이트(39)와 인터폴리 산화막(310)을 사이에 두고 인접하여 있다.
도 4a 내지 도 4f는 본 발명에 따른 반도체장치의 분리형 게이트 플래쉬 셀의 제조공정을 채널폭 방향으로 바라본 제조공정 단면도이다.
도 4a에 있어서, 실리콘 기판(31) 위에 채널폭 방향의 격리를 위하여화학기상증착법(chemical vapor deposition)으로 실리콘 산화막(35)을 증착하여 형성한 다음 그(35) 위에 연속적으로 질화막(nitride, 36)을 증착한 후 건식으로 사진식각공정을 실시하여 산화막(35)과 질화막(36)의 일부를 제거하여 필드영역을 디파인한다.
도 4b에 있어서, 잔류한 필드 산화막(35)과 질화막(36)의 노출 부위와 실리콘 기판(31)의 노출부위에 제 1 에이치엘디층을(37) 증착한 후 에치백을 실시하여 잔류한 필드산화막(35)과 질화막(36)의 노출된 측면부위에 측벽(37)을 형성한다.
도 4c에 있어서, 측벽(37)형성으로 인하여 노출된 기판(31)의 표면에 게이트산화막(38)을 열성장시켜 형성한 다음 부유게이트 형성용 제 1 폴리실리콘층(39)을 증착한 후 잔류한 질화막(36)을 식각정지층으로 이용하여 부유게이트 형성용 마스크를 이용한 사진식각공정을 건식으로 실시하여 부유게이트(39)를 정의한다.
도 4d에 있어서, 잔류한 필드산화막(35)위의 잔류한 질화막(도시 안됨)을 습식식각으로 제거한다.
도 4e에 있어서, 부유게이트(39)의 노출된 표면에 인터폴리산화막(310)을 성장시키고 인터폴리산화막(310)의 노출된 표면, 질화막 제거로 인한 필드산화막 측벽(37)과 잔류한 필드산화막(35)의 노출부위에 제 2 폴리실리콘층(311)을 증착하여 형성한 후 다시 그 위에 텅스텐, 몰리브덴, 코발트, 백금 등의 금속층을 형성하고 열처리하여 제어게이트 형성 및 소거게이트 형성용 폴리실리콘/폴리실리사이드층(311)을 형성한다. 이때 제 2 폴리실리콘층은 잔류한 질화막(36)이 제거된 부분을 충분히 매립할 수 있도록 비교적 두껍게 형성한다.
도 4f에 있어서, 제어게이트 형성용 마스크를 이용한 사진식각공정을 건식으로 실시하여 폴리실리콘/폴리실리사이드층(311)의 일부를 제거한다. 이때 건식식각의 타겟은 소거게이트(312)와 제어게이트(311)가 분리될 수 있을 정도로, 즉 부유게이트(39)의 인터폴리산화막(310)이 노출될 수 있도록 식각한다. 그 다음 사진식각공정에서 사용한 포토레지스트패턴(313)을 제거한다. 이때 제어게이트(311)는 폴리실리콘과 실리사이드로 형성되나, 소거게이트(312)는 상기 건식식각에 의해 제 2 폴리실리콘층(311)의 상부에 형성된 실리사이드는 전부 제거되고 폴리실리콘만 갖게 된다.
본 발명의 동작을 살펴보면 셀의 소거작용을 위한 소거게이트(312)는 제어게이트(311) 형성을 위한 건식식각공정을 통해 자동적으로 동일 공정에서 형성되며 종래 기술에서의 셀과는 달리 소거게이트(312)가 제어게이트(311) 하부에 위치하게 된다. 소거동작을 위해 소거게이트(312)에 고전압을 인가하는 경우 부유게이트(39)의 측면 아래 모서리 부위에서 가장 강한 전계가 만들어지며, 따라서 에프엔 터널링(Fowler-Nordheim tunneling)은 이 모서리 부분에서 이루어지게 된다.
따라서 본 발명은 종래의 기술과는 달리 두 개의 폴리실리콘 공정으로 세 개의 게이트를 형성할 수 있는 방법을 제공하므로서 셀 제조공정이 단순해지고, 셀 영역과 주변회로 영역과의 높이 단차가 감소하여 콘택홀 형성공정 이후 공정의 난이도를 크게 감소시키므로서 수율의 향상에 기여하게 되어 결과적으로 셀의 비트당 단가면에서도 유리하다.
그리고 셀의 구조는 완전한 좌우대칭 구조를 가지고 있으므로 셀의 어레이내에서 커다란 높이 단차를 야기하지 아니하므로 셀 어레이 내의 평탄도가 향상되어 메탈공정의 난이도가 감소한다.
또한 폴리실리사이드를 사용하여 저항이 작은 제어게이트를 제조할 수 있으므로 셀의 고속읽기 동작이 가능해지며, 워드라인에서의 저항감소를 위해 메탈라인을 스트랩핑(strapping)할 필요가 없으므로 고집적도를 갖는 반도체소자의 제작에 유리하다.
Claims (6)
- 반도체기판 위에 실리콘 산화막을 형성한 다음 상기 산화막 위에 질화막을 증착하는 단계와,상기 산화막과 상기 질화막 일부를 제거하여 필드영역을 정의하는 단계와,잔류한 상기 산화막과 잔류한 상기 질화막의 노출된 측면부위에 측벽을 형성하는 단계와,상기 측벽형성으로 인하여 노출된 상기 반도체기판의 표면에 게이트산화막을 형성하는 단계와,제 1 폴리실리콘층을 증착한 후 상기 제1 폴리실리콘의 소정부위를 제거하여 부유게이트를 형성하는 단계와,잔류한 상기 질화막을 제거하는 단계와,상기 부유게이트의 노출된 표면에 인터폴리산화막을 형성하는 단계와,상기 인터폴리산화막의 노출된 표면, 상기 질화막 제거로 인한 상기 측벽과 잔류한 상기 산화막의 노출부위에 제 2 폴리실리콘층을 형성하는 단계와,상기 제 2 폴리실리콘층 위에 금속층을 형성하고 열처리하여 폴리실리콘/폴리실리사이드층을 형성하는 단계와,상기 폴리실리콘/폴리실리사이드층의 일부를 제거하여 제어게이트와 소거게이트를 동시에 형성하는 것이 특징인 반도체장치의 게이트 프래쉬 셀 제조방법.
- 청구항 1에 있어서 상기 측벽은 에이치엘디를 증착한 후 에치백하여 형성하는 것이 특징인 반도체장치의 게이트 플래쉬 셀 제조방법.
- 청구항 1에 있어서 상기 부유게이트는 잔류한 상기 질화막을 식각정지층으로 이용하여 부유게이트 형성용 마스크를 이용한 사진식각공정을 건식으로 실시하여 형성하는 것이 특징인 반도체장치의 게이트 플래쉬 셀 제조방법.
- 청구항 1에 있어서 상기 제 2 폴리실리콘층은 잔류한 상기 질화막이 제거된 부분을 충분히 매립할 수 있도록 비교적 두껍게 형성하는 것이 특징인 반도체장치의 게이트 플래쉬 셀 제조방법.
- 청구항 1에 있어서 상기 금속층은 텅스텐, 몰리브덴, 코발트, 또는 백금으로 형성하는 것이 특징인 반도체장치의 게이트 플래쉬 셀 제조방법.
- 청구항 1에 있어서 상기 제어게이트와 상기 소거게이트 형성은,제어게이트 형성용 마스크를 이용한 사진공정으로 포토레지스트패턴을 형성하는 단계와,건식으로 상기 부유게이트의 상기 인터폴리산화막이 노출될 수 있도록 실시하여 상기 폴리실리콘/폴리실리사이드층의 일부를 제거하는 단계로 이루어진 것이 특징인 반도체장치의 게이트 플래쉬 셀 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060982A KR100261999B1 (ko) | 1997-11-19 | 1997-11-19 | 반도체장치의 게이트 플래쉬 셀 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060982A KR100261999B1 (ko) | 1997-11-19 | 1997-11-19 | 반도체장치의 게이트 플래쉬 셀 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990040550A KR19990040550A (ko) | 1999-06-05 |
| KR100261999B1 true KR100261999B1 (ko) | 2000-07-15 |
Family
ID=19525035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970060982A KR100261999B1 (ko) | 1997-11-19 | 1997-11-19 | 반도체장치의 게이트 플래쉬 셀 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100261999B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100953017B1 (ko) * | 2007-06-28 | 2010-04-14 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 형성 방법 |
-
1997
- 1997-11-19 KR KR1019970060982A patent/KR100261999B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990040550A (ko) | 1999-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100375235B1 (ko) | 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법 | |
| US5070032A (en) | Method of making dense flash eeprom semiconductor memory structures | |
| US5661060A (en) | Method for forming field oxide regions | |
| US6475857B1 (en) | Method of making a scalable two transistor memory device | |
| JP3615765B2 (ja) | リードオンリメモリセル装置の製造方法 | |
| US6153472A (en) | Method for fabricating a flash memory | |
| US7348245B2 (en) | Semiconductor device and a method of manufacturing the same | |
| KR100239459B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| US6962851B2 (en) | Nonvolatile memories and methods of fabrication | |
| EP1227518A2 (en) | Method of manufacturing semiconductor integrated circuit device including nonvolatile semiconductor memory devices | |
| JP4027446B2 (ja) | 不揮発性メモリ製造方法 | |
| US6420752B1 (en) | Semiconductor device with self-aligned contacts using a liner oxide layer | |
| KR100275741B1 (ko) | 비휘발성 기억소자의 제조방법 | |
| US6410957B1 (en) | Method of forming poly tip to improve erasing and programming speed in split gate flash | |
| KR100669105B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
| US6509229B1 (en) | Method for forming self-aligned contacts using consumable spacers | |
| US6787843B2 (en) | Nonvolatile semiconductor memory cell and associated semiconductor circuit configuration and method for the fabrication of the circuit configuration | |
| KR100393306B1 (ko) | 반도체 장치 | |
| US7015148B1 (en) | Reduce line end pull back by exposing and etching space after mask one trim and etch | |
| KR100261999B1 (ko) | 반도체장치의 게이트 플래쉬 셀 제조방법 | |
| US6995060B2 (en) | Fabrication of integrated circuit elements in structures with protruding features | |
| KR100280250B1 (ko) | 폴리실리콘 절연체를 사용한 컨택이 없는 플래시 eprom셀 어레이 및 그 제조 방법 | |
| KR100330948B1 (ko) | 비휘발성 반도체 메모리 장치 및 그 제조방법 | |
| US7071085B1 (en) | Predefined critical spaces in IC patterning to reduce line end pull back | |
| KR100262000B1 (ko) | 반도체장치의 게이트 플래쉬 셀 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080320 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |