KR100393306B1 - 반도체 장치 - Google Patents

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KR100393306B1
KR100393306B1 KR10-2001-0014940A KR20010014940A KR100393306B1 KR 100393306 B1 KR100393306 B1 KR 100393306B1 KR 20010014940 A KR20010014940 A KR 20010014940A KR 100393306 B1 KR100393306 B1 KR 100393306B1
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시미즈사토시
오나카도다카히로
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 기판 중에 결정 결함이 발생하지 않도록 개량된 반도체 장치를 제공하는 것을 주요한 목적으로 한다. 상기 목적에 따른 본 발명의 반도체 장치는 반도체 기판(1)의 표면 내에, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b)의 사이에 소스 영역(2)이 마련되고, 제 1 및 제 2 적층 게이트(20a,20b)의, 드레인 영역(3a,3b) 측의 측벽에는, 측벽 스페이서(18)가 마련되어 있는 반면에, 제 1 및 제 2 적층 게이트(20a,20b)의, 소스 영역(2) 측의 측벽에는 측벽 스페이서가 마련되어 있지 않다.

Description

반도체 장치{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 일반적으로, 반도체 장치에 관한 것으로, 보다 특정적으로는, 성능 및 신뢰성을 향상시킬 수 있도록 개량된 반도체 장치에 관한 것이다. 본 발명은, 또한 그와 같은 반도체 장치의 제조 방법에 관한 것이다.
최근, 비휘발성 반도체 기억 장치의 1종인 플래시 메모리는 다이나믹 랜덤 액세스 메모리(DRAM)보다 저렴하게 제조할 수 있기 때문에, 차세대를 짊어지는 메모리 장치로서 기대되고 있다.
도 59는 종래의 플래시 메모리의 메모리셀부의 단면도이다.
반도체 기판(1)의 표면에, 소스선에 접속되는 소스 영역(2)과, 대응한 비트선에 접속되는 드레인 영역(3)이 마련되어 있다. 반도체 기판(1)의 위에, 터널 산화막(4)을 개재시켜, 정보를 축적하기 위한 플로팅 게이트 전극(5)이 마련되어 있다. 플로팅 게이트 전극(5) 위에, 제어 게이트/플로팅 게이트 층간 절연막(일반적으로, 산화막-질화막-산화막(ONO막))(6)을 개재시켜, 대응한 워드선에 접속되는 제어 게이트 전극(7)이 마련되어 있다.
플로팅 게이트 전극(5)의 바로 아래에 위치하는 터널 산화막(4)의 FN (Fowler-Nordheim) 전류 현상이나, 채널 핫 일렉트론(CHE) 현상 등에 의해서, 플로팅 게이트 전극(5)에 전자를 주입하든지, 플로팅 게이트 전극(5)에 축적된 전자를 뽑아내는 것에 의해, 소거나 기록이 이루어진다. 플로팅 게이트 전극(5)에 있어서의 전자의 상태에 따라서, 임계값의 2값 상태가 만들어지고, 그 상태에 따라서「0」이나「1」이 판독되게 된다.
이러한 플래시 메모리나 EEPROM이라고 한 플로팅 게이트형 비휘발성 반도체 메모리에 있어서, 가장 일반적으로 이용되고 있는 어레이 구성은 NOR형 어레이이다. NOR형 어레이는 각 행의 메모리셀의 드레인 확산층에 컨택트를 형성하여, 금속 배선이나 폴리사이드 배선 등에 의해 비트선을 행 방향으로 형성하는 것이다. 즉, NOR형 어레이는 각 열의 메모리셀의 게이트 배선과 비트선을 매트릭스 형상으로 형성하는 어레이 구성이다.
도 60은 NOR형 어레이를 나타내는 회로도이다. 도 61은 NOR형 어레이의 레이아웃을 도시하는 도면이다.
도 62는 도 61에 있어서의 A-A선에 따른 단면도이다. 도 63은 도 61에 있어서의 B-B선에 따른 단면도이다. 도 64는 도 61에 있어서의 C-C선에 따른 단면도이다. 이들의 도면에 있어서, 참조부호 8은 비트선 컨택트, 참조부호 9는 활성 영역, 참조부호 10은 분리 산화막, 참조부호 11은 산화막을 나타내고 있다.
이들의 도면을 참조하여, 각 블럭(예컨대, 512K 비트의 메모리셀로 구성됨)의 메모리셀의 소스 영역(2)은 모두 접속된다. 이와 같이 모든 소스 영역(2)을 접속할 때, 셀프 얼라인된 소스 구조를 이용하면, 메모리셀의 미세화에 대단히 유용하다.
셀프 얼라인된 소스 구조로는 각 메모리셀의 소스 영역(2)의 접속에 있어서, 각 메모리셀의 확산층에 컨택트를 연장하여, 이들을 금속 배선에 의해 접속한다고 하는 것은 아니다. 셀프 얼라인된 소스 기술에서는, 우선, 도 65를 참조하여, 메모리셀의 제어 게이트 전극(7)을 형성한 후에, 소스 영역(2)만을 개구하도록, 레지스트(12)를 형성한다. 레지스트(12)의 단부는 제어 게이트 전극(7)의 위에 형성된다. 도 65와 도 64를 참조하여, 레지스트(12)와 제어 게이트 전극(7)을 마스크재로 하여, 소스 영역(2)에 존재하는 분리 산화막을 에칭 제거한다. 또한, 소스 영역(2)에 As 등을 이용하여, 이온 주입을 행한다. 이에 따라, 각 소스 영역(2)을 열(列) 방향으로 확산층에 접속한다. 이들은 셀프 얼라인으로 형성된다. 또, 도 64 중, 점선으로 나타낸 부분은 에칭 제거된 분리 산화막을 나타내고 있다.
메모리셀의 소스 영역을 모두 활성 영역에서 형성하여, 이들을 금속 배선으로 접속하는 경우에는, 정렬 여유가 필요하게 되어, 소스 영역의 게이트 간격을 크게 하는 것이 불가피하게 된다. 그러나, 셀프 얼라인된 소스 기술에서는, 메모리셀의 소스 영역을 전부 활성 영역에서 형성하여, 이들을 확산층에서 접속하기 때문에, 메모리셀의, 소스 영역을 사이에 두는 게이트와 게이트의 간격을 최소 디자인 규칙으로 형성할 수 있다. 나아가서는, 메모리셀의 미세화가 실현된다.
그러나, 최근의 현저한 디자인 규칙의 축소에 따라, 셀프 얼라인된 소스 구조를 적용한 플래시 메모리에 있어서, 최소 디자인 규칙에서 형성 가능한, 메모리셀의 소스 영역을 사이에 두는 게이트와 게이트의 간격은 점점 더 좁게 되고 있다.
한편, 플래시 메모리의 기입·소거에는, 제어 게이트 전극, 소스 드레인 및 기판에, FN 터널 전원이나 CHE 터널 전류를 발생시킬 필요가 있다. 그를 위해서는, 예컨대 10V 이상의 고전압이 필요하고, 그 고전압을 조정하기 위해서, DRAM이나 SRAM에 사용되고 있는 주변 트랜지스터보다도 고내압에 견딜 수 있는 주변 트랜지스터가 필요하다.
고내압 트랜지스터를 실현하기 위해서는, 소스/드레인 구조의 최적화와 두꺼운 측벽 스페이서가 유효하다.
한편, 도 66을 참조하여, 미세화된 플래시 메모리 장치에서는, 고내압 주변 회로를 실현하기 위해서 두꺼운 측벽 스페이서를 이용하면, 셀 내에서 게이트-게이트 사이에 형성된 좁은 소스 영역(2)에 측벽 스페이서가 매립된다. 따라서, 그 후의 산화나 고온 어닐링 시에, 좁은 소스 영역(2)에 매립된 측벽 절연막의 팽창/축소에 의해서 기판에 응력이 가해져, 결과로서, 기판(1)에 결정 결함(13)이 발생한다. 나아가서는, 메모리셀의 소스/드레인 사이에 리크가 발생하여, 장치 성능을 현저히 저하시킨다. 또한, 결정 결함(13)이 터널 산화막(4)의 아래까지 연장한 경우에는, 내구성(endurance)이나 유지력(retention) 등의 신뢰성이 현저히 저하하기도 한다.
도 67에, 적층 게이트를 형성한 후, 측벽 스페이서의 형성까지의, 제 1 종래 기술의 흐름을 나타낸다.
도 68을 참조하여, 제 1 및 제 2 적층 게이트(20a,20b)를 형성한다. 도 69를 참조하여, 셀의 소스부만을 개구하는 레지스트 패턴(28)을 사진 제판에 의해 형성한다. 레지스트 패턴(28)을 마스크로 이용하여, 분리 산화막을 제거하는 에칭과, 제거된 부분을 확산층 배선으로 하기 위한 이온 주입을 행하여, 셀프 얼라인된 소스를 완성시킨다. 도 70을 참조하여, 레지스트 패턴(28)을 제거한다. 도 71을 참조하여, 측벽 스페이서 형성용 절연막(이하, 측벽 절연막이라고 약칭함)(14)을 퇴적한다. 그 후, 도 72를 참조하여, 플로팅 게이트의 소스단 및 드레인단을 둥글게 할 목적으로, 플로팅 게이트(5) 및 제어 게이트(7)의 측벽 산화를 행한다. 도 73을 참조하여, 측벽 절연막(14)을 에치백한다.
이 종래 기술의 경우, 도 72를 참조하여, 소스 영역(2) 상의, 게이트-게이트사이에 형성된 측벽 절연막(14)이 측벽 산화 시의 고온 산화 열처리(O2중에서 800℃∼900℃)에 의해서 팽창/축소하여, 소스 영역(2)의 아래에 위치하는 기판 부분에, 응력 스트레스를 부여한다. 이 응력에 의해, 도 66에 나타낸 바와 같이, 결정 결함(13)이 발생한다.
도 74는 제 2 종래 기술을 나타내는 흐름이다.
도 75를 참조하여, 제 1 및 제 2 적층 게이트(20a,20b)를 형성하여, 셀프 얼라인된 소스 공정(사진 제판+에칭+이온 주입+레지스트 제거)을 종료한다. 그 후,플로팅 게이트(5) 및 제어 게이트(7)의 측벽 산화를 행한다. 도 76을 참조하여, 측벽 절연막을 퇴적하여, 이것을 에치백한다.
이 종래 기술에 의하면, 도 66에 나타내는 바와 같은 결정 결함은 발생하지 않는다. 그러나, 도 75를 참조하여, 적층 게이트(20a,20b)의 폴리 실리콘을 노출하여, 이들의 측벽 산화를 실행하기 때문에, 제 1 종래 기술에 비교하여, 적층 게이트(20a,20b)의 폴리 실리콘이 대부분 산화되어, 실질적인 게이트 길이가 짧게 된다. 이에 따라, 메모리셀의 펀치 스루(punch-through)가 발생한다. 또한, 플로팅 게이트 및 제어 게이트의 측벽 산화량이 폴리 실리콘의 농도 차이에 의해서 평균치를 벗어나, 메모리셀의 커플링비가 낮게 된다. 그 결과, 기록·소거 속도의 열화를 야기하게 된다.
또한, 상술한 결정 결함의 문제는 플래시 메모리에 한정되지 않고, 보통의 MOS 트랜지스터의 제조 시에도 발생한다. 즉, 도 77을 참조하여, 게이트(15)와 게이트(16)간의 거리가 측벽 절연막(CVD-SiO2(TEOS))(17)으로 완전히 메워진다. 이러한 구조에서는, 후의 고온 열처리에 의해, 측벽 절연막(17)이 팽창/축소하여, 기판(1)에 응력이 걸려 결정 결함(13)이 발생한다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해서 이루어진 것으로, 결정 결함을 발생시키지 않고서, 신뢰성을 향상시킬 수 있도록 개량된 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 신뢰성을 향상시킬 수 있도록 개량된 플래시 메모리를 제공하는 것에 있다.
본 발명의 다른 목적은 신뢰성을 향상시킬 수 있도록 개량된 MOS 트랜지스터를 제공하는 것에 있다.
본 발명의 다른 목적은 그와 같은 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
도 1은 실시예 1에 따른 플래시 메모리의 단면도,
도 2는 실시예 1에 따른 플래시 메모리를 제조하기 위한 프로세스 흐름을 나타내는 도면,
도 3은 실시예 1에 따른 플래시 메모리의 제조 방법 순서 중 제 1 공정에 있어서의 반도체 장치의 단면도,
도 4는 실시예 1에 따른 플래시 메모리의 제조 방법 순서 중 제 2 공정에 있어서의 반도체 장치의 단면도,
도 5는 실시예 1에 따른 플래시 메모리의 제조 방법 순서 중 제 3 공정에 있어서의 반도체 장치의 단면도,
도 6은 실시예 1에 따른 플래시 메모리의 제조 방법 순서 중 제 4 공정에 있어서의 반도체 장치의 단면도,
도 7은 실시예 1에 따른 플래시 메모리의 제조 방법 순서 중 제 5 공정에 있어서의 반도체 장치의 단면도,
도 8은 실시예 2에 따른 플래시 메모리를 제조하기 위한 프로세스 흐름을 나타내는 도면,
도 9는 실시예 2에 따른 플래시 메모리의 제조 방법 순서 중 제 1 공정에 있어서의 반도체 장치의 단면도,
도 10은 실시예 2에 따른 플래시 메모리의 제조 방법 순서 중 제 2 공정에 있어서의 반도체 장치의 단면도,
도 11은 실시예 2에 따른 플래시 메모리의 제조 방법 순서 중 제 3 공정에 있어서의 반도체 장치의 단면도,
도 12는 실시예 2에 따른 플래시 메모리의 제조 방법 순서 중 제 4 공정에 있어서의 반도체 장치의 단면도,
도 13은 실시예 2에 따른 플래시 메모리의 제조 방법 순서 중 제 5 공정에 있어서의 반도체 장치의 단면도,
도 14는 실시예 3에 따른 플래시 메모리의 단면도,
도 15는 실시예 3에 따른 플래시 메모리를 제조하기 위한 프로세스 흐름을 나타내는 도면,
도 16은 실시예 3에 따른 플래시 메모리의 제조 방법 순서 중 제 1 공정에 있어서의 반도체 장치의 단면도,
도 17은 실시예 3에 따른 플래시 메모리의 제조 방법 순서 중 제 2 공정에 있어서의 반도체 장치의 단면도,
도 18은 실시예 4에 따른 MOS 트랜지스터의 단면도,
도 19는 실시예에 따른 MOS 트랜지스터를 제조하기 위한 프로세스 흐름을 나타내는 도면,
도 20은 실시예 4에 따른 MOS 트랜지스터의 다른 제조 방법에 대한 프로세스 흐름을 나타내는 도면,
도 21은 실시예 4에 따른 MOS 트랜지스터의 제조 방법 순서 중 제 1 공정에 있어서의 반도체 장치의 단면도,
도 22는 실시예 4에 따른 MOS 트랜지스터의 제조 방법 순서 중 제 2 공정에 있어서의 반도체 장치의 단면도,
도 23은 실시예 4에 따른 MOS 트랜지스터의 제조 방법 순서 중 제 3 공정에 있어서의 반도체 장치의 단면도,
도 24는 실시예 4에 따른 MOS 트랜지스터의 제조 방법 순서 중 제 4 공정에 있어서의 반도체 장치의 단면도,
도 25는 실시예 4에 따른 MOS 트랜지스터의 제조 방법 순서 중 제 5 공정에 있어서의 반도체 장치의 단면도,
도 26은 실시예 4에 따른 MOS 트랜지스터의 제조 방법 순서 중 제 6 공정에 있어서의 반도체 장치의 단면도,
도 27은 실시예 4에 따른 MOS 트랜지스터의 제조 방법에 대한 변형예의 순서 중 제 1 공정에 있어서의 반도체 장치의 단면도,
도 28은 실시예 4에 따른 MOS 트랜지스터의 제조 방법에 대한 변형예의 순서 중 제 2 공정에 있어서의 반도체 장치의 단면도,
도 29는 실시예 5에 따른 플래시 메모리의 단면도,
도 30은 실시예 5에 따른 플래시 메모리를 제조하기 위한 프로세스 흐름을 나타내는 도면,
도 31은 실시예 5에 따른 플래시 메모리의 제조 방법 순서 중 제 1 공정에 있어서의 반도체 장치의 단면도,
도 32는 실시예 5에 따른 플래시 메모리의 제조 방법 순서 중 제 2 공정에 있어서의 반도체 장치의 단면도,
도 33은 실시예 5에 따른 플래시 메모리의 제조 방법 순서 중 제 3 공정에 있어서의 반도체 장치의 단면도,
도 34는 실시예 5에 따른 플래시 메모리의 제조 방법 순서 중 제 4 공정에 있어서의 반도체 장치의 단면도,
도 35는 실시예 5에 따른 플래시 메모리의 제조 방법 순서 중 제 5 공정에 있어서의 반도체 장치의 단면도,
도 36은 실시예 6에 따른 플래시 메모리를 제조하기 위한 프로세스 흐름을 나타내는 도면,
도 37은 실시예 6에 따른 플래시 메모리의 제조 방법 순서 중 제 1 공정에 있어서의 반도체 장치의 단면도,
도 38은 실시예 6에 따른 플래시 메모리의 제조 방법 순서 중 제 2 공정에 있어서의 반도체 장치의 단면도,
도 39는 실시예 6에 따른 플래시 메모리의 제조 방법 순서 중 제 3 공정에 있어서의 반도체 장치의 단면도,
도 40은 실시예 7에 따른 플래시 메모리의 단면도,
도 41은 실시예 7에 따른 플래시 메모리를 제조하기 위한 프로세스 흐름을 나타내는 도면,
도 42는 실시예 7에 따른 플래시 메모리의 제조 방법 순서 중 제 1 공정에 있어서의 반도체 장치의 단면도,
도 43은 실시예 7에 따른 플래시 메모리의 제조 방법 순서 중 제 2 공정에 있어서의 반도체 장치의 단면도,
도 44는 실시예 7에 따른 플래시 메모리의 제조 방법 순서 중 제 3 공정에 있어서의 반도체 장치의 단면도,
도 45는 실시예 7에 따른 플래시 메모리의 제조 방법 순서 중 제 4 공정에 있어서의 반도체 장치의 단면도,
도 46은 실시예 7에 따른 플래시 메모리의 제조 방법 순서 중 제 5 공정에 있어서의 반도체 장치의 단면도,
도 47은 실시예 8에 따른 플래시 메모리를 제조하기 위한 프로세스 흐름을 나타내는 도면,
도 48은 실시예 8에 따른 플래시 메모리의 제조 방법 순서 중 제 1 공정에 있어서의 반도체 장치의 단면도,
도 49는 실시예 8에 따른 플래시 메모리의 제조 방법 순서 중 제 2 공정에 있어서의 반도체 장치의 단면도,
도 50은 실시예 8에 따른 플래시 메모리의 제조 방법 순서 중 제 3 공정에있어서의 반도체 장치의 단면도,
도 51은 실시예 9에 따른 플래시 메모리의 단면도,
도 52는 실시예 9에 따른 플래시 메모리의 제조 방법 순서 중 제 1 공정에 있어서의 반도체 장치의 단면도,
도 53은 실시예 9에 따른 플래시 메모리의 제조 방법 순서 중 제 2 공정에 있어서의 반도체 장치의 단면도,
도 54는 실시예 9에 따른 플래시 메모리의 제조 방법 순서 중 제 3 공정에 있어서의 반도체 장치의 단면도,
도 55는 실시예 9에 따른 플래시 메모리의 제조 방법 순서 중 제 4 공정에 있어서의 반도체 장치의 단면도,
도 56은 실시예 10에 따른 플래시 메모리의 단면도,
도 57은 실시예 10에 따른 플래시 메모리의 제조 방법 순서 중 제 1 공정에 있어서의 반도체 장치의 단면도,
도 58은 실시예 10에 따른 플래시 메모리의 제조 방법 순서 중 제 2 공정에 있어서의 반도체 장치의 단면도,
도 59는 종래의 플래시 메모리의 단면도,
도 60은 종래 NOR형 플래시 메모리의 어레이 구성을 나타내는 도면,
도 61은 종래의 NOR형 플래시 메모리의 어레이 레이아웃을 나타내는 도면,
도 62는 도 61에 있어서의 A-A선에 따른 단면도,
도 63은 도 61에 있어서의 B-B선에 따른 단면도,
도 64는 도 61에 있어서의 C-C선에 따른 단면도,
도 65는 셀프 얼라인된 소스를 형성하는 방법을 나타내는 개념도,
도 66은 종래의 NOR형 플래시 메모리의 문제점을 나타내는 도면,
도 67은 종래의 NOR형 플래시 메모리를 제조하기 위한 프로세스 흐름을 나타내는 도면,
도 68은 종래의 NOR형 플래시 메모리의 제조 방법 순서 중 제 1 공정에 있어서의 반도체 장치의 단면도,
도 69는 종래의 NOR형 플래시 메모리의 제조 방법 순서 중 제 2 공정에 있어서의 반도체 장치의 단면도,
도 70은 종래의 NOR형 플래시 메모리의 제조 방법 순서 중 제 3 공정에 있어서의 반도체 장치의 단면도,
도 71은 종래의 NOR형 플래시 메모리의 제조 방법 순서 중 제 4 공정에 있어서의 반도체 장치의 단면도,
도 72는 종래의 NOR형 플래시 메모리의 제조 방법 순서 중 제 5 공정에 있어서의 반도체 장치의 단면도,
도 73은 종래의 NOR형 플래시 메모리의 제조 방법 순서 중 제 6 공정에 있어서의 반도체 장치의 단면도,
도 74는 다른 종래예에 따른 NOR형 플래시 메모리를 제조하기 위한 프로세스 흐름을 나타내는 도면,
도 75는 다른 종래예에 따른 NOR형 플래시 메모리의 제조 방법 순서 중 제 1공정에 있어서의 반도체 장치의 단면도,
도 76은 다른 종래예에 따른 NOR형 플래시 메모리의 제조 방법 순서 중 제 2 공정에 있어서의 반도체 장치의 단면도,
도 77은 종래의 MOS 트랜지스터의 문제점을 나타내는 도면.
본 발명의 제 1 국면에 따른 반도체 장치는 기판 위에 서로 간격을 두어 마련된 제 1 게이트와 제 2 게이트를 구비한다. 상기 제 1 및 제 2 게이트의 측벽에, 상기 기판에 응력이 걸리지 않도록, 그 형상이 선택된 측벽 스페이서가 마련되어 있다.
본 발명의 제 2 국면에 따른 반도체 장치는 반도체 기판 위에 마련되어, 플로팅 게이트와 제어 게이트가 적층되어 이루어지고, 서로 간격을 두어 형성된 제 1 적층 게이트와 제 2 적층 게이트가 마련되어 있다. 상기 반도체 기판의 표면 내에서, 상기 제 1 적층 게이트와 상기 제 2 적층 게이트 사이에 소스 영역이 마련되어 있다. 상기 반도체 기판의 표면 내에서, 또한 상기 제 1 적층 게이트를 사이에 두어 상기 소스 영역의 반대측에 제 1 드레인 영역이 마련되어 있다. 상기 반도체 기판의 표면 내에서, 또한 상기 제 2 적층 게이트를 사이에 두고, 상기 소스 영역의 반대측에 제 2 드레인 영역이 마련되어 있다. 상기 제 1 및 제 2 적층 게이트의 드레인 영역 측의 측벽에는, 측벽 스페이서가 마련되어 있다. 상기 제 1 및 제 2 적층 게이트의 상기 소스 영역 측의 측벽에는 측벽 스페이서가 마련되어 있지 않다.
본 발명의 제 3 국면에 따른 반도체 장치는 반도체 기판 위에 마련되어, 플로팅 게이트와 제어 게이트가 적층되어 이루어지고, 서로 간격을 두어 형성된 제 1 적층 게이트와 제 2 적층 게이트를 구비한다. 상기 반도체 기판의 표면 내에서, 상기 제 1 적층 게이트와 상기 제 2 적층 게이트 사이에 소스 영역이 마련되어 있다. 상기 반도체 기판의 표면 내에서, 또한 상기 제 1 적층 게이트를 사이에 두고, 상기 소스 영역의 반대측에 제 1 드레인 영역이 마련되고 있다. 상기 반도체 기판의 표면 내에서, 또한 상기 제 2 적층 게이트를 사이에 두고, 상기 소스 영역의 반대측에 제 2 드레인 영역이 마련되어 있다. 상기 제 1 적층 게이트의 양 측벽에, 제 1 측벽 스페이서가 마련되어 있다. 상기 제 2 적층 게이트의 양 측벽에, 제 2 측벽 스페이서가 마련되어 있다. 상기 제 1 및 제 2 측벽 스페이서의 바로 아래, 상기 소스 영역의 표면 및 상기 제 1 및 제 2 드레인 영역의 표면에는 열 산화막이 존재한다.
본 발명의 제 4 국면에 따른 반도체 장치는 반도체 기판 위에 서로 평행하게 순차적으로 나란히 마련된 제 1, 제 2 및 제 3 게이트 전극을 구비한다. 상기 제 1 게이트 전극과 상기 제 2 게이트 전극의 거리는 상기 제 2 게이트 전극과 상기 제 3 게이트 전극 상의 거리보다도 좁게 되어 있다. 상기 제 2 게이트 전극의, 상기 제 3 게이트 전극 측의 측벽에는 측벽 스페이서가 마련되어 있다. 상기 제 1 게이트 전극과 상기 제 2 게이트 전극과의 거리는 상기 측벽 스페이서 막 두께의 2배보다도 작게 되어 있다.
본 발명의 제 5 국면에 따른 반도체 장치에 있어서는, 상기 측벽 스페이서는 질화막으로 형성되어 있고, 상기 제 1 및 제 2 드레인 영역의 각각에 접속되는 콘택트 홀이 셀프 얼라인적으로 형성되어 있다.
본 발명의 제 6 국면에 따른 반도체 장치에 있어서는, 상기 질화막의 측벽 스페이서는 상기 제 1 및 제 2 게이트 전극 각각의 측벽에, 버퍼층을 개재시켜 마련되어 있다. 상기 질화막의 측벽 스페이서는 상기 반도체 기판 위에 버퍼층을 개재시켜 마련되어 있다.
본 발명의 제 7 국면에 따른 반도체 장치는 게이트 전극을 갖는 주변 회로부와 셀부를 구비한다. 상기 셀부는 플로팅 게이트와 제어 게이트가 적층되어 이루어지고, 서로 간격을 두고 형성된 제 1 적층 게이트와 제 2 적층 게이트를 갖는다. 상기 게이트 전극의 측벽에 측벽 스페이서가 마련되어 있다. 상기 제 1 적층 게이트와 상기 제 2 적층 게이트간의 거리는 상기 측벽 스페이서 폭의 2배보다도 작게 되어 있다. 상기 제 1 및 제 2 적층 게이트의 측벽에는, 측벽 스페이서가 형성되어 있지 않다.
본 발명의 제 8 국면에 따른 반도체 장치는 게이트 전극을 갖는 주변 회로부와 셀부를 구비한다. 상기 셀부는 플로팅 게이트와 제어 게이트가 적층되어 이루어지고, 서로 간격을 두고 형성된 제 1 적층 게이트와 제 2 적층 게이트를 갖는다.상기 게이트 전극의 측벽에 제 1 측벽 스페이서가 마련되어 있다. 상기 제 1 적층 게이트와 상기 제 2 적층 게이트간의 거리는 상기 제 1 측벽 스페이서 폭의 2배보다도 작게 되어 있다. 상기 제 1 및 제 2 적층 게이트의 측벽에는, 상기 제 1 적층 게이트와 상기 제 2 적층 게이트간의 거리의 1/2보다도 얇은 두께를 갖는 제 2 측벽 스페이서가 형성되어 있다.
본 발명의 제 9 국면에 따른 반도체 장치의 제조 방법에 있어서는, 우선, 기판 위에 제 1 게이트와 제 2 게이트를 서로 간격을 두어 형성한다. 상기 제 1 및 제 2 게이트의 측벽에, 상기 기판에 응력이 걸리지 않도록, 그 형상이 선택된 측벽 스페이서를 형성한다.
본 발명의 제 10 국면에 따른 반도체 장치의 제조 방법에 있어서는, 우선, 반도체 기판 위에 플로팅 게이트와 제어 게이트가 적층되어 이루어지는, 제 1 적층 게이트와 제 2 적층 게이트를, 공통 소스 영역을 사이에 두도록 서로 간격을 두어 형성한다. 상기 제 1 적층 게이트 및 상기 제 2 적층 게이트를 덮도록, 상기 반도체 기판 위에 측벽 스페이서 형성용 절연막을 형성한다. 상기 측벽 형성용 절연막을 에치백하여, 상기 제 1 및 제 2 적층 게이트 각각의 드레인 영역 측의 측벽에 측벽 스페이서를 형성한다. 상기 제 1 적층 게이트와 상기 제 2 적층 게이트 사이에 위치하는, 소스 측의, 상기 측벽 스페이서 형성용 절연막과 분리 산화막을 셀프 얼라인에 의해 동시에 에칭 제거한다. 상기 플로팅 게이트 및 상기 제어 게이트의 측벽을 산화한다.
본 발명의 제 11 국면에 따른 반도체 장치의 제조 방법에 있어서는, 우선,반도체 기판 위에, 플로팅 게이트와 제어 게이트가 적층되어 이루어지는 제 1 적층 게이트와 제 2 적층 게이트를, 공통 소스 영역을 사이에 두도록 서로 간격을 두어 형성한다. 상기 플로팅 게이트와 상기 제어 게이트의 측벽을 산화한다. 상기 제 1 적층 게이트 및 상기 제 2 적층 게이트를 덮도록, 상기 반도체 기판 위에 측벽 스페이서 형성용 절연막을 형성한다. 상기 측벽 스페이서 형성용 절연막을 에치백하여, 상기 제 1 및 제 2 적층 게이트 각각의 드레인 측의 측벽에 측벽 스페이서를 형성한다. 상기 제 1 적층 게이트와 상기 제 2 적층 게이트의 사이에 위치하는, 소스 측의 상기 측벽 스페이서 형성용 절연막과 분리 산화막을 셀프 얼라인에 의해 동시에 에칭 제거한다.
본 발명의 제 12 국면에 따른 반도체 장치의 제조 방법에 있어서는, 우선, 반도체 기판 위에, 플로팅 게이트와 제어 게이트가 적층되어 이루어지는 제 1 적층 게이트와 제 2 적층 게이트를, 공통 소스 영역을 사이에 두도록 서로 간격을 두어 형성한다. 상기 제 1 적층 게이트 및 상기 제 2 적층 게이트를 덮도록, 상기 반도체 기판 위에 측벽 스페이서 형성용 절연막을 형성한다. 상기 측벽 스페이서 형성용 절연막을 에치백하여, 상기 제 1 적층 게이트 및 상기 제 2 적층 게이트의 소스 영역 및 드레인 영역 측의 측벽에 각각 측벽 스페이서를 형성한다. 상기 플로팅 게이트와 상기 제어 게이트의 측벽을 산화함과 동시에, 상기 소스 영역 및 상기 드레인 영역의 표면에 열 산화막을 형성한다.
본 발명의 제 13 국면에 따른 반도체 장치의 제조 방법에 있어서는, 반도체 기판 위에, 제 1, 제 2 및 제 3 게이트 전극을 순차적으로 모두 서로 평행하게 형성한다. 상기 제 1, 제 2 및 제 3 게이트 전극을 덮도록, 상기 반도체 기판 위에 측벽 스페이서 형성용 절연막을 형성한다. 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 위치하는 부분을 노출시키고, 또한 그 밖의 부분을 피복하는 레지스트 패턴을 상기 반도체 기판 위에 형성한다. 상기 레지스트 패턴을 마스크로 하여, 상기 측벽 스페이서 형성용 절연막을 에치백하고, 상기 제 1 및 제 2 게이트 전극의 서로 마주 보는 측의 양 측벽에 제 1 측벽 스페이서를 형성한다. 상기 레지스트 패턴을 제거하여, 나머지의 측벽 스페이서 형성용 절연막을 에치백하고, 상기 제 1 및 제 2 게이트 전극의 서로 마주 보지 않는 측의 양 측벽에 제 2 측벽 스페이서를 형성한다. 상기 제 1 게이트 전극과 상기 제 2 게이트 전극의 거리를 상기 제 2 측벽 스페이서 두께의 2배보다도 작게 하여 행한다.
본 발명의 제 14 국면에 따른 반도체 장치의 제조 방법에 있어서는, 우선, 반도체 기판 위에, 플로팅 게이트와 제어 게이트가 적층되어 이루어지는, 제 1 적층 게이트와 제 2 적층 게이트를, 공통 소스 영역을 사이에 두도록 서로 간격을 두어 형성한다. 상기 제 1 적층 게이트 및 상기 제 2 적층 게이트를 덮도록 상기 반도체 기판 위에 질화막을 형성한다. 상기 질화막을 에치백하여, 상기 제 1 및 제 2 게이트 전극의 서로 마주 보지 않는 측의 양 측벽에 질화막의 측벽 스페이서를 형성한다. 상기 제 1 적층 게이트와 상기 제 2 적층 게이트 사이에 위치하는 부분을 노출시키고, 또한 그 밖의 부분을 덮는 레지스트 패턴을 상기 반도체 기판 위에 형성한다. 상기 레지스트 패턴을 마스크로 하여, 상기 제 1 적층 게이트와 상기 제 2 적층 게이트 사이에 위치하는 부분에 존재하는, 소스 측의, 질화막과 분리 산화막을 에칭 제거한다. 상기 플로팅 게이트와 상기 제어 게이트의 측벽을 산화한다.
본 발명의 제 15 국면에 따른 반도체 장치의 제조 방법에 있어서는, 우선, 반도체 기판 위에, 플로팅 게이트와 제어 게이트가 적층되어 이루어지는, 제 1 적층 게이트와 제 2 적층 게이트를, 공통 소스 영역을 사이에 두도록 서로 간격을 두어 형성한다. 상기 플로팅 게이트 및 상기 제어 게이트의 측벽을 산화한다. 상기 제 1 적층 게이트 및 상기 제 2 적층 게이트를 덮도록 상기 반도체 기판 위에 질화막을 형성한다. 상기 질화막을 에치백하여, 상기 제 1 및 제 2 게이트 전극의 서로 마주 보지 않는 측의 양 측벽에 질화막의 측벽 스페이서를 형성한다. 상기 제 1 적층 게이트와 상기 제 2 적층 게이트 사이에 위치하는 부분을 노출시키고, 그 밖의 부분을 덮는 레지스트 패턴을 상기 반도체 기판 위에 형성한다. 상기 레지스트 패턴을 마스크로 하여, 상기 제 1 적층 게이트와 상기 제 2 적층 게이트 사이에 위치하는 부분에 존재하는 소스 측의 질화막과 분리 산화막을 에칭 제거한다.
본 발명의 제 16 국면에 따른 반도체 장치의 제조 방법에 있어서는, 우선, 반도체 기판 위에, 플로팅 게이트와 제어 게이트가 적층되어 이루어지는 제 1 적층 게이트와 제 2 적층 게이트를, 공통 소스 영역을 사이에 두도록 서로 간격을 두어 형성한다. 상기 제 1 적층 게이트 및 상기 제 2 적층 게이트를 덮도록 플라즈마 산화막 또는 CVD 산화막을 형성한다. 상기 제 1 적층 게이트 및 상기 제 2 적층 게이트를 덮도록 상기 반도체 기판 위에 질화막을 형성한다. 상기 질화막을 에치백하여, 상기 제 1 및 제 2 적층 게이트의 서로 마주 보지 않는 측의 양 측벽에 질화막의 측벽 스페이서를 형성한다. 상기 제 1 적층 게이트와 상기 제 2 적층 게이트 사이에 위치하는 부분을 노출시키고, 또한 그 밖의 부분을 덮는 레지스트 패턴을 상기 반도체 기판 위에 형성한다. 상기 레지스트 패턴을 마스크로 하여, 상기 제 1 적층 게이트와 상기 제 2 적층 게이트 사이에 위치하는 부분에 존재하는 소스 측의 질화막과 분리 산화막을 에칭 제거한다. 상기 플로팅 게이트와 상기 제어 게이트의 측벽을 산화한다.
본 발명의 제 17 국면에 따른 반도체 장치의 제조 방법에 있어서는, 우선, 반도체 기판 위에, 플로팅 게이트와 제어 게이트가 적층되어 이루어지는 제 1 적층 게이트와 제 2 적층 게이트를, 공통 소스 영역을 사이에 두도록 서로 간격을 두어 형성한다. 상기 플로팅 게이트와 제어 게이트의 측벽을 산화한다. 상기 제 1 적층 게이트 및 상기 제 2 적층 게이트를 덮도록 플라즈마 산화막 또는 CVD 산화막을 형성한다. 상기 제 1 적층 게이트 및 상기 제 2 적층 게이트를 덮도록 상기 반도체 기판 위에 질화막을 형성한다. 상기 질화막을 에치백하여, 상기 제 1 및 제 2 적층 게이트의 서로 마주 보지 않는 측의 양 측벽에 질화막의 측벽 스페이서를 형성한다. 상기 제 1 적층 게이트와 상기 제 2 적층 게이트 사이에 위치하는 부분을 노출시키고, 또한 그 밖의 부분을 덮는 레지스트 패턴을 상기 반도체 기판 위에 형성한다. 상기 레지스트 패턴을 마스크로 하여, 상기 제 1 적층 게이트와 상기 제 2 적층 게이트 사이에 위치하는 부분에 존재하는 소스 측의 질화막과 분리 산화막을 에칭 제거한다.
본 발명의 제 18 국면에 따른 반도체 장치의 제조 방법에 있어서는, 우선,반도체 기판 상에 있어서, 주변 회로부에 게이트를 형성한다. 상기 게이트의 측벽에 측벽 스페이서를 형성한다. 상기 반도체 기판 상에 있어서, 셀부에 플로팅 게이트와 제어 게이트가 적층되어 이루어지는 제 1 적층 게이트와 제 2 적층 게이트를 공통 소스 영역을 사이에 두도록 서로 간격을 두어 형성한다.
본 발명의 제 19 국면에 따른 방법은 상기 제 1 적층 게이트의 양 측벽 및 상기 제 2 적층 게이트의 양 측벽에, 상기 측벽 스페이서의 막 두께보다도 얇고, 또한 상기 제 1 적층 게이트와 상기 제 2 적층 게이트 사이의 거리의 1/2 이하의 막 두께를 갖는 제 2 측벽 스페이서를 형성한다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
(실시예 1)
도 1은 실시예 1에 따른 NOR형플래시 메모리의 단면도이다.
반도체 기판(1) 위에, 터널 산화막(4a,4b)를 개재시켜, 플로팅 게이트 전극(5a,5b)과 제어 게이트(7a,7b)가 적층되어 이루어지는 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b)가 마련되어 있다. 제 1 및 제 2 적층 게이트(20a,20b) 위에는 WSi층과 TEOS층이 마련되어 있다. 반도체 기판(1)의 표면 내에, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b)의 사이에, 소스 영역(2)이 마련되어 있다.
반도체 기판(1)의 표면 내에서, 소스 영역(2)의 반대측에, 제 1 적층 게이트(20a)를 사이에 두고, 제 1 드레인 영역(3a)이 마련되어 있다. 반도체 기판(1)의 표면 내에서, 소스 영역(2)의 반대측에, 제 2 적층 게이트(20b)를 사이에 두고, 제 2 드레인 영역(3b)이 마련되어 있다. 제 1 및 제 2 적층 게이트(20a,20b)의 드레인 영역(3a,3b) 측의 측벽에는 측벽 스페이서(18)가 마련되어 있다. 제 1 및 제 2 적층 게이트(20a,20b)의 소스 영역(2) 측의 측벽에는 측벽 스페이서가 마련되어 있지 않다.
제 1 및 제 2 적층 게이트(20a,20b)를 덮도록, 반도체 기판(1) 위에, CVD 산화막(CVD·SiO2(TEOS))(21)이 마련되어 있다. 제 1 및 제 2 적층 게이트(20a,20b)를 덮도록, BPSG(Boro Phospho Silicate Class)로 형성된 층간 절연막(22)이 반도체 기판(1) 위에 마련되어 있다. 층간 절연막(22) 위에는, CVD 산화막(23)이 마련되어 있다. CVD 산화막(CVD·SiO2(TEOS))(23) 및 층간 절연막(22) 중에, 제 1 및 제 2 드레인 영역(3a), (3b)에 이르는 콘택트 홀(24)이 마련되어 있다.
콘택트 홀(24)의 내벽면에 접촉하도록, 또한, 제 1 및 제 2 드레인 영역(3a,3b)에 접촉하도록, TiN막(25)이 형성되어 있다. 콘택트 홀(24) 내에, W 플러그(26)가 매립되어 있다. W 플러그(26)에 접속되도록, Al 배선(27)이 반도체 기판(1) 위에 마련되어 있다.
실시예 1에 따른 NOR형 플래시 메모리에 의하면, 제 1 및 제 2 적층 게이트(20a,20b)의 소스 영역(2) 측의 측벽에는 측벽 스페이서가 마련되어 있지 않기 때문에, 산화 공정, 고온 열처리 공정을 하여도, 반도체 기판에 응력이 걸리지 않아, 반도체 기판(1)에는 결정 결함이 발생하지 않게 된다. 나아가서는, 플래시 메모리의 성능, 신뢰성이 향상한다.
이하, 도 1에 나타내는 플래시 메모리의 제조 방법에 대하여 설명한다.
도 2는 도 1에 나타내는 플래시 메모리를 제조하기 위한 프로세스 흐름을 도시하는 도면이다.
우선, 종래예와 마찬가지로, 도 68까지의 공정을 경유하여, 제 1 적층 게이트(20a,20b)를 형성한다.
도 3을 참조하여, 제 1 적층 게이트(20a,20b)를 덮도록, 반도체 기판(1) 위에 측벽 절연막(CVD-SiO2)(14)을 퇴적한다.
도 4를 참조하여, 측벽 절연막(14)을 에치백하고, 제 1 및 제 2 적층 게이트(20a,20b) 각각의 드레인 영역(3a,3b) 측의 측벽에 측벽 스페이서(18)를 형성한다.
도 5를 참조하여, 셀프 얼라인된 소스를 형성하기 위한 개구부(28a)를 갖는 포토 레지스트막(28)을 사진 제판에 의해 형성한다. 도 5와 도 6을 참조하여, 포토 레지스트막(28)을 마스크로 하여, 셀프 얼라인된 소스의 에칭을 하고, 소스(2) 측의, 측벽 절연막(14)과 분리 절연막을 제거한다. 이어서, 셀프 얼라인된 소스 공정을 완료시킨다. 또, 여기서, 셀프 얼라인된 소스 공정에는, 도 2와 도 64와 도 65를 참조하여, 사진 제판+측벽 절연막의 에칭+분리 산화막의 건식 에칭+이온 주입+레지스트 패턴의 제거를 포함한다.
도 7을 참조하여, 플로팅 게이트 전극(5)과 제어 게이트 전극(7)의 측벽 산화를 행하여, 이들의 에지를 둥글게 한다. 이 때, 소스(2) 측은 플로팅 게이트 전극(5) 및 제어 게이트 전극(7)이 노출 상태이고, 드레인(3a,3b) 측은 측벽 스페이서(18) 너머로 측벽 산화를 실행하기 때문에, 소스(2) 측이 드레인(3a,3b) 측보다도 측벽의 산화량이 많게 되어, 둥글기의 정도가 보다 커진다. 그 결과, CHE 기입의 효율 열화는 일으키지 않는다. 또한, NOR 소거에 있어서의, 플로팅 게이트 전극의 소스단 에지의 장치에 부여하는 영향(예컨대, VTH 분포 폭의 확대, 신뢰성의 저하 등)을 저감할 수 있다.
또한, 도 5, 도 6 및 도 7을 참조하여, 소스 측의 측벽 절연막(14)을 제거한 후에, 측벽 산화를 실행하기 때문에, 반도체 기판(1)에 응력은 걸리지 않고, 반도체 기판(1) 중에 결정 결함은 발생하지 않는다.
(실시예 2)
본 실시예는 실시예 1에 따른 NOR형 플래시 메모리의 제조 방법의 변형예이다. 본 실시예에 따른 방법으로 얻어진 플래시 메모리의 단면도는 도 1에 나타내는 것으로 같다.
실시예 2에 따른 프로세스 흐름을 도 8에 나타낸다.
우선 종래 기술과 같이, 도 68까지의 공정을 경유하여, 제 1 및 제 2 적층 게이트(20a,20b)를 형성한다.
계속해서, 도 9를 참조하여, 플로팅 게이트 전극(5) 및 제어 게이트 전극(7)의 측벽을 산화한다.
도 10을 참조하여, 제 1 및 제 2 적층 게이트(20a,20b)를 덮도록, 반도체 기판(1) 위에, 측벽 절연막(14)을 퇴적한다.
도 11을 참조하여, 측벽 절연막(14)을 에치백하여, 제 1 및 제 2 적층 게이트(20a,20b) 각각의 드레인 영역(3a,3b) 측의 측벽에 측벽 스페이서(18)를 형성한다.
도 12를 참조하여, 셀프 얼라인된 소스를 형성하기 위한 개구부(28a)를 갖는 포토 레지스트막(28)을 사진 제판 기술에 의해 형성한다.
도 12와 도 13을 참조하여, 포토 레지스트막(28)을 마스크로 하여, 셀프 얼라인된 소스 부분의 에칭을 실행하여, 소스(2) 측의 측벽 절연막(14)과 분리 절연막을 제거한다. 이어서, 셀프 얼라인된 소스 공정을 완료시킨다.
본 실시예에 의하면, 도 9를 참조하여, 플로팅 게이트(5) 및 제어 게이트 전극(7)을 노출시킨 상태로, 그들의 측벽 산화를 실행하기 때문에, 소스 측과 드레인 측 각각의 전극의 둥글기의 정도는 같게 된다. 따라서, 드레인 에지로부터 방전(discharge)되는 플래시 메모리는 신뢰성이 보다 높아진다.
(실시예 3)
도 14는 실시예 3에 따른 NOR형 플래시 메모리의 단면도이다. 도 14에 나타내는 플래시 메모리는 이하의 점을 제외하고, 도 1에 나타내는 플래시 메모리와 동일하기 때문에, 동일 또는 상당하는 부분에는 동일한 참조부호를 부여하여, 그 설명을 반복하지 않는다.
도 14의 플래시 메모리와, 도 1의 플래시 메모리의 다른 점은 제 1 및 제 2적층 게이트(20a,20b)의 소스 영역(2) 측의 측벽에도, 측벽 스페이서(181)가 마련되고 있는 것이다. 드레인(3a,3b) 측의 측벽 스페이서(18)와 소스 측의 측벽 스페이서(181)의 형상은 다르다. 또한, 측벽 스페이서(18)의 바로 아래에 열 산화막(29)이 존재하고, 소스 영역(2)의 표면에도, 열 산화막(29)이 존재한다. 측벽 스페이서(18) 바로 아래의 열 산화막(29)은 드레인 영역(3a,3b)의 표면 전면에 연장하여 형성되고 있다.
소스 영역(2)의 표면에, 열 산화막(29)이 형성되어 있기 때문에, 소스(2) 측의 반도체 기판(1) 표면에 결정 결함이 발생되는 것이 억제된다. 또한, 열 산화막(29)은 측벽 스페이서(18)의 바로 아래뿐만 아니라, 드레인 영역(3a,3b)의 표면에 널리 연장하여 형성되고 있다. 따라서, 드레인 영역(3a,3b) 표면에 생기는, 고농도 이온 주입에 의한 주입 피해(및 고농도 이온 주입에 의해서 아몰퍼스화된 기판)가 후의 열 처리에 의해서 재결정화할 때에 생기는, 결정 결함의 발생이 억제된다. 즉, 본 실시예에서는, 소스(2) 측만이 아니고, 드레인(3a,3b) 측의 결정 결함의 발생도 억제할 수 있다.
다음에, 도 14에 나타내는 플래시 메모리의 제조 방법에 대하여 설명한다.
도 15는 도 14에 나타내는 플래시 메모리 제조 방법의 프로세스 흐름을 도시하는 도면이다.
우선, 도 71에 나타내기까지의 종래 공정과 마찬가지의 공정을 경유한다.
다음에, 도 71과 도 16을 참조하여, 측벽 절연막(14)을 에치백하여, 제 1 적층 게이트(20a) 및 제 2 적층 게이트(20b)의 소스 영역(2) 및 드레인 영역(3a,3b)측의 측벽에 각각, 측벽 스페이서(18,181)를 형성한다. 이 때, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b)의 간격은 좁기 때문에, 측벽 스페이서(18)의 폭과 측벽 스페이서(181)의 폭은 달라진다.
도 17을 참조하여, 플로팅 게이트 전극(5)과 제어 게이트 전극(7)의 측벽을 산화한다. 이 때, 측벽 스페이서(18)의 아래에 열 산화막(29)이 형성되고, 소스 영역(2)의 표면에도 열 산화막(29)이 형성된다. 또한, 측벽 스페이서(18)의 바로 아래에 형성된 열 산화막(29)은 드레인 영역(3a,3b)의 표면에 연장되도록 형성된다. 그 후, 소정의 공정을 거치는 것에 따라, 도 14의 장치가 형성된다.
(실시예 4)
도 18은 실시예 4에 따른 MOS 트랜지스터의 단면도이다.
도 18을 참조하여, 반도체 기판(1) 위에 제 1 게이트 전극(31) 및 제 2 게이트 전극(32)이 마련되어 있다. 제 2 게이트 전극(32)의 근방에 제 3 게이트 전극(도시하지 않음)이, 서로 평행하게 마련되어 있다. 제 1 게이트 전극(31)과 제 2 게이트 전극(32)의 거리는 제 2 게이트 전극(32)과 도시하지 않는 제 3 게이트 전극의 거리보다도 좁게 되어 있다. 제 2 게이트 전극(32)의 제 3 게이트 전극 측의 측벽에는 측벽 스페이서(33)가 마련되어 있다. 제 1 게이트 전극(31)과 제 2 게이트 전극(32)의 거리는 측벽 스페이서(33)의 막 두께의 2배보다도 작게 되어 있다.
제 1 게이트 전극(31)과 제 2 게이트 전극(32)의 서로 마주 보는 측의 측벽에는, 측벽 스페이서(33)의 폭보다도 좁은 폭을 갖는 측벽 스페이서(34)가 마련되어 있다. 측벽 스페이서(33,34)의 형상을, 이와 같이 선택하는 것에 의해, 반도체 기판(1)에 응력이 걸리지 않게 된다. 나아가서는, 기판(1)에 결정 결함이 발생하는 것을 억제할 수 있다.
또, 측벽 스페이서(33,34)는 CVD-SiO2(TEOS)에 의해 형성된다.
다음에, 도 18에 나타내는 MOS 트랜지스터의 제조 방법에 대하여 설명한다.
도 19 및 도 20은 도 18에 나타내는 MOS 트랜지스터를 제조하기 위한 프로세스 흐름을 도시하는 도면이다.
도 21을 참조하여, 반도체 기판(1) 위에, 게이트 절연막(35)를 개재시켜, 제 1 게이트 전극(31)과 제 2 게이트 전극(32) 및 그 근방에 제 3 게이트 전극(도시하지 않음)서 서로 평행하게 형성한다. 제 1 게이트 전극(31) 및 제 2 게이트 전극(32) 및 제 3 게이트 전극을 덮도록, 반도체 기판(1) 위에 측벽 절연막(14)을 형성한다. 제 1 게이트 전극(31)과 제 2 게이트 전극(32)의 사이에 위치하는 부분을 노출시키고, 또한 그 밖의 부분을 덮는 포토레지스트 패턴(37)을 반도체 기판(1) 위에 형성한다. 포토레지스트 패턴(37)을 마스크로 하여, 측벽 절연막(14)을 에치백하고, 제 1 및 제 2 게이트 전극(31,32)의 서로 마주 보는 측의 양 측벽에 제 1 측벽 스페이서(34,34)를 형성한다.
도 23과 도 24를 참조하여, 포토레지스트 패턴(37)을 제거하여, 나머지의 측벽 절연막(14)을 에치백하고, 제 1 및 제 2 게이트 전극(31,32)의 서로 마주 보지 않는 측의 양 측벽에, 제 2 측벽 스페이서(33,33)를 형성한다. 본 실시예에서는,제 1 게이트 전극(31)과 제 2 게이트 전극(32)의 거리를 제 2 측벽 스페이서(33) 두께의 2배보다도 작게 하여 실행하는 것이 특징이다.
도 25 내지 도 28은 본 실시예에 따른 MOS 트랜지스터의 다른 제조 방법의 공정을 도시하는 도면이다. 우선, 도 21 및 도 22에 나타내는 공정과 마찬가지의 공정을 경유한다.
도 25를 참조하여, 측벽 절연막(14)을 도 23과 같이 에치백하는 대신에, 이방성의 건식 에칭을 행하고, 제 1 게이트 전극(31)과 제 2 게이트 전극(34)의 서로 마주 보는 측의 측벽에, 측벽 스페이서를 형성하지 않도록 하여도 좋다.
도 26을 참조하여, 포토레지스트 패턴(37)을 제거하여, 나머지의 측벽 절연막(14)을 에치백하고, 제 1 및 제 2 게이트 전극(31,32)의 서로 마주 보지 않는 측의 양 측벽에 측벽 스페이서(33)를 형성한다.
또한, 변형예로서, 도 22에 나타내는 사진 제판 공정 전에, 도 21과 도 27을 참조하여, 측벽 절연막(14)의 에치백을 행하고, 그 후, 도 28을 참조하여, 사진 제판 기술에 의해, 제 1 게이트 전극(31)과 제 2 게이트 전극(32) 사이에 위치하는 부분을 노출시키고, 또한 그 밖의 부분을 덮는 포토레지스트 패턴(37)을 반도체 기판(1) 위에 형성한다. 그 후, 두 번째의 에치백을 행하고, 포토레지스트 패턴(37)을 제거한다. 그렇게 하면, 도 24와 마찬가지의 구조가 얻어진다.
(실시예 5)
도 29는 실시예 5에 따른 NOR형 플래시 메모리의 단면도이다.
도 29에 나타내는 NOR형 플래시 메모리는 도 1에 나타내는 NOR형 플래시 메모리와는 이하의 점을 제외하고 동일하기 때문에, 동일 또는 상당하는 부분에는 동일한 참조부호를 부여하여, 그 설명을 반복하지 않는다.
도 29의 장치가 도 1의 장치와 다른 점은 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b)의 드레인 측에 형성된 측벽 스페이서(18,18)가 질화막으로 형성되어 있는 점이며, 또한, 컨택트(40,40)가 셀프 얼라인으로 형성되어 있는 점이다. 이와 같이 구성하는 것에 의해, 후의 산화 공정, 고온 열처리 공정 시에 발생하는 소스(2) 측의 결정 결함을 억제할 수 있다. 또한, 드레인 측에서는, 셀프 얼라인 컨택트를 실현할 수 있기 때문에, 드레인 측의 게이트-게이트간 거리를 작게 할 수 있고, 나아가서는 플래시 메모리의 셀 크기를 또한 미세화할 수 있다.
다음에, 도 29에 나타내는 NOR형 플래시 메모리의 제조 방법에 대하여 설명한다. 도 30은 도 29에 나타내는 플래시 메모리의 제조를 위한 프로세스 흐름을 도시하는 도면이다.
우선, 종래의 도 68에 나타내기까지의 공정과 마찬가지의 공정을 경유한다.
도 31을 참조하여, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b)를 덮도록 질화막(SiN)(41)을 퇴적한다.
도 31과 도 32를 참조하여, 질화막(41)의 에치백을 실행하여, 제 1 적층 게이트(20a) 및 제 2 적층 게이트(20b)의 드레인 영역(3a,3b) 측의 측벽에 질화막의 측벽 스페이서(18,18)를 형성한다.
도 33을 참조하여, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b) 사이에위치하는 부분을 노출시키고, 또한 그 밖의 부분을 덮는 포토레지스트 패턴(37)을 반도체 기판(1) 위에 형성한다. 도 33과 도 34를 참조하여, 포토레지스트 패턴(37)을 마스크로 하여, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b) 사이에 위치하는 부분에 존재하는, 소스 측의 질화막(41)과 분리 산화막(도시하지 않음)을 에칭 제거한다. 이어서, 셀프 얼라인된 소스 공정을 완료시킨다. 그 후, 포토레지스트 패턴(37)을 제거한다.
도 34와 도 35를 참조하여, 플로팅 게이트 전극(5)과 제어 게이트 전극(7)의 측벽을 산화하여, 이들의 에지를 둥글게 한다. 이 때, 소스 영역(2) 측은 플로팅 게이트 전극(5) 및 제어 게이트 전극(7)이 노출 상태이고, 한편, 드레인 측은 질화막의 측벽 스페이서(18) 너머로 측벽 산화를 행하기 때문에, 소스 영역(2) 측이 드레인 영역(3a,3b) 측보다도 측벽의 산화량이 많아져, 둥글기의 정도가 커진다. 이하, 소정 공정을 경유함으로써, 도 29 장치가 실현된다.
(실시예 6)
본 실시예도 도 29에 나타내는 NOR형 플래시 메모리의 다른 제조 방법에 관계한다.
도 36은 실시예 6에 따른 제조 방법의 프로세스 흐름을 도시하는 도면이다.
우선, 도 68에 나타내는 종래의 공정과 마찬가지의 공정을 경유한다. 그 후, 플로팅 게이트 전극(5) 및 제어 게이트 전극(7)의 측벽을 산화한다.
도 37을 참조하여, 제 1 적층 게이트(20a) 및 제 2 적층 게이트(20b)를 덮도록 반도체 기판(1) 위에 질화막(SiN)(41)을 퇴적한다.
도 37과 도 38을 참조하여, 질화막(41)을 에치백하여, 제 1 및 제 2 게이트 전극(20a,20b)의 서로 마주 보지 않는 측의 양 측벽에 질화막의 측벽 스페이서(18,18)를 형성한다.
도 39를 참조하여, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b) 사이에 위치하는 부분을 노출시키고, 또한 그 밖의 부분을 덮는 포토레지스트 패턴(37)을 반도체 기판(1) 위에 형성한다. 포토레지스트 패턴(37)을 마스크로 하여, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b) 사이에 위치하는 부분에 존재하는 소스 측의 질화막(41)과 분리 산화막을 에칭 제거한다. 그 후, 셀프 얼라인된 소스 공정을 완료시킨다.
본 실시예에 따르면, 플로팅 게이트 전극(5) 및 제어 게이트 전극(7)을 노출 상태에서, 그들의 측벽 산화를 행하기 때문에, 소스 측과 드레인 측의 둥글기의 정도는 같게 된다.
(실시예 7)
도 40은 실시예 7에 따른 NOR형 플래시 메모리의 단면도이다. 또, 도 40의 장치에 있어서, 도 1에 나타내는 장치와 동일 또는 상당하는 부분에는, 동일한 참조부호를 부여하여 그 설명을 반복하지 않는다.
본 실시예에 따른 NOR형 플래시 메모리에 의하면, 제 1 적층 게이트(20a) 및 제 2 적층 게이트(20b)의 소스 측 측벽에는, 측벽 스페이서가 존재하지 않는다.제 1 적층 게이트(20a) 및 제 2 적층 게이트(20b)의 드레인 측의 측벽에는, 질화막의 측벽 스페이서(18)가 존재한다. 질화막의 측벽 스페이서(18)는 제 1 및 제 2 게이트 전극(20a,20b)의 측벽에, 버퍼층(플라즈마 산화막 또는 CVD 산화막으로 형성됨)(42)을 개재시켜 마련되어 있다. 또한, 버퍼층(42)은 측벽 스페이서(18)와 반도체 기판(1) 사이에도 형성되어 있다. 또한, 컨택트(40)는 셀프 얼라인적으로 형성되어 있다.
본 실시예에 의하면, 후의 산화 공정, 고온 열처리 공정에서 발생하는 소스 영역(2) 측의 결정 결함의 발생을 억제할 수 있다. 또한, 측벽 스페이서(18)와 반도체 기판(1) 사이에 발생하는 응력에 의한, 계면 순위의 발생을 억제할 수 있다. 또한, 드레인 영역(3a,3b) 측에서는, 셀프 얼라인 컨택트를 실현할 수 있기 때문에, 드레인 영역(3a,3b) 측의 게이트-게이트간 거리를 작게 할 수 있고, 나아가서는, 플래시 메모리의 셀 크기를 미세화할 수 있다. 또한, 플라즈마 산화막을 버퍼층(42)으로 하면, 질화막으로부터 나오는 수소를 플라즈마 산화막의 현수 결합(dangling bond)으로 종단할 수 있기 때문에, 신뢰성이 높은 플래시 메모리를 실현할 수 있다.
이하, 도 40에 나타내는 NOR형 플래시 메모리의 제조 방법에 대하여 설명한다. 도 41은 도 40에 나타내는 NOR형 플래시 메모리를 제조하기 위한 프로세스 흐름을 나타낸다.
우선, 도 68까지 나타내는 종래 공정과 마찬가지의 공정을 경유한다.
도 68과 도 42를 참조하여, 제 1 적층 게이트(20a) 및 제 2 적층게이트(20b)를 덮도록, 플라즈마 산화막 또는 CVD 산화막으로 형성되는 버퍼층(42)을 반도체 기판(1) 위에 형성한다. 제 1 적층 게이트(20a) 및 제 2 적층 게이트(20b)를 덮도록, 반도체 기판(1) 위에 질화막(SiN)(41)을 형성한다.
도 42와 도 43을 참조하여, 질화막(41)을 에치백하여, 제 1 및 제 2 적층 게이트 전극(20a,20b)의 서로 대향하지 않는 측의 양 측벽에 질화막의 측벽 스페이서(18,18)를 형성한다.
도 44를 참조하여, 셀프 얼라인된 소스 공정을 위한 사진 제판 기술에 의해, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b) 사이에 위치하는 부분을 노출시키고, 또한 그 밖의 부분을 덮는 포토레지스트 패턴(37)을 반도체 기판(1) 위에 형성한다.
도 44와 도 45를 참조하여, 포토레지스트 패턴(37)을 마스크로 하여, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b) 사이에 위치하는 부분에 존재하는, 소스 측의 질화막(41)과 분리 산화막(도시하지 않음)을 에칭 제거한다. 이어서, 셀프 얼라인된 소스 공정을 완료시킨다.
도 46을 참조하여, 플로팅 게이트 전극(5)과 제어 게이트 전극(7)의 측벽을 산화하여, 이들 게이트의 측벽을 둥글게 한다.
이 때, 소스 측은 플로팅 게이트(5) 및 제어 게이트(7)가 노출의 상태이고, 한편, 드레인 측은 측벽 스페이서(18) 너머로 측벽 산화를 실행하기 때문에, 소스 측이 드레인 측보다도 측벽 산화량이 많아져, 둥글기의 정도가 커진다.
도 47은 실시예 8에 따른 제조 방법의 프로세스 흐름을 도시하는 도면이다.
우선, 도 68에 나타내는 종래 공정과 마찬가지의 공정을 경유한다. 그 후, 플로팅 게이트(5)와 제어 게이트(7)의 측벽 산화를 실행한다.
도 48을 참조하여, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b)의 측벽을 덮도록 플라즈마 산화막 또는 CVD 산화막으로 버퍼층(42)을 형성한다. 제 1 적층 게이트(20a) 및 제 2 적층 게이트(20b)를 덮도록 반도체 기판(1) 위에 질화막(41)을 형성한다.
도 48과 도 49를 참조하여, 질화막(41)을 에치백하여, 제 1 및 제 2 적층 게이트(20a,20b)의 서로 마주 보지 않는 측의 양 측벽에, 질화막의 측벽 스페이서(18,18)를 형성한다.
도 50을 참조하여, 셀프 얼라인된 소스 공정을 위한 사진 제판을 행하여, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b) 사이에 위치하는 부분을 노출시키고, 또한 그 밖의 부분을 덮는 포토레지스트 패턴(37)을 반도체 기판(1) 위에 형성한다.
포토레지스트 패턴(37)을 마스크로 하여, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b) 사이에 위치하는 부분에 존재하는 소스 측의 질화막(41)과 분리 산화막(도시하지 않음)을 에칭 제거한다. 이어서, 셀프 얼라인된 소스 공정을 완료시킨다. 다음에, 소정의 공정을 경유함으로써, 도 40에 나타내는 NOR형 플래시 메모리를 완성할 수 있다.
본 실시예 8에 의하면, 플로팅 게이트(5) 및 제어 게이트(7)의 측벽 산화를, 이들을 노출한 상태로 실행하기 때문에, 이들의, 소스 측과 드레인 측의 둥글기의정도는 같게 된다.
(실시예 8)
도 51은, 실시예 9에 따른 플래시 메모리의 단면도이다.
도 51을 참조하여, 실시예 9에 따른 플래시 메모리는 주변 회로부(43)와 셀부(44)를 구비한다. 주변 회로부(43)는 게이트 전극(45)을 갖는다. 셀부(44)는 플로팅 게이트(5)와 제어 게이트(7)가 적층되어 이루어지고, 서로 간격을 두고 형성된 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b)를 갖는다. 게이트 전극(45)의 측벽에는, 두꺼운 측벽 스페이서(46)가 마련되어 있다. 측벽 스페이서(46)를 두껍게 하는 것은 주변 회로부에서는, 고내압을 필요로 하기 때문이다.
제 1 적층 게이트(20a)와 제 2 적층 게이트(20b) 사이의 거리는 주변 회로부의 측벽 스페이서(46) 폭의 2배보다도 좁게 되어 있다. 제 1 적층 게이트(20a) 및 제 2 적층 게이트(20b) 각각의 측벽에는, 측벽 스페이서가 형성되어 있지 않다. 게이트 전극(45), 제 1 적층 게이트(20a) 및 제 2 적층 게이트(20b)를 덮도록, CVD-SiO2막(47)이 반도체 기판(1) 위에 형성되어 있고, 이들을 덮도록, BPSG로부터 형성되는 층간 절연막(48)이 마련되어 있다. 층간 절연막(48)의 위에, CVD-SiO2막(49)이 형성되어 있다. CVD-SiO2막(49)과 층간 절연막(48)을 관통하도록, 콘택트 홀(50)이 형성되어 있다. 콘택트 홀(50)의 측벽을 덮도록, TiN 막(25)이 형성되어 있다. 콘택트 홀(50) 내에 W 플러그(51)가 매립되어 있다. W플러그(51)에 접촉하도록, Al 배선(27)이 반도체 기판(1) 위에 형성되어 있다.
실시예 9에 따른 반도체 장치에 의하면, 셀부(44)의 결정 결함의 발생을 억제할 수 있다. 그것에 의하여, 성능, 신뢰성이 좋은 셀을 실현할 수 있다. 또한, 주변 회로부(43)에서는 두꺼운 폭을 갖는 측벽 스페이서(46)가 형성되어 있기 때문에, 고내압의 동작이 가능해지는 트랜지스터가 얻어진다.
종래 기술에 있어서는, 셀과 주변 회로부의 게이트 형성은 메모리셀의 제어 게이트와 주변 게이트를 동시에 에칭하고, 그 후, 사진 제판을 이용하여, 셀부만을 개구하고, 다음에 제어 게이트와 레지스트를 마스크로서, 플로팅 게이트를 에칭하여, 이것에 의해서, 적층 게이트를 형성하며, 그 후, 셀부와 주변 회로부의 측벽 스페이서를 동시에 형성함으로써 실행하고 있었다. 또는, 주변 회로부와 셀부의 에칭을 분리하는 흐름으로 하여, 사진 제판을 이용하여 셀부를 완전히 레지스트로 덮은 주변 회로부의 게이트만이 패터닝되는 마스크를 이용하고 있었다.
이러한 마스크를 이용해 에칭을 실시하여, 주변 회로부의 게이트를 형성하고 있었다. 다음에, 주변 회로부를 완전히 덮은 셀부의 제어 게이트만이 패터닝되는 마스크를 이용하여, 사진 제판을 행하는 제어 게이트와 플로팅 게이트를 순차적으로 에칭하고, 그것에 의하여, 적층 게이트를 형성하고 있었다. 이 방법에서는, 셀부에 결정 결함이 발생하고, 성능 및 신뢰성에 떨어지는 반도체 장치가 얻어진다는 문제점이 있었다.
본 실시예는 이러한 문제점을 해결하기 위해서 이루어진 것이다.
도 52를 참조하여, 셀부의 제어 게이트 및 주변 회로부의 게이트로 이루어지는 폴리 실리콘을 퇴적한다. 그 후, 셀부를 완전히 덮은 주변 회로부에만 소망하는 게이트가 패터닝되는 패턴을 갖는 포토레지스트 패턴(52)을 기판(1) 위에 사진 제판에 의해 형성한다.
도 52와 도 53을 참조하여, 포토레지스트 패턴(52)을 마스크로 하여, 에칭을 행하는 주변 회로부의 게이트(45)를 형성한다.
도 54를 참조하여, 측벽 절연막을 퇴적하고(도시하지 않음), 이것을 에치백하여, 주변 회로부에만 측벽 스페이서(46)를 형성한다.
그 후, 도 55를 참조하여, 주변 회로부를 완전히 레지스트로 덮은(도시하지 않음) 셀부만 소망하는 게이트가 패터닝되는 마스크(도시하지 않음)를 이용하여, 사진 제판을 행하고, 제어 게이트(7)의 에칭 및 플로팅 게이트(5)의 에칭을 순차적으로 행한다. 그 후, 소정의 공정을 거치고, 도 51에 나타내는 반도체 장치를 얻는다.
도 56은 실시예 10에 따른 플래시 메모리의 단면도이다. 도 56에 나타내는 플래시 메모리는 도 51에 나타내는 플래시 메모리와 이하의 점을 제외하고, 동일하기 때문에 동일 또는 상당하는 부분에는 동일한 참조부호를 부여하여, 그 설명을 반복하지 않는다.
도 56을 참조하여, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b) 사이의 거리는 제 1 측벽 스페이서(46) 폭의 2배보다도 작게 되어 있다. 제 1 및 제 2 적층 게이트(20a,20b)의 측벽에는, 제 1 적층 게이트(20a)와 제 2 적층 게이트(20b) 사이의 거리의 1/2보다도 얇은 두께를 갖는 제 2 측벽 스페이서(53)가 형성되어 있다.
실시예 10에 따른 플래시 메모리에 의하면, 셀부의 결정 결함을 억제하여, 성능 및 신뢰성이 좋은 셀이 실현할 수 있다. 또한, 주변 회로부에서는, 두꺼운 폭을 갖는 측벽 스페이서(46)가 형성되어 있기 때문에, 고내압의 동작이 가능해지는 트랜지스터로 된다. 또한, 셀부에, 측벽 스페이서(53) 너머로 이온 주입을 실행할 수 있기 때문에, 도 51에서의 장치와 비교하여, 보다 고내압 또는 보다 낮은 기생 저항을 갖는 셀을 형성할 수 있다.
이하, 도 56에 나타내는 플래시 메모리의 제조 방법에 대하여 설명한다.
우선, 도 52 내지 도 55에 나타내는 공정과 마찬가지의 공정을 경유한다.
다음에, 도 57을 참조하여, 첫 번째의 측벽 절연막(측벽 스페이서(46)를 형성하기 위한 것)보다도 얇고, 또한 셀부의 최소의 게이트-게이트간 거리의 1/2 이하의 막 두께로, 두 번째의 측벽 절연막(55)을 퇴적한다.
도 57과 도 58을 참조하여, 측벽 절연막(55)을 에치백하여, 주변 회로부에는 두꺼운 측벽 스페이서(46)를 형성하고, 셀부에는, 게이트-게이트 사이가 매립되지 않을 정도의 폭을 갖는 측벽 스페이서(53)를 형성한다. 그 후, 소정의 공정을 거치는 것에따라, 도 56에 나타내는 플래시 메모리가 완성된다.
이번에 개시된 실시예는 모든 점에서 예시이므로 제한적인 것이 아니라고 생각되어져야 할 것이다. 본 발명의 범위는 상기한 설명이 아닌 특허 청구의 범위에 의해서 나타내어지고, 특허 청구의 범위와 균등한 의미 및 범위 내에서 모든 변경이 포함되는 것이 의도된다.
이상 설명한 바와 같이, 본 발명에 의하면, 측벽 스페이서의 형상을, 기판에 응력이 걸리지 않도록 선택하고 있기 때문에, 기판 내에 결정 결함은 발생하지 않는다. 나아가서는 장치 특성에 우수한 반도체 장치를 얻을 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 기판과,
    상기 반도체 기판의 주표면에 배열된 제 1, 제 2 및 제 3 활성 영역과,
    상기 반도체 기판 상에 마련된 제 1 및 제 2 트랜지스터를 구비하되,
    상기 제 1 트랜지스터는,
    상기 제 1 및 제 2 활성 영역 사이에 마련된, 다결정 실리콘을 포함하는 제 1 게이트 전극과,
    상기 반도체 기판과 상기 제 1 게이트 전극 사이에 배치되고, 또한 상기 제 1 활성 영역에 가까운 쪽의 단부보다도 상기 제 2 활성 영역에 가까운 쪽의 단부에서 보다 두꺼운 두께를 갖는 제 1 게이트 절연막과,
    상기 제 1 활성 영역 상에 상기 제 1 게이트 전극의 측벽에 접촉하도록 마련된 제 1 측벽 스페이서를 포함하고,
    상기 제 2 트랜지스터는,
    상기 제 1 게이트 전극에 대하여 평행하게 상기 제 2 및 제 3 활성 영역 사이에 마련된, 다결정 실리콘을 포함하는 제 2 게이트 전극과,
    상기 반도체 기판과 제 2 게이트 전극 사이에 배치되고, 또한 상기 제 3 활성 영역에 가까운 쪽의 단부보다도 상기 제 2 활성 영역에 가까운 쪽의 단부에서 보다 큰 두께를 가진 제 2 게이트 절연막과,
    상기 제 3 활성 영역 상에 제 2 게이트 전극의 측벽에 접촉하도록 마련된 제 2 측벽 스페이서를 포함하고,
    상기 제 2 활성 영역은 상기 제 1 및 제 2 게이트 전극 사이에 존재하는
    반도체 장치.
  5. 반도체 기판과,
    상기 반도체 기판의 주표면에 배열된 제 1, 제 2 및 제 3 활성 영역과,
    상기 반도체 기판 상에 마련된 제 1 및 제 2 트랜지스터를 구비하되,
    상기 제 1 트랜지스터는,
    상기 제 1 및 제 2 활성 영역 사이에 마련된, 다결정 실리콘을 포함하는 제 1 게이트 전극과,
    상기 반도체 기판과 상기 제 1 게이트 전극 사이에 배치된 제 1 게이트 절연막과,
    상기 제 1 활성 영역 상에 상기 제 1 게이트 전극의 측벽에 접촉하도록 마련된 제 1 측벽 스페이서와,
    상기 반도체 기판과 상기 측벽 스페이서 사이에 배치되고, 또한 상기 제 1 게이트 절연막보다도 두께가 두꺼운 절연막을 포함하고,
    상기 제 2 트랜지스터는,
    상기 제 1 게이트 전극에 대하여 평행하게 상기 제 2 및 제 3 활성 영역 사이에 마련된, 다결정 실리콘을 포함하는 제 2 게이트 전극과,
    상기 반도체 기판과 상기 제 2 게이트 전극 사이에 배치된 제 2 게이트 절연막과,
    상기 제 3 활성 영역 상에 상기 제 2 게이트 전극의 측벽에 접촉하도록 마련된 제 2 측벽 스페이서와,
    상기 반도체 기판과 상기 제 2 측벽 스페이서 사이에 마련되고, 또한 상기 제 2 게이트 절연막보다도 두께가 두꺼운 절연막을 포함하고,
    상기 제 2 활성 영역은, 상기 제 1 및 제 2 게이트 전극 사이에 존재하는
    반도체 장치.
  6. 반도체 기판과,
    상기 반도체 기판의 주표면에 배열된 제 1, 제 2 및 제 3 활성 영역과,
    상기 반도체 기판 상에 마련된 제 1 및 제 2 트랜지스터-
    상기 제 1 트랜지스터는,
    상기 제 1 및 제 2 활성 영역 사이에 마련된, 다결정 실리콘을 포함하는 제 1 게이트 전극과,
    상기 반도체 기판과, 상기 제 1 게이트 전극 사이에 배치된 제 1 게이트 절연막과,
    상기 제 1 활성 영역 상에 상기 제 1 게이트 전극의 측벽에 접촉하도록 마련된 제 1 측벽 스페이서와,
    상기 제 2 활성 영역 상에 상기 제 1 게이트 전극의 측벽에 접촉하도록 마련된 제 2 측벽 스페이서를 포함하고,
    상기 제 2 트랜지스터는,
    상기 제 1 게이트 전극에 대해서 평행하게 상기 제 2 및 제 3 활성 영역 사이에 마련된, 다결정 실리콘을 포함하는 제 2 게이트 전극과,
    상기 반도체 기판과, 상기 제 2 게이트 전극 사이에 배치된 제 2 게이트 절연막과,
    상기 제 3 활성 영역 상에 상기 제 2 게이트 전극의 측벽에 접촉하도록 마련된 제 3 측벽 스페이서와,
    상기 제 2 활성 영역 상에 상기 제 2 게이트 전극의 측벽에 접촉하도록 마련된 제 4 측벽 스페이서를 포함함-와,
    상기 제 2 및 제 4 측벽 스페이서 사이에서, 상기 제 1 및 제 2 게이트 전극의 사이에 존재하는 상기 제 2 활성 영역 상에 마련된 절연막과,
    상기 반도체 기판의 주표면과 상기 제 2 활성 영역 상에 마련된 상기 절연막 사이이면서 상기 반도체 기판의 주표면과 상기 제 2 및 제 4 측벽 스페이서 사이로 연장하는 열산화막
    을 구비한 반도체 장치.
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