KR100250726B1 - 스플릿 게이트 플래쉬 셀 어레이 및 그 제조방법 - Google Patents
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Abstract
스플릿 게이트 플래쉬 셀 어레이(split gate flash cell array) 및 그 제조방법에 관한 것이다.
본 발명은 다수의 플로팅 게이트, 다수의 컨트롤 게이트 및 다수의 실렉트 게이트로 이루어진 스플릿 게이트 플래쉬 셀 어레이에서, 다수의 플로팅 게이트를 포함한 전지역을 덮으면서 다수의 실렉트 게이트의 채널 지역만 개방(open)시켜 하나의 판 형태로 컨트롤 게이트를 형성하므로써, 토폴러지(topology)가 완화되어 실렉트 게이트를 용이하게 형성할 수 있다.
Description
본 발명은 스플릿 게이트 플래쉬 셀 어레이(split gate flash cell array) 및 그 제조방법에 관한 것으로, 특히 다수의 실렉트 게이트의 채널 지역만 열어준 하나의 판 형태로 컨트롤 게이트를 형성하여 후속 공정을 용이하게 실시할 수 있으면서 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 스플릿 게이트 플래쉬 셀 어레이 및 그 제조방법에 관한 것이다.
일반적으로, 스플릿 게이트 플래쉬 셀 어레이는 다수의 플로팅 게이트, 다수의 컨트롤 게이트 및 다수의 실렉트 게이트로 이루어진다. 플로팅 게이트와 반도체 기판사이에는 터널 산화막이 형성되고, 플로팅 게이트와 컨트롤 게이트사이에는 유전체막이 형성된다. 실렉트 게이트는 플로팅 게이트 및 컨트롤 게이트 각각과 절연막 및 셀 스페이서(cell spacer)에 의해 전기적으로 절연되며, 반도체 기판과의 사이에는 실렉트 게이트가 형성된다.
종래 스플릿 게이트 플래쉬 셀 어레이의 제조방법은 다음과 같다.
플로팅 게이트용 마스크를 이용한 식각공정 및 컨트롤 게이트용 마스크를 이용한 자기정렬 식각공정을 통하여 필드 산화막이 형성된 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층된 적층형 게이트가 형성된다. 컨트롤 게이트는 라인(line) 형태로 형성된다. 적층형 게이트를 형성한 후에 셀 소오스/드레인용 마스크를 이용한 이온주입 공정으로 소오스 및 드레인이 형성되고, 이후 실렉트 게이트용 마스크를 이용한 식각공정으로 실렉트 게이트가 형성된다.
종래 스플릿 게이트 플래쉬 셀은 독출(read) 및 소거(erase) 동작시 컨트롤 게이트에 공통 전위가 인가된다. 프로그램(program) 동작시에는 다수의 컨트롤 게이트중 드레인을 사이에 두고 이웃하여 형성된 2개 컨트롤 게이트에만 전위가 인가된다. 즉, 다수의 컨트롤 게이트중 프로그램할 2개의 컨트롤 게이트에 13V 의 전위가 인가되고(나머지 컨트롤 게이트에는 전원전압(Vcc)이 인가됨), 다수의 실렉트 게이트중 프로그램할 실렉트 게이트에 2V 의 전위가 인가되고(나머지 실렉트 게이트에는 0V 의 전위가 인가됨), 다수의 소오스중 프로그램할 소오스에 0V 의 전위가 인가되고(나머지 소오스는 플로팅 상태임), 다수의 드레인중 프로그램할 드레인에 5V 의 전위가 인가된다(나머지 드레인은 플로팅 상태임). 이와같이 전위를 인가하면 다수의 셀중 선택된 셀에만 프로그램된다.
자기정렬 식각공정후에 소오스 및 드레인을 형성하므로 적층형 게이트의 패턴 불량으로 인하여 소오스 및 드레인 형성 불량이 유발되며, 컨트롤 게이트가 라인 형태로 형성되므로 이웃하는 컨트롤 게이트사이에 단락(short)현상이 유발되며, 실렉트 게이트 형성시 실렉트 게이트용 폴리실리콘이 컨트롤 게이트의 측벽에 스트링거(stringer) 형태로 미세하게 남는 현상이 발생되며, 이를 제거하기 위하여 과도식각을 실시하므로 실렉트 게이트의 하부에 언더 컷(under-cut)이 발생되는 등의 문제가 있다.
따라서, 본 발명은 컨트롤 게이트 구조 및 제조방법을 개선하여 상기한 문제점을 해결하므로써, 셀의 전기적 특성 및 신뢰성을 향상시킬 수 있는 스플릿 게이트 플래쉬 셀 어레이 및 그 제조방법을 제공함에 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 스플릿 게이트 플래쉬 셀 어레이는 다수의 플로팅 게이트, 다수의 컨트롤 게이트, 다수의 실렉트 게이트, 다수의 소오스 라인 및 다수의 드레인 라인으로 이루어진 스플릿 게이트 플래쉬 셀 어레이에서 컨트롤 게이트가 다수의 실렉트 게이트의 채널 지역만 개방된 하나의 판 형태로 구성되는 것을 특징으로 한다. 또한 본 발명의 스플릿 게이트 플래쉬 셀 어레이 제조방법은 필드 산화막이 형성된 반도체 기판에 셀 소오스/드레인 마스크를 이용한 이온주입 공정으로 소오스 라인 및 드레인 라인을 형성하는 단계; 산화공정으로 터널 산화막을 형성한 후 플로팅 게이트층 형성 및 플로팅 게이트용 마스크를 이용한 식각 공정으로 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트를 포함한 전체구조상에 유전체막, 컨트롤 게이트층 및 절연막을 순차적으로 형성하는 단계; 컨트롤 게이트용 마스크를 이용하여 실렉트 게이트의 채널이 형성될 부분의 상기 반도체 기판이 노출될 때까지 식각공정을 실시하여 실렉트 게이트의 채널 지역만 개방된 판 형태의 컨트롤 게이트를 형성하는 단계; 및 셀 스페이서, 실렉트 게이트 산화막 및 실렉트 게이트를 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 한다.
도 1은 본 발명의 실시예에 따른 스플릿 게이트 플래쉬 셀 어레이의 레이아웃도.
도 2(a) 내지 (d)는 본 발명의 실시예에 따른 스플릿 게이트 플래쉬 셀 제조방법을 설명하기 위해 도 1의 X2-X2선을 따라 절단한 소자의 단면도.
＜도면의 주요부분에 대한 기호설명＞
1: 반도체 기판2: 소오스
3: 드레인 4: 터널 산화막
4A: 산화막 5: 플로팅 게이트층(플로팅 게이트)
6: 유전체막7: 컨트롤 게이트층(컨트롤 게이트)
8: 절연막9: 셀 스페이서
10: 실렉트 게이트 산화막11: 실렉트 게이트용 폴리실리콘층(실렉트 게이트)
70: 컨트롤 게이트의 개방 지역100: 포토레지스트 패턴
200: 필드 산화막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 스플릿 게이트 플래쉬 셀 어레이의 레이아웃도이고, 도 2(a) 내지 (d)는 본 발명의 실시예에 따른 스플릿 게이트 플래쉬 셀 제조방법을 설명하기 위해 도 1의 X2-X2선을 따라 절단한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(1)상에 소자분리 공정으로, 도 1에 도시된 바와같이, 필드 산화막(200)이 형성된다. 셀 소오스/드레인 마스크(도시않됨)를 이용한 이온주입 공정으로 소오스 라인(2) 및 드레인 라인(3)을 형성한다. 산화공정으로 터널 산화막(4)을 형성한 후 플로팅 게이트층(5) 형성 및 플로팅 게이트용 마스크를 이용한 식각 공정으로 플로팅 게이트(5)가 형성된다. 플로팅 게이트층(5)은 폴리실리콘으로 형성된다.
도 2(b)를 참조하면, 플로팅 게이트(5)를 포함한 전체구조상에 유전체막(6), 컨트롤 게이트층(7) 및 절연막(8)이 순차적으로 형성된다. 절연막(8)상에 컨트롤 게이트용 마스크를 이용한 리소그라피 공정으로 포토레지스트 패턴(100)이 형성된다. 컨트롤 게이트층(7)은 폴리실리콘으로 형성된다.
도 2(c)를 참조하면, 포토레지스트 패턴(100)을 식각 마스크로 한 식각공정으로 컨트롤 게이트(7)가 형성된다. 컨트롤 게이트의 개방 지역(70)을 제외한 모든 부분은 컨트롤 게이트(7)가 판 형태로 형성된다.
도 2(d)를 참조하면, 개방 지역(70)의 식각 측벽에 셀 스페이서(9)가 형성되고, 개방 지역(70)에 노출된 반도체 기판(1)상에 실렉트 게이트 산화막(10)이 형성된다. 이후 전체구조상에 실렉트 게이트용 폴리실리콘층(11) 형성 및 패터닝 공정으로 실렉트 게이트가 형성된다. 실렉트 게이트용 폴리실리콘층(11)은 폴리실리콘으로 형성된다.
상기의 공정에서, 터널 산화막(4)을 형성하기 위한 산화공정시 소오스/드레인 불순물 이온이 주입된 반도체 기판(1) 부분에는 산화막(4A)이 두껍게 형성된다. 플로팅 게이트(5)는 드레인 라인(3) 부분에 산화막(4A)이 두껍게 형성되어 있기 때문에 드레인 라인(3)의 일부분까지 충분히 중첩되도록 형성된다. 유전체막(6)은 주로 유전특성이 우수한 ONO(Oxide-Nitride-Oxide) 구조가 널리 적용된다. 절연막(8)은 주로 TEOS(Tetra Ethylen Ortho Silicate)로 형성되며, 셀 스페이서(9)와 함께 실렉트 게이트(11)가 플로팅 게이트(5) 및 컨트롤 게이트(7) 각각과 전기적으로 절연시키는 역할을 한다. 포토레지스트 패턴(100)은 실렉트 게이트의 채널 영역이 될 부분이 개방되도록 형성하되, 셀 스페이서(9)가 형성될 부분을 고려하여 플로팅 게이트(5)의 일부분이 중첩되도록 형성한다.
한편, 상기 소오스 라인(2) 및 드레인 라인(3) 형성공정을 ONO 유전체막(6)중 중간층인 질화막을 형성한 후에 실시할 수도 있다.
상기한 바와같이 본 발명은 컨트롤 게이트가 판 형태로 되어있다. 일반적인 스플릿 게이트 플래쉬 셀은 전술한 바와같이 독출 및 소거 동작시 컨트롤 게이트에 공통 전위가 인가되기 때문에 본 발명의 컨트롤 게이트가 판 형태로 되어 있어도 독출 및 소거 동작에는 문제가 없다. 그러나, 라인 형태의 컨트롤 게이트를 갖는 일반적인 스플릿 게이트 플래쉬 셀은 프로그램 동작시 프로그램할 2개 컨트롤 게이트에만 전위가 인가되기 때문에 본 발명의 프로그램 동작시 전위 인가 조건을 달리해야 한다. 즉, 판 형태의 컨트롤 게이트에 13V 의 전위가 인가되고, 다수의 실렉트 게이트중 프로그램할 실렉트 게이트에 2V 의 전위가 인가되고(나머지 실렉트 게이트에는 0V 의 전위가 인가됨), 다수의 소오스중 프로그램할 소오스에 0V 의 전위, 다수의 드레인중 프로그램할 드레인에 5V 의 전위가 인가된다(나머지 소오스 및 드레인은 5V 의 전위가 인가되거나 또는 플로팅 상태임). 이와같이 전위를 인가하면 다수의 셀중 선택된 셀에만 프로그램할 수 있다.
상술한 바와같이, 본 발명은 컨트롤 게이트를 실렉트 게이트의 채널이 형성될 부분이 개방된 하나의 판 형태로 형성하므로써, 종래 라인 형태의 컨트롤 게이트에서 이웃하는 컨트롤 게이트사이의 단락 현상을 방지할 수 있고, 실렉트 게이트 형성을 위한 식각공정시 컨트롤 게이트 측벽에 남는 스트링거를 방지할 수 있으며, 컨트롤 게이트가 항상 동일한 전위가 인가되므로 어드레스 디코딩(address decoding)이 불필요하다. 또한 셀 소오스/드레인 공정을 플로팅 게이트층 형성공정전에 실시하므로써, 셀 소오스/드레인 불순물 이온이 주입된 지역은 터널 산화막 형성시 두꺼운 산화막이 형성되기 때문에 플로팅 게이트의 일부분이 드레인 지역의 일부분위로 충분히 크게 중첩시킬 수 있어 플로팅 게이트와 컨트롤 게이트의 커플링 비(coupling ratio)를 크게할 수 있다.
Claims (5)
- 다수의 플로팅 게이트, 다수의 컨트롤 게이트, 다수의 실렉트 게이트, 다수의 소오스 라인 및 다수의 드레인 라인으로 이루어진 스플릿 게이트 플래쉬 셀 어레이에 있어서,상기 컨트롤 게이트는 상기 다수의 실렉트 게이트의 채널 지역만 개방된 하나의 판 형태로 구성되는 것을 특징으로 하는 스플릿 게이트 플래쉬 셀 어레이.
- 필드 산화막이 형성된 반도체 기판에 셀 소오스/드레인 마스크를 이용한 이온주입 공정으로 소오스 라인 및 드레인 라인을 형성하는 단계;산화공정으로 터널 산화막을 형성한 후 플로팅 게이트층 형성 및 플로팅 게이트용 마스크를 이용한 식각 공정으로 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트를 포함한 전체구조상에 유전체막, 컨트롤 게이트층 및 절연막을 순차적으로 형성하는 단계;컨트롤 게이트용 마스크를 이용하여 실렉트 게이트의 채널이 형성될 부분의 상기 반도체 기판이 노출될 때까지 식각공정을 실시하여 실렉트 게이트의 채널 지역만 개방된 판 형태의 컨트롤 게이트를 형성하는 단계; 및셀 스페이서, 실렉트 게이트 산화막 및 실렉트 게이트를 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하는 스플릿 게이트 플래쉬 셀 어레이 제조방법.
- 제 2 항에 있어서,상기 플로팅 게이트층 및 상기 컨트롤 게이트층은 폴리실리콘으로 형성되는 것을 특징으로 하는 스플릿 게이트 플래쉬 셀 어레이 제조방법.
- 제 2 항에 있어서,상기 플로팅 게이트는 상기 드레인 라인의 일부분까지 중첩되도록 형성된 것을 특징으로 하는 스플릿 게이트 플래쉬 셀 어레이 제조방법.
- 제 2 항에 있어서,상기 유전체막은 ONO 구조로 형성된 것을 특징으로 하는 스플릿 게이트 플래쉬 셀 어레이 제조방법.
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| KR1019970030101A KR100250726B1 (ko) | 1997-06-30 | 1997-06-30 | 스플릿 게이트 플래쉬 셀 어레이 및 그 제조방법 |
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