JPH05267337A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH05267337A JPH05267337A JP4092084A JP9208492A JPH05267337A JP H05267337 A JPH05267337 A JP H05267337A JP 4092084 A JP4092084 A JP 4092084A JP 9208492 A JP9208492 A JP 9208492A JP H05267337 A JPH05267337 A JP H05267337A
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- distance
- insulated gate
- ion beam
- insulated
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Abstract
(57)【要約】
【目的】ＭＩＳ型トランジスタの一方の拡散領域にのみ
副拡散領域をマスク工程を用いずに行うことにより、製
造方法を容易化すること。 【構成】ソース拡散領域を挟む絶縁ゲート間の距離ＬS
とドレイン拡散領域を挟む絶縁ゲート間の距離ＬL とが
異なるＸ軸に沿った周期性パターンを有するＭＩＳ型半
導体装置の製法。絶縁ゲート形成後にイオン注入により
拡散領域を形成する工程におけるイオンビームのＸ方向
入射角θを次のように設定することにより、長い方の距
離ＬL に対応するドレイン拡散領域の絶縁ゲート近傍に
副拡散領域を形成すること。 【数２】arctan( ＬL ／Ｈ) ＞θ＞arctan( ＬS ／Ｈ)
副拡散領域をマスク工程を用いずに行うことにより、製
造方法を容易化すること。 【構成】ソース拡散領域を挟む絶縁ゲート間の距離ＬS
とドレイン拡散領域を挟む絶縁ゲート間の距離ＬL とが
異なるＸ軸に沿った周期性パターンを有するＭＩＳ型半
導体装置の製法。絶縁ゲート形成後にイオン注入により
拡散領域を形成する工程におけるイオンビームのＸ方向
入射角θを次のように設定することにより、長い方の距
離ＬL に対応するドレイン拡散領域の絶縁ゲート近傍に
副拡散領域を形成すること。 【数２】arctan( ＬL ／Ｈ) ＞θ＞arctan( ＬS ／Ｈ)
Description
【０００１】
【産業上の利用分野】本発明は、ドレイン拡散領域とソ
ース拡散領域の長さが異なりある方向に周期性を有した
パターンを有する絶縁ゲート型（ＭＩＳ型）半導体装置
の製造方法に関する。本発明は、例えば、ＥＰＲＯＭ、
フラッシュＥＥＰＲＯＭ、ＲＯＭ等の集積化メモリにお
いて、イオン注入により非対象な拡散領域を形成するの
に応用される。
ース拡散領域の長さが異なりある方向に周期性を有した
パターンを有する絶縁ゲート型（ＭＩＳ型）半導体装置
の製造方法に関する。本発明は、例えば、ＥＰＲＯＭ、
フラッシュＥＥＰＲＯＭ、ＲＯＭ等の集積化メモリにお
いて、イオン注入により非対象な拡散領域を形成するの
に応用される。
【０００２】
【従来技術】近年、ＭＯＳトランジスタやＥＰＲＯＭ等
を高性能化するために、ソース拡散領域とドレイン拡散
領域とを非対象構造とすることが提案されている。この
非対象構造を実現するための技術として、特開平1-2124
70号公報、特開平2-2162号公報に記載の技術が知られて
いる。これらの技術は、いずれも、ソース拡散領域又は
ドレイン拡散領域をレジストでマスクして、マスクして
いない領域にイオン注入する方法である。
を高性能化するために、ソース拡散領域とドレイン拡散
領域とを非対象構造とすることが提案されている。この
非対象構造を実現するための技術として、特開平1-2124
70号公報、特開平2-2162号公報に記載の技術が知られて
いる。これらの技術は、いずれも、ソース拡散領域又は
ドレイン拡散領域をレジストでマスクして、マスクして
いない領域にイオン注入する方法である。
【０００３】
【発明が解決しようとする課題】ところが、上記方法で
は、素子の微細化が進みゲート長が短くなると一方の拡
散領域のみを覆うレジストパターンを形成するためのマ
スク合わせが極めて困難になるという問題がある。
は、素子の微細化が進みゲート長が短くなると一方の拡
散領域のみを覆うレジストパターンを形成するためのマ
スク合わせが極めて困難になるという問題がある。
【０００４】本発明者等は、絶縁ゲートが周期的に平行
に配設され、ソース拡散領域とドレイン拡散領域の長さ
が異なることに着目して、隣接する絶縁ゲートの影を利
用して選択的に副拡散領域を形成できることを着想し
た。本発明の目的は、マスク合わせを必要としないこと
により、製造方法を容易化することである。
に配設され、ソース拡散領域とドレイン拡散領域の長さ
が異なることに着目して、隣接する絶縁ゲートの影を利
用して選択的に副拡散領域を形成できることを着想し
た。本発明の目的は、マスク合わせを必要としないこと
により、製造方法を容易化することである。
【０００５】
【課題を解決するための手段】本発明は、ソース拡散領
域、絶縁ゲート、ドレイン拡散領域、絶縁ゲートを１周
期とするパターンが、１方向（Ｘ軸）に周期的に形成さ
れ、ソース拡散領域を挟む絶縁ゲート間の第１距離とド
レイン拡散領域を挟む絶縁ゲート間の第２距離とが異な
る周期性パターンを有するＭＩＳ型半導体装置の次の特
徴を有する製造方法である。
域、絶縁ゲート、ドレイン拡散領域、絶縁ゲートを１周
期とするパターンが、１方向（Ｘ軸）に周期的に形成さ
れ、ソース拡散領域を挟む絶縁ゲート間の第１距離とド
レイン拡散領域を挟む絶縁ゲート間の第２距離とが異な
る周期性パターンを有するＭＩＳ型半導体装置の次の特
徴を有する製造方法である。
【０００６】絶縁ゲート形成後にイオン注入により拡散
領域を形成する工程におけるイオンビームのＸ方向入射
角を次のように設定することにより、長い方の距離ＬL
に対応する拡散領域の絶縁ゲート近傍に副拡散領域を形
成することに特徴がある。
領域を形成する工程におけるイオンビームのＸ方向入射
角を次のように設定することにより、長い方の距離ＬL
に対応する拡散領域の絶縁ゲート近傍に副拡散領域を形
成することに特徴がある。
【数２】 arctan( ＬL ／Ｈ) ＞θ＞arctan( ＬS ／Ｈ) …（１） 但し、 Ｈ：絶縁ゲートの形成部の最上面の半導体基板表面に対
する高さ ＬS ：第１距離と第２距離とにおける短い方の距離 ＬL ：第１距離と第２距離とにおける長い方の距離 θ：半導体基板の表面の法線と前記Ｘ軸とでつくられる
平面に入射するイオンビームを投影した影と、前記法線
と成す角で定義されるイオンビームのＸ方向入射角 である。
する高さ ＬS ：第１距離と第２距離とにおける短い方の距離 ＬL ：第１距離と第２距離とにおける長い方の距離 θ：半導体基板の表面の法線と前記Ｘ軸とでつくられる
平面に入射するイオンビームを投影した影と、前記法線
と成す角で定義されるイオンビームのＸ方向入射角 である。
【０００７】
【作用】上記の（１）の条件を満たす方向からイオンビ
ームを半導体基板に照射するとき、短い方の距離ＬS に
対応する拡散領域では、イオンビームが基板側に寝過ぎ
ているため、その拡散領域のイオンビームの進行する向
きに見て手前の絶縁ゲートの障壁により、イオンビーム
はその拡散領域には至らない。よって、短い方の距離Ｌ
S に対応する拡散領域では、この斜め照射によっては、
副拡散領域は形成されない。
ームを半導体基板に照射するとき、短い方の距離ＬS に
対応する拡散領域では、イオンビームが基板側に寝過ぎ
ているため、その拡散領域のイオンビームの進行する向
きに見て手前の絶縁ゲートの障壁により、イオンビーム
はその拡散領域には至らない。よって、短い方の距離Ｌ
S に対応する拡散領域では、この斜め照射によっては、
副拡散領域は形成されない。
【０００８】一方、長い方の距離ＬL に対応する拡散領
域では、手前の絶縁ゲートの障壁を越えてその拡散領域
に至るイオンビームが存在する。従って、長い方の距離
ＬLに対応する拡散領域では、イオンビームの進行する
向きに見て先の絶縁ゲート（障害となる絶縁ゲートに隣
接する先の絶縁ゲート）の近傍に、その絶縁ゲートの下
部に一部入り込んで、副拡散領域が形成される。
域では、手前の絶縁ゲートの障壁を越えてその拡散領域
に至るイオンビームが存在する。従って、長い方の距離
ＬLに対応する拡散領域では、イオンビームの進行する
向きに見て先の絶縁ゲート（障害となる絶縁ゲートに隣
接する先の絶縁ゲート）の近傍に、その絶縁ゲートの下
部に一部入り込んで、副拡散領域が形成される。
【０００９】
【発明の効果】本発明は、上記の（１）の条件を満たす
方向からイオンビームを半導体基板に照射するようにし
たので、長い方の距離ＬL に対応する拡散領域にのみ絶
縁ゲートの近傍に副拡散領域を形成することができる。
従って、半導体装置の必要とする特性に応じて、マスク
合わせやホトレジスト等のマスクを使用することなく、
ソース拡散領域とドレイン拡散領域の何れか一方に副拡
散領域を形成することがてきる。
方向からイオンビームを半導体基板に照射するようにし
たので、長い方の距離ＬL に対応する拡散領域にのみ絶
縁ゲートの近傍に副拡散領域を形成することができる。
従って、半導体装置の必要とする特性に応じて、マスク
合わせやホトレジスト等のマスクを使用することなく、
ソース拡散領域とドレイン拡散領域の何れか一方に副拡
散領域を形成することがてきる。
【００１０】
【実施例】以下、本発明を具体的な実施例に基づいて説
明する。図１は一般に用いられているＥＰＲＯＭの平面
配置を示した配置図である。１は砒素を不純物として高
濃度に拡散して得られるソース拡散領域（ソースライ
ン）であり、２はリンを不純物として高濃度に拡散した
多結晶シリコンで形成されるコントロールゲート（ワー
ドライン）である。３はＬＯＣＯＳにより形成された素
子分離領域であり、４は図示しないビットラインとドレ
イン拡散領域５間のコンタクトである。５は砒素を不純
物として高濃度に拡散して得られるドレイン拡散領域で
あり、６はリンを不純物として高濃度に拡散した多結晶
シリコンで形成され、コントロールゲート２とシリコン
基板に対して絶縁されているフローティングゲートであ
る。また、領域７がユニットセルに当たり１つのＥＰＲ
ＯＭ素子を表している。以下、コントロールゲート２と
フローティングゲート６とを総称する場合には、絶縁ゲ
ート８という。
明する。図１は一般に用いられているＥＰＲＯＭの平面
配置を示した配置図である。１は砒素を不純物として高
濃度に拡散して得られるソース拡散領域（ソースライ
ン）であり、２はリンを不純物として高濃度に拡散した
多結晶シリコンで形成されるコントロールゲート（ワー
ドライン）である。３はＬＯＣＯＳにより形成された素
子分離領域であり、４は図示しないビットラインとドレ
イン拡散領域５間のコンタクトである。５は砒素を不純
物として高濃度に拡散して得られるドレイン拡散領域で
あり、６はリンを不純物として高濃度に拡散した多結晶
シリコンで形成され、コントロールゲート２とシリコン
基板に対して絶縁されているフローティングゲートであ
る。また、領域７がユニットセルに当たり１つのＥＰＲ
ＯＭ素子を表している。以下、コントロールゲート２と
フローティングゲート６とを総称する場合には、絶縁ゲ
ート８という。
【００１１】本実施例では、ドレイン拡散領域５（絶縁
ゲート８ａと絶縁ゲート８ｂとのＸ軸方向の間隔）の方
がソース拡散領域１（絶縁ゲート８ｂと絶縁ゲート８ｃ
とのＸ軸方向の間隔）よりも長い。よって、ドレイン拡
散領域５を挟むゲート間距離が長い方の距離ＬL とな
り、ソース拡散領域を挟むゲート間距離が短い方の距離
ＬS となっている。
ゲート８ａと絶縁ゲート８ｂとのＸ軸方向の間隔）の方
がソース拡散領域１（絶縁ゲート８ｂと絶縁ゲート８ｃ
とのＸ軸方向の間隔）よりも長い。よって、ドレイン拡
散領域５を挟むゲート間距離が長い方の距離ＬL とな
り、ソース拡散領域を挟むゲート間距離が短い方の距離
ＬS となっている。
【００１２】次に、本半導体装置の製造方法について説
明する。図２、図３は、図１におけるII−II矢視方向
（Ｘ軸に沿った）の断面図で表した本半導体装置の製造
工程を示す図である。本実施例ではＥＰＲＯＭメモリ領
域とＭＯＳトランジスタ領域とが１チップ上に形成され
ている半導体集積回路である。
明する。図２、図３は、図１におけるII−II矢視方向
（Ｘ軸に沿った）の断面図で表した本半導体装置の製造
工程を示す図である。本実施例ではＥＰＲＯＭメモリ領
域とＭＯＳトランジスタ領域とが１チップ上に形成され
ている半導体集積回路である。
【００１３】図２の（１）に示す工程。Ｐ型不純物のド
ープされたシリコン基板２７の上にＥＰＲＯＭメモリ領
域用ゲート酸化膜２５及びＭＯＳトランジスタ用ゲート
酸化膜２６が形成される。そのゲート酸化膜２５、２６
の上にフローティングゲート６、ＭＯＳゲート４１のた
めの多結晶シリコン層２２、２３が形成される。さら
に、ＥＰＲＯＭメモリ領域用の多結晶シリコン層２２の
上にのみ酸化膜２４が形成され、その酸化膜２４の上に
コントロールゲート２のための多結晶シリコン層２１が
形成される。
ープされたシリコン基板２７の上にＥＰＲＯＭメモリ領
域用ゲート酸化膜２５及びＭＯＳトランジスタ用ゲート
酸化膜２６が形成される。そのゲート酸化膜２５、２６
の上にフローティングゲート６、ＭＯＳゲート４１のた
めの多結晶シリコン層２２、２３が形成される。さら
に、ＥＰＲＯＭメモリ領域用の多結晶シリコン層２２の
上にのみ酸化膜２４が形成され、その酸化膜２４の上に
コントロールゲート２のための多結晶シリコン層２１が
形成される。
【００１４】図２の（２）に示す工程。次に、レジスト
２８を一様に塗布してフォトリソグラフによりＭＯＳト
ランジスタ領域のＭＯＳゲート４１を作成する部分とＥ
ＰＲＯＭメモリ領域全体にレジストを残し、残ったレジ
スト２８をマスクとして多結晶シリコン層２３をエッチ
ングする。その後、レジスト２８を除去する。これによ
り、ＭＯＳトランジスタ領域のＭＯＳゲート４１が形成
される。
２８を一様に塗布してフォトリソグラフによりＭＯＳト
ランジスタ領域のＭＯＳゲート４１を作成する部分とＥ
ＰＲＯＭメモリ領域全体にレジストを残し、残ったレジ
スト２８をマスクとして多結晶シリコン層２３をエッチ
ングする。その後、レジスト２８を除去する。これによ
り、ＭＯＳトランジスタ領域のＭＯＳゲート４１が形成
される。
【００１５】図２の（３）に示す工程。次に、ＭＯＳト
ランジスタ領域において、ＭＯＳゲート４１をマスクと
して、イオン注入を行い電界緩和層としてのｎ- 拡散領
域３７を形成する。次に、ＭＯＳゲート４１の周囲にサ
イドウォール１９を形成する。次に、レジストを一様に
塗布して、フォトリソグラフによりＭＯＳトランジスタ
領域の全体と、ＥＰＲＯＭメモリ領域の絶縁ゲート形成
領域にのみレジストが残るようにレジストパターン３９
を形成する。そして、そのレジストパターン３９をマス
クとして、ＥＰＲＯＭメモリ領域の多結晶シリコン層２
１、酸化膜２４、多結晶シリコン層２２をエッチングす
る。これよより、図２の（３）に示すエッチング形状が
得られる。
ランジスタ領域において、ＭＯＳゲート４１をマスクと
して、イオン注入を行い電界緩和層としてのｎ- 拡散領
域３７を形成する。次に、ＭＯＳゲート４１の周囲にサ
イドウォール１９を形成する。次に、レジストを一様に
塗布して、フォトリソグラフによりＭＯＳトランジスタ
領域の全体と、ＥＰＲＯＭメモリ領域の絶縁ゲート形成
領域にのみレジストが残るようにレジストパターン３９
を形成する。そして、そのレジストパターン３９をマス
クとして、ＥＰＲＯＭメモリ領域の多結晶シリコン層２
１、酸化膜２４、多結晶シリコン層２２をエッチングす
る。これよより、図２の（３）に示すエッチング形状が
得られる。
【００１６】図２の（４）に示す工程。次に、この状態
で、図面上右斜め方向からイオンビームを照射する。こ
れにより、ドレイン拡散領域５において絶縁ゲート８
ａ、８ｃの付近にのみＥＰＲＯＭの書込み性能を向上さ
せるためのｐ- 拡散領域３１（副拡散領域）が形成され
る。このｐ- 拡散領域３１は後の工程で形成されるドレ
イン拡散領域５の伝導型と反対の伝導型を有しており、
ホットキャリを容易に発生させて、書込みが容易に行え
るための領域である。
で、図面上右斜め方向からイオンビームを照射する。こ
れにより、ドレイン拡散領域５において絶縁ゲート８
ａ、８ｃの付近にのみＥＰＲＯＭの書込み性能を向上さ
せるためのｐ- 拡散領域３１（副拡散領域）が形成され
る。このｐ- 拡散領域３１は後の工程で形成されるドレ
イン拡散領域５の伝導型と反対の伝導型を有しており、
ホットキャリを容易に発生させて、書込みが容易に行え
るための領域である。
【００１７】この時のイオンビームのシリコン基板２７
に対するＸ方向入射角θは、上記の条件（１）を満たす
角で決定される。即ち、図４に示すような角に設定され
る。Ｘ方向入射角θは、ソース拡散領域１の幅（絶縁ゲ
ート８ｂと８ｃとの間隔（短い方の距離ＬS ）と絶縁ゲ
ート８の高さＨとで決定される入射角θS と、ドレイン
拡散領域５の幅（絶縁ゲート８ａと８ｂとの間隔（長い
方の距離ＬL ）と絶縁ゲート８の高さＨとで決定される
入射角θL との間の角で設定れる。
に対するＸ方向入射角θは、上記の条件（１）を満たす
角で決定される。即ち、図４に示すような角に設定され
る。Ｘ方向入射角θは、ソース拡散領域１の幅（絶縁ゲ
ート８ｂと８ｃとの間隔（短い方の距離ＬS ）と絶縁ゲ
ート８の高さＨとで決定される入射角θS と、ドレイン
拡散領域５の幅（絶縁ゲート８ａと８ｂとの間隔（長い
方の距離ＬL ）と絶縁ゲート８の高さＨとで決定される
入射角θL との間の角で設定れる。
【００１８】もしも、θ＜θS の時には、短い方の距離
ＬS に対応するソース拡散領域１にもイオンビームは照
射される。又、θS ＜θ＜θL を満たす時、ソース拡散
領域１は絶縁ゲート８ｃの影になり、イオンビームはソ
ース拡散領域１には照射されない。しかし、ドレイン拡
散領域５では、Ｘ方向入射角θの大きさに応じて、絶縁
ゲート８ａからＸ軸方向に計って最大距離Ｌ0 の範囲ま
でイオンビームが照射される。又、θL ＜θの場合に
は、ドレイン拡散領域５の全領域が絶縁ゲート８ｂの影
となるので、ドレイン拡散領域５にはイオンビームが照
射されない。従って、θS ＜θ＜θL の入射角でイオン
ビームを入射させる時、ドレイン拡散領域５の絶縁ゲー
ト８ａ（イオンビームの進行方向に沿って先にある絶縁
ゲート）の近傍に絶縁ゲート８ａの下に入り込んで、副
拡散領域のｐ- 拡散領域３１が形成される。
ＬS に対応するソース拡散領域１にもイオンビームは照
射される。又、θS ＜θ＜θL を満たす時、ソース拡散
領域１は絶縁ゲート８ｃの影になり、イオンビームはソ
ース拡散領域１には照射されない。しかし、ドレイン拡
散領域５では、Ｘ方向入射角θの大きさに応じて、絶縁
ゲート８ａからＸ軸方向に計って最大距離Ｌ0 の範囲ま
でイオンビームが照射される。又、θL ＜θの場合に
は、ドレイン拡散領域５の全領域が絶縁ゲート８ｂの影
となるので、ドレイン拡散領域５にはイオンビームが照
射されない。従って、θS ＜θ＜θL の入射角でイオン
ビームを入射させる時、ドレイン拡散領域５の絶縁ゲー
ト８ａ（イオンビームの進行方向に沿って先にある絶縁
ゲート）の近傍に絶縁ゲート８ａの下に入り込んで、副
拡散領域のｐ- 拡散領域３１が形成される。
【００１９】図３の（５）に示す工程。次に、この状態
で、上記と同一の条件で、図面上左斜め方向からイオン
ビームを照射する。これにより、同様に、ドレイン拡散
領域５においてのみ絶縁ゲート８ｂの付近に、その絶縁
ゲート８ｂの下に入り込んで、ＥＰＲＯＭの書込み性能
を向上させるためのｐ- 拡散領域３１（副拡散領域）が
形成される。この時、ソース拡散領域にはこのイオンビ
ームの照射によっては拡散層は形成されない。このよう
に、ソース拡散領域１には副拡散領域が形成されないの
で、ドレイン電流の低下等の素子特性への悪影響がな
い。又、従来製造方法のようにソース拡散領域１のみレ
ジストマスクで覆って拡散させているのではないので、
マスク合わせの工程を必要としないため製造が容易とな
る。
で、上記と同一の条件で、図面上左斜め方向からイオン
ビームを照射する。これにより、同様に、ドレイン拡散
領域５においてのみ絶縁ゲート８ｂの付近に、その絶縁
ゲート８ｂの下に入り込んで、ＥＰＲＯＭの書込み性能
を向上させるためのｐ- 拡散領域３１（副拡散領域）が
形成される。この時、ソース拡散領域にはこのイオンビ
ームの照射によっては拡散層は形成されない。このよう
に、ソース拡散領域１には副拡散領域が形成されないの
で、ドレイン電流の低下等の素子特性への悪影響がな
い。又、従来製造方法のようにソース拡散領域１のみレ
ジストマスクで覆って拡散させているのではないので、
マスク合わせの工程を必要としないため製造が容易とな
る。
【００２０】図３の（６）に示す工程。次に、レジスト
パターン３９を除去して、絶縁ゲート８をマスクとし
て、真上からイオンビームを照射する。これにより、ｎ
+ 型のドレイン拡散領域５とｎ+型のソース拡散領域１
とが形成される。
パターン３９を除去して、絶縁ゲート８をマスクとし
て、真上からイオンビームを照射する。これにより、ｎ
+ 型のドレイン拡散領域５とｎ+型のソース拡散領域１
とが形成される。
【００２１】図３の（７）に示す工程。次に、SiO2によ
る層間絶縁膜３６を形成し、レジスト塗布、フォトリソ
グラフ、エッチング、スパッタリングにより、ソース拡
散領域１、ドレイン拡散領域５、コントロールゲート
２、ＭＯＳゲート４１に対する配線層３４が形成され
る。次に、パッシベーション膜３５が形成される。この
ようにして、本半導体装置が製造される。
る層間絶縁膜３６を形成し、レジスト塗布、フォトリソ
グラフ、エッチング、スパッタリングにより、ソース拡
散領域１、ドレイン拡散領域５、コントロールゲート
２、ＭＯＳゲート４１に対する配線層３４が形成され
る。次に、パッシベーション膜３５が形成される。この
ようにして、本半導体装置が製造される。
【００２２】フラッシュＥＥＰＲＯＭの場合には、消去
特性を良くするためには、ソース拡散領域にのみｎ- 拡
散領域が、書込み特性を良くするためには、ドレイン拡
散領域のみｐ- 拡散領域が形成されるのが望ましい。こ
の時には、図５に示すように、ｐ- 拡散領域５１を上記
実施例と同様に形成すれば、ソース拡散領域又はドレイ
ン拡散領域のみをレジストマスクで覆い、フォトリソグ
ラフ、エッチングする工程を省略できる。又、ＭＯＳト
ランジスタの場合においても、ホットキャリア耐性を向
上させるための副拡散領域である電界緩和層（ｎ−ＭＯ
Ｓの場合にはｎ- 拡散領域）を上記実施例と同様にして
ドレイン拡散領域にのみ形成することが可能である。よ
って、ソース拡散領域には形成されないので、短チャネ
ル効果を抑制することができる。
特性を良くするためには、ソース拡散領域にのみｎ- 拡
散領域が、書込み特性を良くするためには、ドレイン拡
散領域のみｐ- 拡散領域が形成されるのが望ましい。こ
の時には、図５に示すように、ｐ- 拡散領域５１を上記
実施例と同様に形成すれば、ソース拡散領域又はドレイ
ン拡散領域のみをレジストマスクで覆い、フォトリソグ
ラフ、エッチングする工程を省略できる。又、ＭＯＳト
ランジスタの場合においても、ホットキャリア耐性を向
上させるための副拡散領域である電界緩和層（ｎ−ＭＯ
Ｓの場合にはｎ- 拡散領域）を上記実施例と同様にして
ドレイン拡散領域にのみ形成することが可能である。よ
って、ソース拡散領域には形成されないので、短チャネ
ル効果を抑制することができる。
【図１】本発明の具体的な一実施例に係る半導体装置の
平面的配置を示した平面配置図。
平面的配置を示した平面配置図。
【図２】上記実施例に係る半導体装置の製造工程を示し
た断面図。
た断面図。
【図３】上記実施例に係る半導体装置の製造工程を示し
た断面図。
た断面図。
【図４】イオンビームの入射角条件を説明した説明図。
【図５】他の実施例に係る半導体装置の製造工程を示し
た断面図。
た断面図。
１…ソース拡散領域（ソースライン） ２…コントロールゲート ５…ドレイン拡散領域 ８…絶縁ゲート ３１…ｐ- 拡散領域（副拡散領域） ５１…ｐ- 拡散領域（副拡散領域）
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/62 Ｇ 7738−4Ｍ 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｖ 7377−4Ｍ 29/78 ３０１ Ｓ
Claims (1)
- 【請求項１】 半導体基板に形成されたソース拡散領
域、半導体基板表面上に高さを有して形成された絶縁ゲ
ート、半導体基板に形成されたドレイン拡散領域を含む
パターンが１方向（Ｘ軸）に沿って周期的に繰り返さ
れ、ソース拡散領域を挟む絶縁ゲート間の第１距離とド
レイン拡散領域を挟む絶縁ゲート間の第２距離とが異な
る周期性パターンを有するＭＩＳ型半導体装置の製造方
法において、 前記絶縁ゲート形成後にイオン注入により拡散領域を形
成する工程において、前記絶縁ゲートの形成部の最上面
の前記半導体基板表面に対する高さをＨ、前記第１距離
と前記第２距離とにおける短い方の距離をＬS 、第１距
離と前記第２距離とにおける長い方の距離をＬL 、前記
半導体基板の表面の法線と前記Ｘ軸とでつくられる平面
に入射するイオンビームを投影した影と、前記法線と成
す角で定義されるイオンビームのＸ方向入射角をθとす
るとき、 【数１】arctan( ＬL ／Ｈ) ＞θ＞arctan( ＬS ／Ｈ) を満たすＸ方向入射角θである方向からイオンビームを
照射することにより、長い方の距離ＬL に対応する拡散
領域の前記絶縁ゲート近傍に副拡散領域を形成すること
を特徴とするＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092084A JPH05267337A (ja) | 1992-03-18 | 1992-03-18 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092084A JPH05267337A (ja) | 1992-03-18 | 1992-03-18 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267337A true JPH05267337A (ja) | 1993-10-15 |
Family
ID=14044580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4092084A Pending JPH05267337A (ja) | 1992-03-18 | 1992-03-18 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267337A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512498A (en) * | 1994-01-28 | 1996-04-30 | Sony Corporation | Method of producing semiconductor device |
| KR20000022793A (ko) * | 1998-09-04 | 2000-04-25 | 가나이 쓰토무 | 반도체장치의 제조방법 및 반도체장치 |
| JP2002026156A (ja) * | 2000-07-12 | 2002-01-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2006135117A (ja) * | 2004-11-08 | 2006-05-25 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2010147491A (ja) * | 2010-02-01 | 2010-07-01 | Toshiba Corp | 半導体記憶装置の製造方法 |
-
1992
- 1992-03-18 JP JP4092084A patent/JPH05267337A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512498A (en) * | 1994-01-28 | 1996-04-30 | Sony Corporation | Method of producing semiconductor device |
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| JP4552603B2 (ja) * | 2004-11-08 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP2010147491A (ja) * | 2010-02-01 | 2010-07-01 | Toshiba Corp | 半導体記憶装置の製造方法 |
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