JP2808991B2 - 電気的に書込み可能な不揮発性半導体記憶装置 - Google Patents
電気的に書込み可能な不揮発性半導体記憶装置Info
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- JP2808991B2 JP2808991B2 JP4176112A JP17611292A JP2808991B2 JP 2808991 B2 JP2808991 B2 JP 2808991B2 JP 4176112 A JP4176112 A JP 4176112A JP 17611292 A JP17611292 A JP 17611292A JP 2808991 B2 JP2808991 B2 JP 2808991B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭ、フラッシ
ュＥＥＰＲＯＭにおける書込特性を改善した電気的に書
込み可能な不揮発性半導体記憶装置に関する。
ュＥＥＰＲＯＭにおける書込特性を改善した電気的に書
込み可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来技術】近年、電気的に書込み可能な不揮発性半導
体記憶装置は益々高集積化、高速化が要求されてきてい
る。書込速度は書込電圧を高くすれば高くなるが、半導
体装置の耐圧による制限により高速化にも限界がある。
従って、従来は、特開平２−６５２７５号公報に記載さ
れているように、ドレイン拡散領域の外縁部にドレイン
拡散領域の導電型と反対の導電型を有する高濃度不純物
拡散層を形成し、アバランシェ現象によるホットキャリ
アの発生を容易にすることで書込速度の向上を図ってい
る。
体記憶装置は益々高集積化、高速化が要求されてきてい
る。書込速度は書込電圧を高くすれば高くなるが、半導
体装置の耐圧による制限により高速化にも限界がある。
従って、従来は、特開平２−６５２７５号公報に記載さ
れているように、ドレイン拡散領域の外縁部にドレイン
拡散領域の導電型と反対の導電型を有する高濃度不純物
拡散層を形成し、アバランシェ現象によるホットキャリ
アの発生を容易にすることで書込速度の向上を図ってい
る。
【０００３】
【発明が解決しようとする課題】しかし、上記の構成の
半導体装置は、絶縁ゲート直下のチャネルにおける不純
物濃度が、ドレイン拡散領域と反対の導電型の高濃度不
純物拡散層の形成によって変化する可能性があり、トラ
ンジスタの素子特性が悪化したり、ばらついたりすると
いう問題がある。又、その半導体装置の製造上において
は、ドレイン拡散領域と反対の導電型の高濃度不純物拡
散層の形成のために、フォトリソグラフィ工程、イオン
注入工程が増えるという問題がある。
半導体装置は、絶縁ゲート直下のチャネルにおける不純
物濃度が、ドレイン拡散領域と反対の導電型の高濃度不
純物拡散層の形成によって変化する可能性があり、トラ
ンジスタの素子特性が悪化したり、ばらついたりすると
いう問題がある。又、その半導体装置の製造上において
は、ドレイン拡散領域と反対の導電型の高濃度不純物拡
散層の形成のために、フォトリソグラフィ工程、イオン
注入工程が増えるという問題がある。
【０００４】本発明は、上記の課題を解決するために成
されたものであり、その目的とするところは、電気的に
書込み可能な不揮発性半導体記憶装置の書込速度を向上
させることである。
されたものであり、その目的とするところは、電気的に
書込み可能な不揮発性半導体記憶装置の書込速度を向上
させることである。
【０００５】
【課題を解決するための手段】上記課題を解決するため
の発明の構成は、チャネルの上部に絶縁膜を介して配設
されたフローティングゲートと、そのフローティングゲ
ートの上部に絶縁膜を介して配設されたコントロールゲ
ートと、チャネルの両側に配設されたソース拡散領域及
びドレイン拡散領域を有し、前記コントロールゲートに
高電界を印加することで前記フローティングゲートに電
荷を蓄積することによりデータを記憶するようにした電
気的に書込み可能な不揮発性半導体記憶装置において、
前記フローティングゲートと前記ドレイン拡散領域との
間の静電容量Ｃｄの増加量ΔＣｄを、
の発明の構成は、チャネルの上部に絶縁膜を介して配設
されたフローティングゲートと、そのフローティングゲ
ートの上部に絶縁膜を介して配設されたコントロールゲ
ートと、チャネルの両側に配設されたソース拡散領域及
びドレイン拡散領域を有し、前記コントロールゲートに
高電界を印加することで前記フローティングゲートに電
荷を蓄積することによりデータを記憶するようにした電
気的に書込み可能な不揮発性半導体記憶装置において、
前記フローティングゲートと前記ドレイン拡散領域との
間の静電容量Ｃｄの増加量ΔＣｄを、
【数２】ΔＣｄ＝Ｗ・ε0 ・εr ・Ｒｐ・ｓｉｎθ／ｔ 但し、ε0 ：真空の誘電率、εr ：前記チャネル上部の
絶縁膜の比誘電率、Ｒｐ：注入イオンの投影飛程、ｔ：
前記チャネル上部の絶縁膜の膜厚、Ｗ：ゲート幅とした
とき、前記ΔＣｄに基づき、 基板の導電型と反対の導電
型を有する前記ドレイン拡散領域を、前記フローティン
グゲート及びコントロールゲート形成後に、それらのゲ
ートをマスクとして、基板の法線に対して入射角３０〜
６０度で傾斜した方向にイオン注入されることにより前
記フローティングゲートのエッジ直下よりも前記ソース
拡散領域側に張り出して形成したことを特徴とする。
又、他の発明の構成は、そのドレイン拡散領域の張出長
をゲート長に対して０．１よりも大きい長さとしたこと
を特徴とする。
絶縁膜の比誘電率、Ｒｐ：注入イオンの投影飛程、ｔ：
前記チャネル上部の絶縁膜の膜厚、Ｗ：ゲート幅とした
とき、前記ΔＣｄに基づき、 基板の導電型と反対の導電
型を有する前記ドレイン拡散領域を、前記フローティン
グゲート及びコントロールゲート形成後に、それらのゲ
ートをマスクとして、基板の法線に対して入射角３０〜
６０度で傾斜した方向にイオン注入されることにより前
記フローティングゲートのエッジ直下よりも前記ソース
拡散領域側に張り出して形成したことを特徴とする。
又、他の発明の構成は、そのドレイン拡散領域の張出長
をゲート長に対して０．１よりも大きい長さとしたこと
を特徴とする。
【０００６】
【作用及び発明の効果】ドレイン拡散領域がフローティ
ングゲートのエッジ直下よりもソース拡散領域側に張り
出して形成されている。即ち、真上から半導体記憶装置
を見て、フローティングゲートとドレイン拡散領域がエ
ッジ付近で絶縁膜を介在させて重なっている。つまり、
前記フローティングゲートと前記ドレイン拡散領域との
間の静電容量Ｃｄの増加量ΔＣｄに従ってフローティン
グゲートとドレイン拡散領域間の静電容量が増加させる
ことができる。この結果、コントロールゲート及びドレ
イン拡散領域に電圧を印加してデータの書込みを行うと
き、フローティングゲートの電位を上昇させることがで
き、フローティングゲートの電位が上昇する結果、書込
み速度が向上する。しかもイオン注入時の入射角が３０
度〜６０度に設定しているので、書き込み速度を十分向
上させることができる。又、ドレイン拡散領域の張出長
をゲート長に対して０．１よりも大きい長さとすること
で、果的に書き込み速度、書き込み量を向上させること
ができる。
ングゲートのエッジ直下よりもソース拡散領域側に張り
出して形成されている。即ち、真上から半導体記憶装置
を見て、フローティングゲートとドレイン拡散領域がエ
ッジ付近で絶縁膜を介在させて重なっている。つまり、
前記フローティングゲートと前記ドレイン拡散領域との
間の静電容量Ｃｄの増加量ΔＣｄに従ってフローティン
グゲートとドレイン拡散領域間の静電容量が増加させる
ことができる。この結果、コントロールゲート及びドレ
イン拡散領域に電圧を印加してデータの書込みを行うと
き、フローティングゲートの電位を上昇させることがで
き、フローティングゲートの電位が上昇する結果、書込
み速度が向上する。しかもイオン注入時の入射角が３０
度〜６０度に設定しているので、書き込み速度を十分向
上させることができる。又、ドレイン拡散領域の張出長
をゲート長に対して０．１よりも大きい長さとすること
で、果的に書き込み速度、書き込み量を向上させること
ができる。
【０００７】
【実施例】以下、本発明を具体的な実施例に基づいて説
明する。図１は一般に用いられているＥＰＲＯＭの平面
配置を示した配置図である。１は砒素を不純物として高
濃度に拡散して得られるソース拡散領域（ソースライ
ン）であり、２はリンを不純物として高濃度に拡散した
多結晶シリコンで形成されるコントロールゲート（ワー
ドライン）である。３はＬＯＣＯＳにより形成された素
子分離領域であり、４は図示しないビットラインとドレ
イン拡散領域５間のコンタクトである。５は砒素を不純
物として高濃度に拡散して得られるドレイン拡散領域で
あり、６はリンを不純物として高濃度に拡散した多結晶
シリコンで形成され、コントロールゲート２とシリコン
基板に対して絶縁されているフローティングゲートであ
る。また、領域７がユニットセルに当たり１つのＥＰＲ
ＯＭ素子を表している。以下、コントロールゲート２と
フローティングゲート６とを総称する場合には、絶縁ゲ
ート８という。
明する。図１は一般に用いられているＥＰＲＯＭの平面
配置を示した配置図である。１は砒素を不純物として高
濃度に拡散して得られるソース拡散領域（ソースライ
ン）であり、２はリンを不純物として高濃度に拡散した
多結晶シリコンで形成されるコントロールゲート（ワー
ドライン）である。３はＬＯＣＯＳにより形成された素
子分離領域であり、４は図示しないビットラインとドレ
イン拡散領域５間のコンタクトである。５は砒素を不純
物として高濃度に拡散して得られるドレイン拡散領域で
あり、６はリンを不純物として高濃度に拡散した多結晶
シリコンで形成され、コントロールゲート２とシリコン
基板に対して絶縁されているフローティングゲートであ
る。また、領域７がユニットセルに当たり１つのＥＰＲ
ＯＭ素子を表している。以下、コントロールゲート２と
フローティングゲート６とを総称する場合には、絶縁ゲ
ート８という。
【０００８】次に、本半導体装置の製造方法について説
明する。図２は、図１におけるII−II矢視方向（Ｘ軸に
沿った）の断面図で表した本半導体装置の製造工程を示
す図である。
明する。図２は、図１におけるII−II矢視方向（Ｘ軸に
沿った）の断面図で表した本半導体装置の製造工程を示
す図である。
【０００９】図２の（１）に示す工程。Ｐ型不純物のド
ープされたシリコン基板２７の上にゲート酸化膜（絶縁
膜）２５が形成され、そのゲート酸化膜２５上にフロー
ティングゲート６のための多結晶シリコン層２２が形成
される。さらに、その多結晶シリコン層２２上に酸化膜
（絶縁膜）２４が形成され、その酸化膜２４の上にコン
トロールゲート２のための多結晶シリコン層２１が形成
される。
ープされたシリコン基板２７の上にゲート酸化膜（絶縁
膜）２５が形成され、そのゲート酸化膜２５上にフロー
ティングゲート６のための多結晶シリコン層２２が形成
される。さらに、その多結晶シリコン層２２上に酸化膜
（絶縁膜）２４が形成され、その酸化膜２４の上にコン
トロールゲート２のための多結晶シリコン層２１が形成
される。
【００１０】図２の（２）に示す工程。次に、レジスト
を一様に塗布してフォトリソグラフにより絶縁ゲート８
の直上部以外のレジストを除去してマスクを形成する。
そのレジストマスクを用いて、多結晶シリコン層２１、
酸化膜２４、多結晶シリコン層２２をエッチングする。
を一様に塗布してフォトリソグラフにより絶縁ゲート８
の直上部以外のレジストを除去してマスクを形成する。
そのレジストマスクを用いて、多結晶シリコン層２１、
酸化膜２４、多結晶シリコン層２２をエッチングする。
【００１１】図２の（３）に示す工程。次に、図面上右
斜め方向からリンイオンビームを照射し、基板２７を１
８０°回転させて、図面上左斜め方向からリンイオンビ
ームを照射する。この工程により、ソース拡散領域１及
びドレイン拡散領域５が形成される。この時、図３に示
すように、ソース拡散領域１のエッジ１ａは、フローテ
ィングゲート６のエッジ６ｂよりも内側（チャネル側）
に張出し、ドレイン拡散領域５のエッジ５ａはフローテ
ィングゲート６のエッジ６ａよりも内側（チャネル側）
に張出している。ソース拡散領域１及びドレイン拡散領
域５は、共に、このような斜めイオン注入で形成される
ため、全体に渡って等不純物濃度とすることができる。
斜め方向からリンイオンビームを照射し、基板２７を１
８０°回転させて、図面上左斜め方向からリンイオンビ
ームを照射する。この工程により、ソース拡散領域１及
びドレイン拡散領域５が形成される。この時、図３に示
すように、ソース拡散領域１のエッジ１ａは、フローテ
ィングゲート６のエッジ６ｂよりも内側（チャネル側）
に張出し、ドレイン拡散領域５のエッジ５ａはフローテ
ィングゲート６のエッジ６ａよりも内側（チャネル側）
に張出している。ソース拡散領域１及びドレイン拡散領
域５は、共に、このような斜めイオン注入で形成される
ため、全体に渡って等不純物濃度とすることができる。
【００１２】図２の（４）に示す工程。次に、SiO2によ
る層間絶縁膜３６を形成し、レジスト塗布、フォトリソ
グラフ、エッチング、スパッタリングにより、ソース拡
散領域１、ドレイン拡散領域５、コントロールゲート２
に対する配線層３４が形成される。次に、パッシベーシ
ョン膜３５が形成される。このようにして、ＥＰＲＯＭ
が製造される。
る層間絶縁膜３６を形成し、レジスト塗布、フォトリソ
グラフ、エッチング、スパッタリングにより、ソース拡
散領域１、ドレイン拡散領域５、コントロールゲート２
に対する配線層３４が形成される。次に、パッシベーシ
ョン膜３５が形成される。このようにして、ＥＰＲＯＭ
が製造される。
【００１３】ＥＰＲＯＭの書込み特性をよくするには、
図４に示すように、コントロールゲート２に印可する電
圧を大きくすれば良いことが知られている。しかし、ゲ
ート酸化膜２５、酸化膜２４の耐電圧やリーク特性、高
電圧を印可するための周辺のトランジスタの耐電圧のた
めに、コントロールゲート２に印加する電圧を大きくす
るには限界がある。
図４に示すように、コントロールゲート２に印可する電
圧を大きくすれば良いことが知られている。しかし、ゲ
ート酸化膜２５、酸化膜２４の耐電圧やリーク特性、高
電圧を印可するための周辺のトランジスタの耐電圧のた
めに、コントロールゲート２に印加する電圧を大きくす
るには限界がある。
【００１４】コントロールゲート電圧を大きくすると書
込み特性が向上するのはコントロールゲート電圧に引っ
張られてフローティングゲート６の電位も大きくなるか
らである。よって、もしも、コントロールゲート電圧を
変えずにフローティングゲート６の電位を大きくするこ
とができれば、耐圧等の問題なしに書込み特性を向上さ
せることができる。
込み特性が向上するのはコントロールゲート電圧に引っ
張られてフローティングゲート６の電位も大きくなるか
らである。よって、もしも、コントロールゲート電圧を
変えずにフローティングゲート６の電位を大きくするこ
とができれば、耐圧等の問題なしに書込み特性を向上さ
せることができる。
【００１５】フローティングゲート６の電位は次式で表
される。
される。
【数１】 Ｖｆｇ＝（Ｃ２・Ｖｃｇ＋Ｃｄ・Ｖｄ）／（Ｃ１＋Ｃ２） …（１） 但し、 Ｖｆｇ：フローティングゲートの電位 Ｖｃｇ：コントロールゲート電圧 Ｖｄ ：ドレイン電圧 Ｃ１ ：フローティングゲートと基板、ソース、ドレイ
ン間の容量 Ｃ２ ：コントロールゲートとフローティングゲート間
の容量 Ｃｄ ：フローティングゲートとドレイン間の容量
ン間の容量 Ｃ２ ：コントロールゲートとフローティングゲート間
の容量 Ｃｄ ：フローティングゲートとドレイン間の容量
【００１６】従って、フローティングゲート６とドレイ
ン拡散領域５との間の静電容量Ｃｄを大きくすれば、コ
ントロールゲート電圧Ｖｃｇを大きくすることなく、フ
ローディングゲート６の電位Ｖｆｇを上昇させることが
できる。よって、コントロールゲート６の電圧を大きく
した時と同様に書込み特性（書込み速度）が向上する。
ン拡散領域５との間の静電容量Ｃｄを大きくすれば、コ
ントロールゲート電圧Ｖｃｇを大きくすることなく、フ
ローディングゲート６の電位Ｖｆｇを上昇させることが
できる。よって、コントロールゲート６の電圧を大きく
した時と同様に書込み特性（書込み速度）が向上する。
【００１７】図３に示すように、ドレイン拡散領域５の
形成時に、基板２７の法線ｎに対する入射角θでイオン
注入を行う時、フローティングゲート６とドレイン拡散
領域５との間の静電容量Ｃｄの増加量ΔＣｄは、
形成時に、基板２７の法線ｎに対する入射角θでイオン
注入を行う時、フローティングゲート６とドレイン拡散
領域５との間の静電容量Ｃｄの増加量ΔＣｄは、
【数２】 ΔＣｄ＝Ｗ・ε0 ・εr ・Ｒｐ・ｓｉｎθ／ｔ …（２） となる。但し、 ε0 ：真空の誘電率 εr ：ゲート酸化膜２５の比誘電率 Ｒｐ：注入イオンの投影飛程 ｔ ：ゲート酸化膜２５の膜厚 Ｗ ：ゲート幅
【００１８】ここで、Ｒｐ＝０．２μｍ、Ｗ＝１μｍ、
ｔ＝３０ｎｍ、Ｃ１＝１ｆＦ、Ｃ２＝３ｆＦ、Ｖｄ＝
８．５Ｖ、Ｖｃｇ＝１２Ｖとする。この条件で、イオン
注入の入射角θに対する書込み量の関係を求めた。その
特性を図５に示す。入射角θ≧６０°の場合には、書込
み量はそれほど向上せず、注入イオンの縦方向侵入深さ
が十分にとれないという問題もある。従って、イオン注
入の入射角θは３０度〜６０度の範囲が最適である。
又、ソース拡散領域１及びドレイン拡散領域５が共にフ
ローティングゲート６の直下に張出すため、実効ゲート
長が短くなる。よって、実効ゲート長が短くなった分だ
け書込み量も増加する。尚、ゲート長が１μｍの時、ド
レイン拡散領域５の張出し長さＲｐ・ｓｉｎθは０．１
〜０．２μｍが望ましい。
ｔ＝３０ｎｍ、Ｃ１＝１ｆＦ、Ｃ２＝３ｆＦ、Ｖｄ＝
８．５Ｖ、Ｖｃｇ＝１２Ｖとする。この条件で、イオン
注入の入射角θに対する書込み量の関係を求めた。その
特性を図５に示す。入射角θ≧６０°の場合には、書込
み量はそれほど向上せず、注入イオンの縦方向侵入深さ
が十分にとれないという問題もある。従って、イオン注
入の入射角θは３０度〜６０度の範囲が最適である。
又、ソース拡散領域１及びドレイン拡散領域５が共にフ
ローティングゲート６の直下に張出すため、実効ゲート
長が短くなる。よって、実効ゲート長が短くなった分だ
け書込み量も増加する。尚、ゲート長が１μｍの時、ド
レイン拡散領域５の張出し長さＲｐ・ｓｉｎθは０．１
〜０．２μｍが望ましい。
【００１９】上述したように本実施例のＥＰＲＯＭは、
斜めイオン注入によりソース拡散領域１とドレイン拡散
領域５の形成工程において、それらがフローティングゲ
ート６の直下に張出して形成されるので、特別のイオン
注入工程を付加する必要がないため製造が簡単である。
又、本発明は、ホットエレクトロンの発生を容易化する
ためにドレイン拡散領域の周囲に反対の導電型の高濃度
拡散領域を形成するものでないため、その高濃度拡散領
域の形成工程が省略でき、しかも、チャネルに不純物が
拡散しないため、素子特性が良好に保持される。尚、本
実施例ではソース拡散領域１もフローティングゲート６
の直下に張出すように構成したが、ドレイン拡散領域５
のみをフローティングゲート６の直下に張出すようにし
ても良い。又、本発明は、ＥＰＲＯＭの他、フラッシュ
ＥＥＰＲＯＭにも適用できる。
斜めイオン注入によりソース拡散領域１とドレイン拡散
領域５の形成工程において、それらがフローティングゲ
ート６の直下に張出して形成されるので、特別のイオン
注入工程を付加する必要がないため製造が簡単である。
又、本発明は、ホットエレクトロンの発生を容易化する
ためにドレイン拡散領域の周囲に反対の導電型の高濃度
拡散領域を形成するものでないため、その高濃度拡散領
域の形成工程が省略でき、しかも、チャネルに不純物が
拡散しないため、素子特性が良好に保持される。尚、本
実施例ではソース拡散領域１もフローティングゲート６
の直下に張出すように構成したが、ドレイン拡散領域５
のみをフローティングゲート６の直下に張出すようにし
ても良い。又、本発明は、ＥＰＲＯＭの他、フラッシュ
ＥＥＰＲＯＭにも適用できる。
【図１】本発明の具体的な一実施例にかかるＥＰＲＯＭ
の平面的配置を示した平面配置図。
の平面的配置を示した平面配置図。
【図２】上記実施例のＥＰＲＯＭの製造工程を示した断
面図。
面図。
【図３】上記実施例のＥＰＲＯＭの特徴部分を示した断
面図。
面図。
【図４】コントロールゲート電圧に対するＥＰＲＯＭの
書込量（読出時しきい値電圧の変化分）の関係を示した
特性図。
書込量（読出時しきい値電圧の変化分）の関係を示した
特性図。
【図５】上記実施例のＥＰＲＯＭにおけるイオン注入の
入射角に対する書込量の関係を示した特性図。
入射角に対する書込量の関係を示した特性図。
１…ソース拡散領域 ２…コントロールゲート ５…ドレイン拡散領域 ６…フローティングゲート ６ａ…エッジ ２５…ゲート酸化膜（絶縁膜） ２４…酸化膜（絶縁膜）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−128477（ＪＰ，Ａ) 特開 平３−268365（ＪＰ，Ａ) 特開 平４−211178（ＪＰ，Ａ) 特開 平３−3274（ＪＰ，Ａ) 特開 平５−110111（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 - 29/792
Claims (2)
- 【請求項１】 チャネルの上部に絶縁膜を介して配設さ
れたフローティングゲートと、そのフローティングゲー
トの上部に絶縁膜を介して配設されたコントロールゲー
トと、チャネルの両側に配設されたソース拡散領域及び
ドレイン拡散領域を有し、前記コントロールゲートに高
電界を印加することで前記フローティングゲートに電荷
を蓄積することによりデータを記憶するようにした電気
的に書込み可能な不揮発性半導体記憶装置において、前記フローティングゲートと前記ドレイン拡散領域との
間の静電容量Ｃｄの増加量ΔＣｄを、 【数２】ΔＣｄ＝Ｗ・ε0 ・εr ・Ｒｐ・ｓｉｎθ／ｔ 但し、ε0 ：真空の誘電率、εr ：前記チャネル上部の
絶縁膜の比誘電率、Ｒｐ：注入イオンの投影飛程、ｔ：
前記チャネル上部の絶縁膜の膜厚、Ｗ：ゲート幅とした
とき、前記ΔＣｄに基づき、 基板の導電型と反対の導電
型を有する前記ドレイン拡散領域を、前記フローティン
グゲート及びコントロールゲート形成後に、それらのゲ
ートをマスクとして、基板の法線に対して入射角３０〜
６０度で傾斜した方向にイオン注入されることにより前
記フローティングゲートのエッジ直下よりも前記ソース
拡散領域側に張り出して形成したことを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】 前記フローティングゲートのエッジ直下
から前記ソース拡散領域側への前記ドレイン拡散領域の
張出長は、ゲート長に対して０．１よりも大きい長さで
あることを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176112A JP2808991B2 (ja) | 1992-06-09 | 1992-06-09 | 電気的に書込み可能な不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176112A JP2808991B2 (ja) | 1992-06-09 | 1992-06-09 | 電気的に書込み可能な不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343696A JPH05343696A (ja) | 1993-12-24 |
| JP2808991B2 true JP2808991B2 (ja) | 1998-10-08 |
Family
ID=16007901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176112A Expired - Lifetime JP2808991B2 (ja) | 1992-06-09 | 1992-06-09 | 電気的に書込み可能な不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808991B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128477A (ja) * | 1988-11-08 | 1990-05-16 | Toshiba Corp | 不揮発性メモリ装置 |
| JP2864023B2 (ja) * | 1989-05-30 | 1999-03-03 | セイコーインスツルメンツ株式会社 | 半導体装置の製造方法 |
| JP2558961B2 (ja) * | 1990-03-13 | 1996-11-27 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH03268365A (ja) * | 1990-03-16 | 1991-11-29 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| JPH05110111A (ja) * | 1991-10-21 | 1993-04-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1992
- 1992-06-09 JP JP4176112A patent/JP2808991B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05343696A (ja) | 1993-12-24 |
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