JP3377386B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JP3377386B2 JP3377386B2 JP34320296A JP34320296A JP3377386B2 JP 3377386 B2 JP3377386 B2 JP 3377386B2 JP 34320296 A JP34320296 A JP 34320296A JP 34320296 A JP34320296 A JP 34320296A JP 3377386 B2 JP3377386 B2 JP 3377386B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- ion implantation
- gate electrode
- manufacturing
- type impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000009792 diffusion process Methods 0.000 claims description 70
- 239000012535 impurity Substances 0.000 claims description 52
- 239000000758 substrate Substances 0.000 claims description 29
- 238000005468 ion implantation Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 17
- 150000002500 ions Chemical class 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 238000003860 storage Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 61
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000006059 cover glass Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- -1 which is required Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
不揮発性半導体記憶装置の製造方法に関するものであ
る。
不揮発性半導体記憶装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】不揮発性半導体記憶装置の微細化のため
には、メモリセルトランジスタの短チャンネル効果を抑
制するために、Ｐ型シリコン基板を用いた場合、浮遊ゲ
ートのドレイン端部付近にＰ-型不純物拡散層を形成す
る必要がある。一方、ソース拡散層は、ソース拡散層と
シリコン基板間の接合耐圧を高めるため、不純物濃度分
布を緩やかにする必要がある。このため、Ｐ-型不純物
拡散層は、浮遊ゲートのドレイン端部付近にのみ形成す
ることが望ましい。
には、メモリセルトランジスタの短チャンネル効果を抑
制するために、Ｐ型シリコン基板を用いた場合、浮遊ゲ
ートのドレイン端部付近にＰ-型不純物拡散層を形成す
る必要がある。一方、ソース拡散層は、ソース拡散層と
シリコン基板間の接合耐圧を高めるため、不純物濃度分
布を緩やかにする必要がある。このため、Ｐ-型不純物
拡散層は、浮遊ゲートのドレイン端部付近にのみ形成す
ることが望ましい。
【０００３】図２は不揮発性半導体記憶装置のメモリセ
ルアレイの平面図を示しており、図１は図２におけるＡ
−Ａ断面での従来の不揮発性半導体記憶装置の製造工程
を示す図である。
ルアレイの平面図を示しており、図１は図２におけるＡ
−Ａ断面での従来の不揮発性半導体記憶装置の製造工程
を示す図である。
【０００４】まず、図２に示すように、Ｐ-型シリコン
基板１に素子分離用のフィールド酸化膜２１をＬＯＣＯ
Ｓ法により形成し、素子活性領域の表面にトンネル酸化
膜２を熱酸化により形成する。
基板１に素子分離用のフィールド酸化膜２１をＬＯＣＯ
Ｓ法により形成し、素子活性領域の表面にトンネル酸化
膜２を熱酸化により形成する。
【０００５】次に、図１（ａ）に示すように、多結晶シ
リコン膜３をＬＰ−ＣＶＤ法により全面に堆積し、多結
晶シリコン膜３上にフォトリソ技術により列方向に縞状
に延びるレジストパターン（図示せず。）を形成する。
このレジストパターンをマスクに多結晶シリコン膜３を
エッチングした後、レジストパターンを除去し、その
後、多結晶シリコン膜３上に絶縁膜として、ＯＮＯ膜４
を形成する。更に多結晶シリコン膜とタングステンシリ
サイド（ＷＳｉ）膜とからなるポリサイド膜５をＣＶＤ
法により、全面に形成する。
リコン膜３をＬＰ−ＣＶＤ法により全面に堆積し、多結
晶シリコン膜３上にフォトリソ技術により列方向に縞状
に延びるレジストパターン（図示せず。）を形成する。
このレジストパターンをマスクに多結晶シリコン膜３を
エッチングした後、レジストパターンを除去し、その
後、多結晶シリコン膜３上に絶縁膜として、ＯＮＯ膜４
を形成する。更に多結晶シリコン膜とタングステンシリ
サイド（ＷＳｉ）膜とからなるポリサイド膜５をＣＶＤ
法により、全面に形成する。
【０００６】次に、ポリサイド膜５上にフォトリソ技術
により、行方向に縞状に延びるレジストパターン６を形
成する。そして、このレジストパターン６をマスクにポ
リサイド膜５をパターニングした後、同じレジストパタ
ーン６により、多結晶シリコン膜３をパターニングす
る。その結果、図１（ｂ）に示すように、ポリサイド膜
で制御ゲート（図２における符号５）が形成されるとと
もに、多結晶シリコン膜（図２における符号３）がメモ
リセル毎に分断されて浮遊ゲートが形成される。
により、行方向に縞状に延びるレジストパターン６を形
成する。そして、このレジストパターン６をマスクにポ
リサイド膜５をパターニングした後、同じレジストパタ
ーン６により、多結晶シリコン膜３をパターニングす
る。その結果、図１（ｂ）に示すように、ポリサイド膜
で制御ゲート（図２における符号５）が形成されるとと
もに、多結晶シリコン膜（図２における符号３）がメモ
リセル毎に分断されて浮遊ゲートが形成される。
【０００７】次に、図２に示すような、ソース拡散層を
形成するためのレジストパターン１２をフォトリソ技術
により形成する。続いて、レジストパターン１２と制御
ゲート５のタングステンシリサイド（ＷＳｉ）膜とをマ
スクに、フィールド酸化膜２１をエッチング除去した後
（図２のフィールド酸化膜のうち斜線部分）、図１
（ｃ）に示すように、レジストパターン１２を残したま
ま、リンをドーズ量５×１０13ｃｍ-2の条件で、シリコ
ン基板にイオンを注入し、Ｎ-不純物拡散層７を形成す
る。
形成するためのレジストパターン１２をフォトリソ技術
により形成する。続いて、レジストパターン１２と制御
ゲート５のタングステンシリサイド（ＷＳｉ）膜とをマ
スクに、フィールド酸化膜２１をエッチング除去した後
（図２のフィールド酸化膜のうち斜線部分）、図１
（ｃ）に示すように、レジストパターン１２を残したま
ま、リンをドーズ量５×１０13ｃｍ-2の条件で、シリコ
ン基板にイオンを注入し、Ｎ-不純物拡散層７を形成す
る。
【０００８】次に、レジストパターン１２を除去した
後、図１（ｄ）に示すように、制御ゲート５をマスクに
砒素（Ａｓ）をドーズ量４×１０15ｃｍ-2の条件でイオ
ン注入し、Ｎ+ソース拡散層９及びＮ+ドレイン拡散層１
０を形成する。
後、図１（ｄ）に示すように、制御ゲート５をマスクに
砒素（Ａｓ）をドーズ量４×１０15ｃｍ-2の条件でイオ
ン注入し、Ｎ+ソース拡散層９及びＮ+ドレイン拡散層１
０を形成する。
【０００９】次に、図１（ｅ）に示すように、Ｎ+ソー
ス拡散層をフォトリソ技術によりレジストパターン１３
で覆い、半導体基板の法線方向に対して１０〜４０°の
傾斜した角度で、半導体基板の法線を回転軸として、半
導体基板を回転させつつ、隣接するメモリセルで共有す
るドレイン拡散層１０にボロンを注入することで、浮遊
ゲートのドレイン拡散層１０の端部付近にＰ-不純物拡
散層１１を形成する。レジストパターン１３はＮ+ソー
ス拡散層９を覆うことにより、該Ｎ+ソース拡散層９へ
のボロンの注入が防止され、ソース拡散層・シリコン基
板間の接合耐圧の低下を防止する。
ス拡散層をフォトリソ技術によりレジストパターン１３
で覆い、半導体基板の法線方向に対して１０〜４０°の
傾斜した角度で、半導体基板の法線を回転軸として、半
導体基板を回転させつつ、隣接するメモリセルで共有す
るドレイン拡散層１０にボロンを注入することで、浮遊
ゲートのドレイン拡散層１０の端部付近にＰ-不純物拡
散層１１を形成する。レジストパターン１３はＮ+ソー
ス拡散層９を覆うことにより、該Ｎ+ソース拡散層９へ
のボロンの注入が防止され、ソース拡散層・シリコン基
板間の接合耐圧の低下を防止する。
【００１０】この結果、メモリセルトランジスタが形成
される。その後、レジストパターン１３を除去した後、
層間絶縁膜（図示せず）を全面にＣＶＤ法により形成
し、Ｎ+ドレイン拡散層１０にコンタクト２２を形成
し、メタル配線、カバーグラス（図示せず）を形成し、
不揮発性半導体記憶装置を完成させる。
される。その後、レジストパターン１３を除去した後、
層間絶縁膜（図示せず）を全面にＣＶＤ法により形成
し、Ｎ+ドレイン拡散層１０にコンタクト２２を形成
し、メタル配線、カバーグラス（図示せず）を形成し、
不揮発性半導体記憶装置を完成させる。
【００１１】浮遊ゲートのドレイン拡散層の端部付近に
Ｐ-不純物拡散層を形成する方法も、特開平４−３３４
０６８号公報に開示されている。これは、浮遊ゲート電
極のドレイン拡散層端部付近の不純物濃度を高くするこ
とは開示されているが、ソース拡散層端部付近のＰ-不
純物拡散層をＮ型不純物を注入することによって打ち消
すことは記載されていない。
Ｐ-不純物拡散層を形成する方法も、特開平４−３３４
０６８号公報に開示されている。これは、浮遊ゲート電
極のドレイン拡散層端部付近の不純物濃度を高くするこ
とは開示されているが、ソース拡散層端部付近のＰ-不
純物拡散層をＮ型不純物を注入することによって打ち消
すことは記載されていない。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法においては、浮遊ゲートのドレイン端部
付近のみに、Ｐ-型不純物拡散層を形成するための別途
専用のフォトリソ工程が必要であり、製造工程が増え、
製造コストが上がるという問題点がある。
装置の製造方法においては、浮遊ゲートのドレイン端部
付近のみに、Ｐ-型不純物拡散層を形成するための別途
専用のフォトリソ工程が必要であり、製造工程が増え、
製造コストが上がるという問題点がある。
【００１３】本発明は、浮遊ゲートのドレイン端部付近
にＰ-不純物拡散層を形成する専用フォトリソ工程が不
必要になり、製造コストを抑えさえることができる半導
体装置の製造工程を提供することを目的とする。
にＰ-不純物拡散層を形成する専用フォトリソ工程が不
必要になり、製造コストを抑えさえることができる半導
体装置の製造工程を提供することを目的とする。
【００１４】
【課題を解決するための手段】請求項１記載の不揮発性
半導体記憶装置の製造方法は、半導体基板上にゲート絶
縁膜を介して平行に複数のゲート電極部を形成した後、
所定の形状の開口部を有するフォトレジストをマスク
に、第１の導電型不純物をイオン注入し、低濃度ソース
拡散層を形成する第１の工程と、該フォトレジストをマ
スクに、上記第１の工程のイオン注入より高濃度の第１
の導電型不純物を、半導体基板の法線方向に対して傾斜
した角度で、ゲート電極部の低濃度ソース拡散層端部を
含む所定の領域にイオン注入を行う第２の工程と、上記
ゲート電極部をマスクに、上記第１の工程のイオン注入
より高濃度の第１の導電型不純物をイオン注入し、高濃
度ソース拡散層及びドレイン拡散層を形成する第３の工
程と、上記ゲート電極部をマスクに、半導体基板の法線
方向に対して傾斜した角度で、上記ゲート電極部のドレ
イン拡散層端部を含む所定の領域及び上記ゲート電極部
の高濃度ソース拡散層端部を含む所定の領域に第２の導
電型の不純物をイオン注入し、上記ソース拡散層端部に
注入された上記第２の不純物は第２の工程で注入された
第１の導電型不純物で打ち消され、上記ドレイン拡散層
端部を含む領域にのみ第２の導電型の不純物拡散層を形
成する第４の工程を有することを特徴とするものであ
る。
半導体記憶装置の製造方法は、半導体基板上にゲート絶
縁膜を介して平行に複数のゲート電極部を形成した後、
所定の形状の開口部を有するフォトレジストをマスク
に、第１の導電型不純物をイオン注入し、低濃度ソース
拡散層を形成する第１の工程と、該フォトレジストをマ
スクに、上記第１の工程のイオン注入より高濃度の第１
の導電型不純物を、半導体基板の法線方向に対して傾斜
した角度で、ゲート電極部の低濃度ソース拡散層端部を
含む所定の領域にイオン注入を行う第２の工程と、上記
ゲート電極部をマスクに、上記第１の工程のイオン注入
より高濃度の第１の導電型不純物をイオン注入し、高濃
度ソース拡散層及びドレイン拡散層を形成する第３の工
程と、上記ゲート電極部をマスクに、半導体基板の法線
方向に対して傾斜した角度で、上記ゲート電極部のドレ
イン拡散層端部を含む所定の領域及び上記ゲート電極部
の高濃度ソース拡散層端部を含む所定の領域に第２の導
電型の不純物をイオン注入し、上記ソース拡散層端部に
注入された上記第２の不純物は第２の工程で注入された
第１の導電型不純物で打ち消され、上記ドレイン拡散層
端部を含む領域にのみ第２の導電型の不純物拡散層を形
成する第４の工程を有することを特徴とするものであ
る。
【００１５】また、請求項２記載の不揮発性半導体記憶
装置の製造方法は、上記第２の工程のイオン注入と上記
第４の工程のイオン注入とが同じ傾斜角度で注入される
ことを特徴とする、請求項１記載の不揮発性半導体記憶
装置の製造方法である。
装置の製造方法は、上記第２の工程のイオン注入と上記
第４の工程のイオン注入とが同じ傾斜角度で注入される
ことを特徴とする、請求項１記載の不揮発性半導体記憶
装置の製造方法である。
【００１６】また、請求項３記載の不揮発性半導体記憶
装置の製造方法は、上記第２の工程のイオン注入により
注入された不純物の飛程と上記第４の工程のイオン注入
により注入された不純物の飛程とが等しいことを特徴と
する、請求項１又は請求項２記載の不揮発性半導体記憶
装置の製造方法である。
装置の製造方法は、上記第２の工程のイオン注入により
注入された不純物の飛程と上記第４の工程のイオン注入
により注入された不純物の飛程とが等しいことを特徴と
する、請求項１又は請求項２記載の不揮発性半導体記憶
装置の製造方法である。
【００１７】更に、請求項４記載の半導体装置の製造方
法は、上記ゲート電極部が、浮遊ゲート、絶縁膜及び制
御ゲートからなることを特徴とする、請求項１乃至請求
項３のいずれかに記載の半導体装置の製造方法である。
法は、上記ゲート電極部が、浮遊ゲート、絶縁膜及び制
御ゲートからなることを特徴とする、請求項１乃至請求
項３のいずれかに記載の半導体装置の製造方法である。
【００１８】上記構成により、ソース端部付近に注入さ
れるＰ型不純物は、予め注入されたＮ型不純物により打
ち消される。その結果、ソース接合は、基板に対して緩
やかな濃度分布を得ることが可能であり、浮遊ゲートの
ドレイン端部付近にのみ、専用のフォトリソ工程なし
で、Ｐ-不純物拡散層を形成することができる。
れるＰ型不純物は、予め注入されたＮ型不純物により打
ち消される。その結果、ソース接合は、基板に対して緩
やかな濃度分布を得ることが可能であり、浮遊ゲートの
ドレイン端部付近にのみ、専用のフォトリソ工程なし
で、Ｐ-不純物拡散層を形成することができる。
【００１９】
【発明の実施の形態】以下、一実施の形態に基づいて、
本発明を詳細に説明する。
本発明を詳細に説明する。
【００２０】図３は図２におけるＡ−Ａ断面での本発明
の一実施の形態の半導体装置の製造工程図である。図３
及び図２において、１はＰ型シリコン基板、２はトンネ
ル酸化膜、３は浮遊ゲート、４はＯＮＯ膜、５は制御ゲ
ート、６はフォトレジスト、７はＮ-ソース拡散層、８
はＮ-不純物拡散層、９はＮ+ソース拡散層、１０はＮ+
ドレイン拡散層、１１はＰ-不純物拡散層、１２、１３
はレジストパターン、２１はフィールド酸化膜、２２は
コンタクトを示す。
の一実施の形態の半導体装置の製造工程図である。図３
及び図２において、１はＰ型シリコン基板、２はトンネ
ル酸化膜、３は浮遊ゲート、４はＯＮＯ膜、５は制御ゲ
ート、６はフォトレジスト、７はＮ-ソース拡散層、８
はＮ-不純物拡散層、９はＮ+ソース拡散層、１０はＮ+
ドレイン拡散層、１１はＰ-不純物拡散層、１２、１３
はレジストパターン、２１はフィールド酸化膜、２２は
コンタクトを示す。
【００２１】以下、図３を用いて、Ｎチャンネル型のメ
モリセルトランジスタを例に取り、本発明の半導体装置
の製造工程を説明する。
モリセルトランジスタを例に取り、本発明の半導体装置
の製造工程を説明する。
【００２２】まず、従来技術と同様に、図２に示すよう
に、Ｐ-型シリコン基板１上に素子分離用のフィールド
酸化膜２１をＬＯＣＯＳ法により形成し、素子活性領域
の表面にトンネル酸化膜２を熱酸化により形成する。
に、Ｐ-型シリコン基板１上に素子分離用のフィールド
酸化膜２１をＬＯＣＯＳ法により形成し、素子活性領域
の表面にトンネル酸化膜２を熱酸化により形成する。
【００２３】次に、図３（ａ）に示すように、トンネル
酸化膜２の上に多結晶シリコン膜３をＬＰ−ＣＶＤ法に
より、全面に堆積し、多結晶シリコン膜３上に、フォト
リソ技術により、列方向に縞状に延びるレジストパター
ン（図示せず）を形成する。
酸化膜２の上に多結晶シリコン膜３をＬＰ−ＣＶＤ法に
より、全面に堆積し、多結晶シリコン膜３上に、フォト
リソ技術により、列方向に縞状に延びるレジストパター
ン（図示せず）を形成する。
【００２４】このレジストパターンをマスクに多結晶シ
リコン膜３をエッチングした後、レジストパターンを除
去し、その後多結晶シリコン膜上に絶縁膜として、ＯＮ
Ｏ膜４を形成する。更に、多結晶シリコン膜とタングス
テンシリサイドからなるポリサイド膜５をＣＶＤ法によ
り全面に堆積する。
リコン膜３をエッチングした後、レジストパターンを除
去し、その後多結晶シリコン膜上に絶縁膜として、ＯＮ
Ｏ膜４を形成する。更に、多結晶シリコン膜とタングス
テンシリサイドからなるポリサイド膜５をＣＶＤ法によ
り全面に堆積する。
【００２５】次に、図３（ｂ）に示すように、ポリサイ
ド膜上にフォトリソ技術により、行方向に縞状に延びる
レジストパターン１２を形成し、このレジストパターン
１２をマスクにポリサイド膜５をパターニングする。そ
の後、同じレジストパターン１２を用いて、多結晶シリ
コン膜３をパターニングする。その結果、ポリサイド膜
５で制御ゲート５が形成されるとともに、多結晶シリコ
ン膜３がメモリセル毎に分断されて浮遊ゲートが形成さ
れる。
ド膜上にフォトリソ技術により、行方向に縞状に延びる
レジストパターン１２を形成し、このレジストパターン
１２をマスクにポリサイド膜５をパターニングする。そ
の後、同じレジストパターン１２を用いて、多結晶シリ
コン膜３をパターニングする。その結果、ポリサイド膜
５で制御ゲート５が形成されるとともに、多結晶シリコ
ン膜３がメモリセル毎に分断されて浮遊ゲートが形成さ
れる。
【００２６】続いて、従来技術と同様に、ソースライン
を形成するため、図２に示すように、ソースライン領域
が開口したレジストパターン１３をフォトリソ技術によ
り形成する。このレジストパターン１３と制御ゲート５
とをマスクにフィールド酸化膜２１をエッチング除去し
た後、図３（ｃ）に示すように、このレジストパターン
１３を残したまま、例えば、リンをエネルギーを５０Ｋ
ｅＶ、ドーズ量を５×１０13ｃｍ-2の条件で、シリコン
基板１にイオン注入する。
を形成するため、図２に示すように、ソースライン領域
が開口したレジストパターン１３をフォトリソ技術によ
り形成する。このレジストパターン１３と制御ゲート５
とをマスクにフィールド酸化膜２１をエッチング除去し
た後、図３（ｃ）に示すように、このレジストパターン
１３を残したまま、例えば、リンをエネルギーを５０Ｋ
ｅＶ、ドーズ量を５×１０13ｃｍ-2の条件で、シリコン
基板１にイオン注入する。
【００２７】次に、図３（ｄ）に示すように、レジスト
パターン１３を残したまま、後工程で注入されるソース
端部付近のＰ-型不純物を打ち消すために、シリコン基
板１の法線方向に対して１０〜４０°の傾斜した角度で
リンを例えばエネルギーを１６０ＫｅＶ、ドーズ量を５
×１０13ｃｍ-2のイオン注入をすることで、ソース端部
付近にＮ-不純物拡散層８を形成する。
パターン１３を残したまま、後工程で注入されるソース
端部付近のＰ-型不純物を打ち消すために、シリコン基
板１の法線方向に対して１０〜４０°の傾斜した角度で
リンを例えばエネルギーを１６０ＫｅＶ、ドーズ量を５
×１０13ｃｍ-2のイオン注入をすることで、ソース端部
付近にＮ-不純物拡散層８を形成する。
【００２８】次に、レジストパターン１３を除去した
後、図３（ｅ）に示すように、制御ゲート５をマスク
に、Ａｓを例えばドーズ量４×１０15ｃｍ-2の条件で、
イオン注入し、Ｎ+ソース拡散層９及びＮ+ドレイン拡散
層１０を形成する。その後、フォトレジストなしに、ポ
リサイド膜からなる制御ゲート５をマスクに、シリコン
基板１の法線方向に対して、１０°以上で且つ４０°以
下の傾斜した角度で、シリコン基板１の法線を回転軸と
して、シリコン基板１を回転させつつ、ボロンを例えば
加速エネルギーを５０ＫｅＶ、ドーズ量を５×１０13ｃ
ｍ-2の条件でイオン注入する。
後、図３（ｅ）に示すように、制御ゲート５をマスク
に、Ａｓを例えばドーズ量４×１０15ｃｍ-2の条件で、
イオン注入し、Ｎ+ソース拡散層９及びＮ+ドレイン拡散
層１０を形成する。その後、フォトレジストなしに、ポ
リサイド膜からなる制御ゲート５をマスクに、シリコン
基板１の法線方向に対して、１０°以上で且つ４０°以
下の傾斜した角度で、シリコン基板１の法線を回転軸と
して、シリコン基板１を回転させつつ、ボロンを例えば
加速エネルギーを５０ＫｅＶ、ドーズ量を５×１０13ｃ
ｍ-2の条件でイオン注入する。
【００２９】結果として、ドレイン拡散層端部、及びソ
ース拡散層端部付近の両方にＰ型不純物が注入される
が、Ｎ+ソース拡散層９端部付近には、予め、Ｎ-不純物
拡散層８が形成されているため、注入されたＰ型不純物
は打ち消される。この結果、図３（ｆ）に示すように、
Ｎ+ドレイン拡散層１０端部付近にのみＰ-不純物拡散層
１１が形成される。
ース拡散層端部付近の両方にＰ型不純物が注入される
が、Ｎ+ソース拡散層９端部付近には、予め、Ｎ-不純物
拡散層８が形成されているため、注入されたＰ型不純物
は打ち消される。この結果、図３（ｆ）に示すように、
Ｎ+ドレイン拡散層１０端部付近にのみＰ-不純物拡散層
１１が形成される。
【００３０】その後、層間絶縁膜（図示せず）を全面に
ＣＶＤ法により形成し、Ｎ+ドレイン拡散層にコンタク
ト２２を形成し、メタル配線、カバーグラスを形成し、
不揮発性半導体記憶装置を完成させる。
ＣＶＤ法により形成し、Ｎ+ドレイン拡散層にコンタク
ト２２を形成し、メタル配線、カバーグラスを形成し、
不揮発性半導体記憶装置を完成させる。
【００３１】浮遊ゲートのソース端部付近に注入される
Ｐ-型不純物を完全に打ち消すために、ボロンにイオン
注入における飛程とＮ型不純物、例えば砒素あるいはリ
ンのイオン注入における飛程が等しくなるように、砒素
あるいはリンのイオン注入のエネルギーを設定する。ま
た、ボロンとＮ型不純物のイオン注入における傾斜角度
の同じにすることが望ましい。
Ｐ-型不純物を完全に打ち消すために、ボロンにイオン
注入における飛程とＮ型不純物、例えば砒素あるいはリ
ンのイオン注入における飛程が等しくなるように、砒素
あるいはリンのイオン注入のエネルギーを設定する。ま
た、ボロンとＮ型不純物のイオン注入における傾斜角度
の同じにすることが望ましい。
【００３２】浮遊ゲートのソース拡散層端部にも注入さ
れるＰ型不純物を打ち消すためのリンのイオン注入の半
導体基板の法線方向に対する傾斜角度が大きい場合、レ
ジストの影となって注入されないことを証明する。図４
に示すように、Ａは０．３５μｍ、ゲート長は０．６μ
ｍであるから、レジスト端をゲート中央とすると、Ｂは
約１．１μｍ必要であり、θ≧４０°では、レジストの
影となり、注入されない。レジストの線幅ばらつきとア
ライメントずれを考慮し、マージンをとってθ＝３０°
で注入することが望ましい。尚、図４における符号Ｃ
は、フォト後線幅ばらつきとなるアライメントずれがあ
った場合の、ワーストケースで約０．３μｍとなるよう
に、設計値として０．４５μｍとする。
れるＰ型不純物を打ち消すためのリンのイオン注入の半
導体基板の法線方向に対する傾斜角度が大きい場合、レ
ジストの影となって注入されないことを証明する。図４
に示すように、Ａは０．３５μｍ、ゲート長は０．６μ
ｍであるから、レジスト端をゲート中央とすると、Ｂは
約１．１μｍ必要であり、θ≧４０°では、レジストの
影となり、注入されない。レジストの線幅ばらつきとア
ライメントずれを考慮し、マージンをとってθ＝３０°
で注入することが望ましい。尚、図４における符号Ｃ
は、フォト後線幅ばらつきとなるアライメントずれがあ
った場合の、ワーストケースで約０．３μｍとなるよう
に、設計値として０．４５μｍとする。
【００３３】また、浮遊ゲートのソース拡散層端部にも
注入されるＰ型不純物を打ち消すためのリンのイオン注
入の半導体基板の法線方向に対する傾斜角度が小さい場
合には、ドレイン接合端部にイオン注入することができ
ない。本実施の形態においては、ドレイン拡散層のゲー
ト端からの接合の横方向の伸びは、０．０５〜０．１５
μｍであるから、リンを１６０ＫｅＶで注入した場合、
θ＜１０°では、リンはドレイン接合内部にしか注入さ
れない。したがって、ドレイン拡散層端部にイオン注入
するには、θ≧１０°で注入する必要がある。
注入されるＰ型不純物を打ち消すためのリンのイオン注
入の半導体基板の法線方向に対する傾斜角度が小さい場
合には、ドレイン接合端部にイオン注入することができ
ない。本実施の形態においては、ドレイン拡散層のゲー
ト端からの接合の横方向の伸びは、０．０５〜０．１５
μｍであるから、リンを１６０ＫｅＶで注入した場合、
θ＜１０°では、リンはドレイン接合内部にしか注入さ
れない。したがって、ドレイン拡散層端部にイオン注入
するには、θ≧１０°で注入する必要がある。
【００３４】尚、本実施の形態では、傾斜イオン注に用
いるＰ型不純物イオンとして、ボロンを用いたがフッ化
ボロン（ＢＦ2）を用いてもよい。また、Ｐチャンネル
セルについても本発明は適用可能である。
いるＰ型不純物イオンとして、ボロンを用いたがフッ化
ボロン（ＢＦ2）を用いてもよい。また、Ｐチャンネル
セルについても本発明は適用可能である。
【００３５】更に、本発明においては、ドレイン拡散層
が共有する構成について説明を行ったが、ソース若しく
はドレインを共有しない構造等においては、半導体基板
を回転させずに、所望の傾斜させた角度でイオン注入を
行うことにより、本発明の効果を奏することができる。
また、本発明は不揮発性半導体記憶装置に限定されるも
のではない。
が共有する構成について説明を行ったが、ソース若しく
はドレインを共有しない構造等においては、半導体基板
を回転させずに、所望の傾斜させた角度でイオン注入を
行うことにより、本発明の効果を奏することができる。
また、本発明は不揮発性半導体記憶装置に限定されるも
のではない。
【００３６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、基板に対して緩やかな濃度分布を有するソース
接合と浮遊ゲートのドレイン拡散層端部付近にＰ-不純
物拡散層を従来必要であったＰ-不純物拡散層の形成用
フォトマスクを用意することなく、大容量、高信頼性に
適するメモリセルトランジスタを低コストで形成するこ
とが可能となり、半導体装置、特に不揮発性半導体記憶
装置の製造コストを小さくすることが可能となる。
よれば、基板に対して緩やかな濃度分布を有するソース
接合と浮遊ゲートのドレイン拡散層端部付近にＰ-不純
物拡散層を従来必要であったＰ-不純物拡散層の形成用
フォトマスクを用意することなく、大容量、高信頼性に
適するメモリセルトランジスタを低コストで形成するこ
とが可能となり、半導体装置、特に不揮発性半導体記憶
装置の製造コストを小さくすることが可能となる。
【００３７】また、請求項２又は請求項３に記載の本発
明を用いることにより、浮遊ゲートのソース端部付近に
注入される不純物を完全に打ち消すことができる。
明を用いることにより、浮遊ゲートのソース端部付近に
注入される不純物を完全に打ち消すことができる。
【図１】従来の不揮発性半導体記憶装置の製造工程図で
ある。
ある。
【図２】不揮発性半導体記憶装置の平面図である。
【図３】本発明の一実施の形態の不揮発性半導体記憶装
置の製造工程図である。
置の製造工程図である。
【図４】注入角が大きい場合に、レジストの影となって
シリコン基板に不純物が注入されたいことの説明に供す
る図である。
シリコン基板に不純物が注入されたいことの説明に供す
る図である。
１ Ｐ型シリコン基板
２ トンネル酸化膜
３ 浮遊ゲート
４ ＯＮＯ膜
５ 制御ゲート
６ フォトレジスト
７ Ｎ-ソース拡散層
８ Ｎ-不純物拡散層
９ Ｎ+ソース拡散層
１０ Ｎ+ドレイン拡散層
１１ Ｐ-不純物拡散層
１２、１３ レジストパターン
２１ フィールド酸化膜
２２ コンタクト
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/788
Claims (4)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して平
行に複数のゲート電極部を形成した後、所定の形状の開
口部を有するフォトレジストをマスクに、第１の導電型
不純物をイオン注入し、低濃度ソース拡散層を形成する
第１の工程と、 該フォトレジストをマスクに、上記第１の工程のイオン
注入より高濃度の第１の導電型不純物を、半導体基板の
法線方向に対して傾斜した角度で、ゲート電極部の低濃
度ソース拡散層端部を含む所定の領域にイオン注入を行
う第２の工程と、 上記ゲート電極部をマスクに、上記第１の工程のイオン
注入より高濃度の第１の導電型不純物をイオン注入し、
高濃度ソース拡散層及びドレイン拡散層を形成する第３
の工程と、 上記ゲート電極部をマスクに、半導体基板の法線方向に
対して傾斜した角度で、上記ゲート電極部のドレイン拡
散層端部を含む所定の領域及び上記ゲート電極部の高濃
度ソース拡散層端部を含む所定の領域に第２の導電型の
不純物をイオン注入し、上記ソース拡散層端部に注入さ
れた上記第２の不純物は第２の工程で注入された第１の
導電型不純物で打ち消され、上記ドレイン拡散層端部を
含む領域にのみ第２の導電型の不純物拡散層を形成する
第４の工程を有することを特徴とする、不揮発性半導体
記憶装置の製造方法。 - 【請求項２】 上記第２の工程のイオン注入と上記第４
の工程のイオン注入とが同じ傾斜角度で注入されること
を特徴とする、請求項１記載の不揮発性半導体記憶装置
の製造方法。 - 【請求項３】 上記第２の工程のイオン注入により注入
された不純物の飛程と上記第４の工程のイオン注入によ
り注入された不純物の飛程とが等しいことを特徴とす
る、請求項１又は請求項２記載の不揮発性半導体記憶装
置の製造方法。 - 【請求項４】 上記ゲート電極部が、浮遊ゲート、絶縁
膜及び制御ゲートからなることを特徴とする、請求項１
乃至請求項３のいずれかに記載の不揮発性半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34320296A JP3377386B2 (ja) | 1996-12-24 | 1996-12-24 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34320296A JP3377386B2 (ja) | 1996-12-24 | 1996-12-24 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189980A JPH10189980A (ja) | 1998-07-21 |
| JP3377386B2 true JP3377386B2 (ja) | 2003-02-17 |
Family
ID=18359711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34320296A Expired - Fee Related JP3377386B2 (ja) | 1996-12-24 | 1996-12-24 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3377386B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103715145B (zh) * | 2012-09-29 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | Nor快闪存储器的形成方法 |
-
1996
- 1996-12-24 JP JP34320296A patent/JP3377386B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10189980A (ja) | 1998-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4545256B2 (ja) | サイドウオールスプリットゲートフラッシュトランジスタの集積方法 | |
| JP4210347B2 (ja) | 高耐圧トランジスタ及びその製造方法 | |
| KR0161399B1 (ko) | 불휘발성 메모리장치 및 그 제조방법 | |
| US6514830B1 (en) | Method of manufacturing high voltage transistor with modified field implant mask | |
| US6027971A (en) | Methods of forming memory devices having protected gate electrodes | |
| US6479346B1 (en) | Semiconductor memory device and fabrication method thereof | |
| JP3193845B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000340681A (ja) | マスクｒｏｍ及びその製造方法 | |
| US6806143B2 (en) | Self-aligned source pocket for flash memory cells | |
| JP2945969B2 (ja) | 不揮発性メモリデバイス並びにその製造方法 | |
| JP3075192B2 (ja) | 半導体装置の製造方法 | |
| US6008093A (en) | Method of making a mask ROM | |
| KR100295936B1 (ko) | 비휘발성반도체메모리장치및그제조방법 | |
| KR100351051B1 (ko) | 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법 | |
| JP3377386B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0521811A (ja) | 半導体装置及びその製造方法 | |
| JPH0147905B2 (ja) | ||
| KR100211072B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| JP3139275B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR100371284B1 (ko) | 플랫 셀형 반도체 메모리 장치의 제조 방법 | |
| JPH08102531A (ja) | 半導体記憶装置及びその製造方法 | |
| KR100303916B1 (ko) | 플레쉬 메모리 셀의 제조방법 | |
| JPH0851145A (ja) | 半導体装置及びその製造方法 | |
| JPH1126609A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH1084051A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071206 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081206 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091206 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |