JPH0851145A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0851145A JPH0851145A JP7160049A JP16004995A JPH0851145A JP H0851145 A JPH0851145 A JP H0851145A JP 7160049 A JP7160049 A JP 7160049A JP 16004995 A JP16004995 A JP 16004995A JP H0851145 A JPH0851145 A JP H0851145A
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- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【目的】 ＥＥＰＲＯＭのメモリセル面積を縮小化す
る。 【構成】 フィールドシールド素子分離構造の端部のシ
リコン基板１０１内にソース／ドレイン拡散層１０５を
形成し、ワード線１１０に沿った方向にチャネルを形成
する。ソース／ドレイン拡散層１０５は、フィールドシ
ールド素子分離構造をマスクとした斜めイオン注入法で
形成する。
る。 【構成】 フィールドシールド素子分離構造の端部のシ
リコン基板１０１内にソース／ドレイン拡散層１０５を
形成し、ワード線１１０に沿った方向にチャネルを形成
する。ソース／ドレイン拡散層１０５は、フィールドシ
ールド素子分離構造をマスクとした斜めイオン注入法で
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、フィールドシールド素
子分離構造を備えた半導体装置及びその製造方法に関
し、例えば、ＤＲＡＭ（Dynamic Random Access Memor
y) 、ＥＥＰＲＯＭ（Electrically Erasable Programma
ble Read Only Memory)、フラッシュメモリ等の半導体
記憶装置及びその製造方法に適用して特に好適なもので
ある。
子分離構造を備えた半導体装置及びその製造方法に関
し、例えば、ＤＲＡＭ（Dynamic Random Access Memor
y) 、ＥＥＰＲＯＭ（Electrically Erasable Programma
ble Read Only Memory)、フラッシュメモリ等の半導体
記憶装置及びその製造方法に適用して特に好適なもので
ある。
【０００２】
【従来の技術】半導体記憶装置等の半導体装置に従来用
いられてきた素子分離法としては、例えば、特開平５−
１３６４２９号公報に開示されているＬＯＣＯＳ（loca
l oxidation of silicon) 法や、特開平５−１９８７７
８号公報及び "A 3.6 μm2 Memory Cell Structure for
16 MB EPROM" （Y. Hisamune et al., IEDM-89, 1989,
pp583-586）に開示されているトレンチ分離法がある。
ＬＯＣＯＳ法は製造方法が簡便で、且つ、欠陥の発生を
比較的制御しやすいという利点を有する。
いられてきた素子分離法としては、例えば、特開平５−
１３６４２９号公報に開示されているＬＯＣＯＳ（loca
l oxidation of silicon) 法や、特開平５−１９８７７
８号公報及び "A 3.6 μm2 Memory Cell Structure for
16 MB EPROM" （Y. Hisamune et al., IEDM-89, 1989,
pp583-586）に開示されているトレンチ分離法がある。
ＬＯＣＯＳ法は製造方法が簡便で、且つ、欠陥の発生を
比較的制御しやすいという利点を有する。
【０００３】しかし、ＬＳＩのより高集積化の要請に伴
い、ＬＯＣＯＳ法には、以下のような問題が生じてき
た。すなわち、加工上の観点からは、バーズビークの発
生や必要酸化膜厚による素子分離のピッチの問題であ
る。また、電気特性上の観点からは、不純物の横方向拡
散に関連したフィールド反転、短チャネル効果及びパン
チスルーの問題である。
い、ＬＯＣＯＳ法には、以下のような問題が生じてき
た。すなわち、加工上の観点からは、バーズビークの発
生や必要酸化膜厚による素子分離のピッチの問題であ
る。また、電気特性上の観点からは、不純物の横方向拡
散に関連したフィールド反転、短チャネル効果及びパン
チスルーの問題である。
【０００４】図４は、ＬＯＣＯＳ法を用いて素子分離を
行った従来のスタックドゲート型ＥＥＰＲＯＭメモリセ
ルのワード線（制御ゲート）に沿った方向の断面図を示
す。
行った従来のスタックドゲート型ＥＥＰＲＯＭメモリセ
ルのワード線（制御ゲート）に沿った方向の断面図を示
す。
【０００５】図４において、シリコン基板２０１上にＬ
ＯＣＯＳ法により素子分離酸化膜２０２が形成され、素
子分離酸化膜２０２の間の素子形成領域には、トンネル
酸化膜２０３を介して多結晶シリコン膜からなる浮遊ゲ
ート２０４が形成され、更に、浮遊ゲート２０４上に
は、絶縁膜２０５を介して多結晶シリコン膜からなるワ
ード線（制御ゲート）２０６が形成されている。
ＯＣＯＳ法により素子分離酸化膜２０２が形成され、素
子分離酸化膜２０２の間の素子形成領域には、トンネル
酸化膜２０３を介して多結晶シリコン膜からなる浮遊ゲ
ート２０４が形成され、更に、浮遊ゲート２０４上に
は、絶縁膜２０５を介して多結晶シリコン膜からなるワ
ード線（制御ゲート）２０６が形成されている。
【０００６】このような構成では、ＬＯＣＯＳ法を用い
て素子分離を行っているために、上記のような問題が微
細化及び高集積化の妨げとなっていた。特に、ＥＥＰＲ
ＯＭやフラッシュメモリの場合には、書き込みや消去の
際に、ワード線２０６に５Ｖ以上の高電圧が印加される
ために、素子分離酸化膜２０２の下に寄生チャネルが形
成されやすく、特別の配慮が必要である。
て素子分離を行っているために、上記のような問題が微
細化及び高集積化の妨げとなっていた。特に、ＥＥＰＲ
ＯＭやフラッシュメモリの場合には、書き込みや消去の
際に、ワード線２０６に５Ｖ以上の高電圧が印加される
ために、素子分離酸化膜２０２の下に寄生チャネルが形
成されやすく、特別の配慮が必要である。
【０００７】そこで、図５に示すようなトレンチ素子分
離法が提案された。
離法が提案された。
【０００８】図５は、トレンチ素子分離法を適用したス
タックドゲート型ＥＥＰＲＯＭメモリセルのワード線に
沿った方向の断面図を示す。
タックドゲート型ＥＥＰＲＯＭメモリセルのワード線に
沿った方向の断面図を示す。
【０００９】図５において、シリコン基板３０１上にト
ンネル酸化膜層３０４を介して多結晶シリコン層からな
る浮遊ゲート３０５が形成され、更に、浮遊ゲート３０
５上には絶縁層３０６を介して多結晶シリコン層からな
る制御ゲート３０７が形成されている。そして、シリコ
ン基板３０１、浮遊ゲート３０５及び制御ゲート３０７
はトレンチ３０９によってメモリセル毎に素子分離さ
れ、トレンチ３０９はトレンチ絶縁膜３０３を介してＢ
ＰＳＧ膜３０２によって埋め込まれ、制御ゲート３０７
はタングステンシリサイドのワード線３０８に接続され
ている。
ンネル酸化膜層３０４を介して多結晶シリコン層からな
る浮遊ゲート３０５が形成され、更に、浮遊ゲート３０
５上には絶縁層３０６を介して多結晶シリコン層からな
る制御ゲート３０７が形成されている。そして、シリコ
ン基板３０１、浮遊ゲート３０５及び制御ゲート３０７
はトレンチ３０９によってメモリセル毎に素子分離さ
れ、トレンチ３０９はトレンチ絶縁膜３０３を介してＢ
ＰＳＧ膜３０２によって埋め込まれ、制御ゲート３０７
はタングステンシリサイドのワード線３０８に接続され
ている。
【００１０】この構造では、トレンチ３０９によって、
素子形成領域を分離すると同時に、浮遊ゲート３０５及
び制御ゲート３０７もメモリセル毎に分離しており、微
細なセル面積を実現する。
素子形成領域を分離すると同時に、浮遊ゲート３０５及
び制御ゲート３０７もメモリセル毎に分離しており、微
細なセル面積を実現する。
【００１１】
【発明が解決しようとする課題】しかしながら、図５に
示した構造に代表されるトレンチ素子分離法では、基板
にトレンチ（溝）を形成しなければならないために、製
造工程が複雑になるという問題があった。また、トレン
チの加工時に発生する欠陥の制御も困難であった。
示した構造に代表されるトレンチ素子分離法では、基板
にトレンチ（溝）を形成しなければならないために、製
造工程が複雑になるという問題があった。また、トレン
チの加工時に発生する欠陥の制御も困難であった。
【００１２】そこで、本発明の目的は、簡便な方法で製
造でき、且つ、フィールド反転や短チャネル効果を引き
起こすことなく素子形成領域の面積を縮小できる半導体
装置及びその製造方法を提供することである。
造でき、且つ、フィールド反転や短チャネル効果を引き
起こすことなく素子形成領域の面積を縮小できる半導体
装置及びその製造方法を提供することである。
【００１３】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置は、第１の導電型の半導体
基板と、各々が、前記半導体基板の表面上に絶縁膜を介
して形成されたシールド電極を含んで、前記半導体基板
の前記表面上の第１の方向に平行に延びる複数のフィー
ルドシールド素子分離構造と、隣接する各２本の前記フ
ィールドシールド素子分離構造の間に形成された素子形
成領域と、前記各素子形成領域の前記第１の方向に延び
る互いに対向する側辺に近接する部分に形成された前記
第１の導電型と異なる第２の導電型の一対の不純物拡散
領域と、前記半導体基板の前記表面上に画定されて前記
第１の方向と交差する第２の方向に延びる互いに離隔し
た複数の横方向領域と、前記半導体基板の前記表面上の
前記横方向領域と前記素子形成領域との交差点に対応す
る部分に前記半導体基板から絶縁されて形成され、前記
横方向領域に沿って整合した複数の個々のゲート電極構
造とを備え、前記各交差点に、当該交差点に位置する一
対の前記不純物拡散領域の部分と、その間に形成された
チャネル領域と、当該交差点に形成された前記ゲート電
極構造の１つとによって１つの半導体素子が形成されて
いる。
ために、本発明の半導体装置は、第１の導電型の半導体
基板と、各々が、前記半導体基板の表面上に絶縁膜を介
して形成されたシールド電極を含んで、前記半導体基板
の前記表面上の第１の方向に平行に延びる複数のフィー
ルドシールド素子分離構造と、隣接する各２本の前記フ
ィールドシールド素子分離構造の間に形成された素子形
成領域と、前記各素子形成領域の前記第１の方向に延び
る互いに対向する側辺に近接する部分に形成された前記
第１の導電型と異なる第２の導電型の一対の不純物拡散
領域と、前記半導体基板の前記表面上に画定されて前記
第１の方向と交差する第２の方向に延びる互いに離隔し
た複数の横方向領域と、前記半導体基板の前記表面上の
前記横方向領域と前記素子形成領域との交差点に対応す
る部分に前記半導体基板から絶縁されて形成され、前記
横方向領域に沿って整合した複数の個々のゲート電極構
造とを備え、前記各交差点に、当該交差点に位置する一
対の前記不純物拡散領域の部分と、その間に形成された
チャネル領域と、当該交差点に形成された前記ゲート電
極構造の１つとによって１つの半導体素子が形成されて
いる。
【００１４】本発明の一態様では、前記複数の横方向領
域に夫々形成された複数のゲート配線層を更に含み、前
記各ゲート配線層が、関連する前記横方向領域の１つに
沿って整合する前記半導体素子の共通の制御ゲートとし
て動作する。
域に夫々形成された複数のゲート配線層を更に含み、前
記各ゲート配線層が、関連する前記横方向領域の１つに
沿って整合する前記半導体素子の共通の制御ゲートとし
て動作する。
【００１５】本発明の一態様では、前記半導体装置が複
数の半導体メモリセルを持った半導体記憶装置を構成
し、前記半導体素子が各メモリセルを構成し、前記複数
のゲート配線層がワード線として動作する。
数の半導体メモリセルを持った半導体記憶装置を構成
し、前記半導体素子が各メモリセルを構成し、前記複数
のゲート配線層がワード線として動作する。
【００１６】本発明の一態様では、前記一対の不純物拡
散層の一方がビット線として動作する。
散層の一方がビット線として動作する。
【００１７】本発明の一態様による半導体装置は、第１
の導電型の半導体基板と、前記半導体基板の表面上に形
成された互いに離隔して長手方向に平行に延びる複数の
フィールドシールド素子分離構造と、隣接する各２本の
前記フィールドシールド素子分離構造の間に形成された
素子形成領域と、前記各素子形成領域の前記長手方向に
延びる互いに対向する側辺に近接する部分に形成された
前記第１の導電型と異なる第２の導電型の一対の不純物
拡散領域と、前記半導体基板の前記表面上に画定されて
前記長手方向と交差する横方向に延びる互いに離隔した
複数の横方向領域と、前記半導体基板の前記表面上の前
記横方向領域と前記素子形成領域との交差点に対応する
部分に形成され、各々が、ドレイン／ソースとして機能
するその交差点に位置する前記一対の不純物拡散領域の
部分と、その間に形成されるチャネル領域とを含む半導
体素子とを有する。
の導電型の半導体基板と、前記半導体基板の表面上に形
成された互いに離隔して長手方向に平行に延びる複数の
フィールドシールド素子分離構造と、隣接する各２本の
前記フィールドシールド素子分離構造の間に形成された
素子形成領域と、前記各素子形成領域の前記長手方向に
延びる互いに対向する側辺に近接する部分に形成された
前記第１の導電型と異なる第２の導電型の一対の不純物
拡散領域と、前記半導体基板の前記表面上に画定されて
前記長手方向と交差する横方向に延びる互いに離隔した
複数の横方向領域と、前記半導体基板の前記表面上の前
記横方向領域と前記素子形成領域との交差点に対応する
部分に形成され、各々が、ドレイン／ソースとして機能
するその交差点に位置する前記一対の不純物拡散領域の
部分と、その間に形成されるチャネル領域とを含む半導
体素子とを有する。
【００１８】本発明の一態様では、前記フィールドシー
ルド素子分離構造の各々が、前記半導体基板の前記表面
上に絶縁層を介して形成され前記長手方向に延びるシー
ルド電極と、前記シールド電極の前記長手方向に延びる
互いに対向する２つの側面を覆うサイドウォール絶縁膜
とを有する。
ルド素子分離構造の各々が、前記半導体基板の前記表面
上に絶縁層を介して形成され前記長手方向に延びるシー
ルド電極と、前記シールド電極の前記長手方向に延びる
互いに対向する２つの側面を覆うサイドウォール絶縁膜
とを有する。
【００１９】本発明の一態様では、前記各交差点に形成
された前記半導体素子が、前記半導体基板の前記表面の
当該交差点に前記半導体基板から絶縁して形成されたゲ
ート電極構造を含む。
された前記半導体素子が、前記半導体基板の前記表面の
当該交差点に前記半導体基板から絶縁して形成されたゲ
ート電極構造を含む。
【００２０】本発明の一態様では、前記ゲート電極構造
が、前記半導体基板の前記表面の前記交差点の上に形成
されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成さ
れた浮遊ゲートと、前記浮遊ゲートの上に層間絶縁膜を
介して形成された制御ゲートとを含む。
が、前記半導体基板の前記表面の前記交差点の上に形成
されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成さ
れた浮遊ゲートと、前記浮遊ゲートの上に層間絶縁膜を
介して形成された制御ゲートとを含む。
【００２１】本発明の一態様では、前記各横方向領域に
整列する前記半導体素子の前記ゲート電極構造の上に形
成された１つのゲート配線層を含み、前記ゲート配線層
が前記横方向領域に整列する前記半導体素子に共通の制
御ゲートとして動作する。
整列する前記半導体素子の前記ゲート電極構造の上に形
成された１つのゲート配線層を含み、前記ゲート配線層
が前記横方向領域に整列する前記半導体素子に共通の制
御ゲートとして動作する。
【００２２】本発明の一態様による半導体装置は、第１
の導電型の半導体基板と、前記半導体基板の表面上に形
成された互いに離隔して第１の方向に平行に延びる複数
のフィールドシールド素子分離構造と、隣接する各２本
の前記フィールドシールド素子分離構造の間に形成され
た素子形成領域と、前記各素子形成領域の前記第１の方
向に延びる互いに対向する側辺に近接する部分に形成さ
れた前記第１の導電型と異なる第２の導電型の一対の不
純物拡散領域と、前記半導体基板の前記表面上に画定さ
れて前記第１の方向と直角の第２の方向に延びる互いに
離隔した複数の横方向領域と、前記半導体基板の前記表
面上の前記横方向領域と前記素子形成領域との交差点に
対応する部分に前記半導体基板から絶縁されて形成さ
れ、前記横方向領域に沿って整合した複数の個々のゲー
ト電極と、前記横方向領域に夫々形成され、各々が、前
記横方向領域の１つと整合する一群の前記ゲート電極を
覆い且つそれらから絶縁して形成された複数のゲート配
線層と、前記各交差点に、当該交差点に位置する一対の
前記不純物拡散領域の部分と、その間に形成されたチャ
ネル領域と、当該交差点に形成された前記ゲート電極構
造の１つと、前記横方向領域の１つに形成された前記ゲ
ート配線とにより構成され、前記ゲート電極が浮遊ゲー
トとして機能し、前記横方向領域の１つに形成された前
記ゲート配線が、前記１つの横方向領域に整合する一群
の半導体素子の共通の制御ゲートとして機能する半導体
素子とを有する。
の導電型の半導体基板と、前記半導体基板の表面上に形
成された互いに離隔して第１の方向に平行に延びる複数
のフィールドシールド素子分離構造と、隣接する各２本
の前記フィールドシールド素子分離構造の間に形成され
た素子形成領域と、前記各素子形成領域の前記第１の方
向に延びる互いに対向する側辺に近接する部分に形成さ
れた前記第１の導電型と異なる第２の導電型の一対の不
純物拡散領域と、前記半導体基板の前記表面上に画定さ
れて前記第１の方向と直角の第２の方向に延びる互いに
離隔した複数の横方向領域と、前記半導体基板の前記表
面上の前記横方向領域と前記素子形成領域との交差点に
対応する部分に前記半導体基板から絶縁されて形成さ
れ、前記横方向領域に沿って整合した複数の個々のゲー
ト電極と、前記横方向領域に夫々形成され、各々が、前
記横方向領域の１つと整合する一群の前記ゲート電極を
覆い且つそれらから絶縁して形成された複数のゲート配
線層と、前記各交差点に、当該交差点に位置する一対の
前記不純物拡散領域の部分と、その間に形成されたチャ
ネル領域と、当該交差点に形成された前記ゲート電極構
造の１つと、前記横方向領域の１つに形成された前記ゲ
ート配線とにより構成され、前記ゲート電極が浮遊ゲー
トとして機能し、前記横方向領域の１つに形成された前
記ゲート配線が、前記１つの横方向領域に整合する一群
の半導体素子の共通の制御ゲートとして機能する半導体
素子とを有する。
【００２３】本発明の半導体装置の製造方法は、第１の
導電型の半導体基板の表面上に第１の絶縁膜、導電膜及
び第２の絶縁膜をその順に含む複合層を形成する工程
と、前記複合層をエッチングして、長手方向に延びる互
いに離隔した複数の素子分離領域上に延びる複数の素子
分離構造を形成する工程と、前記素子分離構造をマスク
として用い、前記半導体基板の前記表面の前記素子分離
構造の各々の前記長手方向に延びる互いに対向する側面
に近接する部分に、斜めイオン注入により前記第１の導
電型と異なる第２の導電型の一対の不純物拡散層を形成
する工程と、前記素子分離構造を含む前記半導体基板の
上に所定のパターンのゲート構造を形成する工程とを有
する。
導電型の半導体基板の表面上に第１の絶縁膜、導電膜及
び第２の絶縁膜をその順に含む複合層を形成する工程
と、前記複合層をエッチングして、長手方向に延びる互
いに離隔した複数の素子分離領域上に延びる複数の素子
分離構造を形成する工程と、前記素子分離構造をマスク
として用い、前記半導体基板の前記表面の前記素子分離
構造の各々の前記長手方向に延びる互いに対向する側面
に近接する部分に、斜めイオン注入により前記第１の導
電型と異なる第２の導電型の一対の不純物拡散層を形成
する工程と、前記素子分離構造を含む前記半導体基板の
上に所定のパターンのゲート構造を形成する工程とを有
する。
【００２４】本発明の一態様では、前記ゲート構造を形
成する前記工程が、前記素子分離構造を含む前記半導体
基板の上に第３の絶縁膜を形成する工程と、前記第３の
絶縁膜の上に、前記長手方向と直角方向の横方向に互い
に離隔した平行に延びる複数の横方向領域と前記素子形
成領域との交差点に対応する部分に多結晶シリコン膜の
個々のゲート電極を形成する工程と、前記横方向領域の
各々の上に前記ゲート電極から絶縁して多結晶シリコン
膜のゲート配線層を形成する工程とを含む。
成する前記工程が、前記素子分離構造を含む前記半導体
基板の上に第３の絶縁膜を形成する工程と、前記第３の
絶縁膜の上に、前記長手方向と直角方向の横方向に互い
に離隔した平行に延びる複数の横方向領域と前記素子形
成領域との交差点に対応する部分に多結晶シリコン膜の
個々のゲート電極を形成する工程と、前記横方向領域の
各々の上に前記ゲート電極から絶縁して多結晶シリコン
膜のゲート配線層を形成する工程とを含む。
【００２５】本発明の一態様による半導体装置は、フィ
ールドシールド素子分離構造を備えた半導体装置におい
て、第１の導電型の半導体基板上に形成された第１の絶
縁領域と、前記第１の絶縁領域上に形成されたシールド
電極と、前記シールド電極と第２の絶縁領域を介して隣
接し、前記半導体基板とは第３の絶縁領域を介して前記
半導体基板上に設けられたトランジスタのゲート電極
と、前記第２の絶縁領域の下部に位置する前記半導体基
板上に形成されて前記トランジスタのソース又はドレイ
ンを構成する不純物領域とを有する。
ールドシールド素子分離構造を備えた半導体装置におい
て、第１の導電型の半導体基板上に形成された第１の絶
縁領域と、前記第１の絶縁領域上に形成されたシールド
電極と、前記シールド電極と第２の絶縁領域を介して隣
接し、前記半導体基板とは第３の絶縁領域を介して前記
半導体基板上に設けられたトランジスタのゲート電極
と、前記第２の絶縁領域の下部に位置する前記半導体基
板上に形成されて前記トランジスタのソース又はドレイ
ンを構成する不純物領域とを有する。
【００２６】本発明の一態様では、前記第１の絶縁領域
が前記第３の絶縁領域よりも薄い。
が前記第３の絶縁領域よりも薄い。
【００２７】本発明の一態様では、前記トランジスタの
前記ゲート電極がフローティング状態にある。
前記ゲート電極がフローティング状態にある。
【００２８】本発明の一態様では、前記ゲート電極の上
に第４の絶縁領域を介して形成された第２のゲート電極
を更に有する。
に第４の絶縁領域を介して形成された第２のゲート電極
を更に有する。
【００２９】本発明の一態様による半導体装置は、半導
体基板上に形成された第１の絶縁領域と、前記第１の絶
縁領域上に或る間隔をあけて設けられた素子分離用の第
１及び第２の電極と、前記第１及び第２の電極の端部近
傍部分の前記半導体基板に夫々形成された不純物拡散層
と、前記不純物拡散層の間に存在する活性領域とを有す
る。
体基板上に形成された第１の絶縁領域と、前記第１の絶
縁領域上に或る間隔をあけて設けられた素子分離用の第
１及び第２の電極と、前記第１及び第２の電極の端部近
傍部分の前記半導体基板に夫々形成された不純物拡散層
と、前記不純物拡散層の間に存在する活性領域とを有す
る。
【００３０】本発明の一態様では、前記活性領域上に第
２の絶縁領域を介して設けられたトランジスタ用のゲー
ト電極を更に有する。
２の絶縁領域を介して設けられたトランジスタ用のゲー
ト電極を更に有する。
【００３１】本発明の一態様では、前記ゲート電極が、
周囲を絶縁膜で覆われた浮遊ゲートを含む。
周囲を絶縁膜で覆われた浮遊ゲートを含む。
【００３２】本発明の一態様では、前記浮遊ゲート上に
第３の絶縁領域を介して設けられ、前記浮遊ゲートに蓄
積する電荷の量を制御するための制御ゲートを更に有す
る。
第３の絶縁領域を介して設けられ、前記浮遊ゲートに蓄
積する電荷の量を制御するための制御ゲートを更に有す
る。
【００３３】
【作用】本発明の半導体装置では、フィールドシールド
素子分離構造を用い、且つ、ゲート配線（ワード線）の
方向に対向する一対のフィールドシールド素子分離構造
の端部近傍部分の半導体基板内にソース／ドレインを形
成して、それらの間にチャネルが形成されるようにして
いる。これにより、素子間の必要な分離能を確保しつつ
素子面積の縮小化を達成することができる。
素子分離構造を用い、且つ、ゲート配線（ワード線）の
方向に対向する一対のフィールドシールド素子分離構造
の端部近傍部分の半導体基板内にソース／ドレインを形
成して、それらの間にチャネルが形成されるようにして
いる。これにより、素子間の必要な分離能を確保しつつ
素子面積の縮小化を達成することができる。
【００３４】また、ワード線に対して実質的に直交する
方向に延びる一方の不純物拡散層（ドレイン）を例えば
複数のメモリセルで共有させ、且つ、それをビット線の
一部として構成することにより、メモリセル毎のビット
コンタクトが不要となり、メモリセルの大幅な面積縮小
が達成される。
方向に延びる一方の不純物拡散層（ドレイン）を例えば
複数のメモリセルで共有させ、且つ、それをビット線の
一部として構成することにより、メモリセル毎のビット
コンタクトが不要となり、メモリセルの大幅な面積縮小
が達成される。
【００３５】さらに、本発明の半導体装置の製造方法で
は、斜めイオン注入法を用いることにより、フィールド
シールド素子分離構造の端部近傍部分の半導体基板内に
簡便且つ自己整合的に不純物拡散層を形成することがで
きる。
は、斜めイオン注入法を用いることにより、フィールド
シールド素子分離構造の端部近傍部分の半導体基板内に
簡便且つ自己整合的に不純物拡散層を形成することがで
きる。
【００３６】
【実施例】以下、本発明を実施例につき図１〜図３を参
照しながら説明する。
照しながら説明する。
【００３７】図１は、本発明の一実施例によるスタック
ドゲート型ＥＥＰＲＯＭのメモリセルのレイアウトを示
す概略平面図であり、図２は、図１のＡ−Ａ線に沿って
見た概略断面図である。
ドゲート型ＥＥＰＲＯＭのメモリセルのレイアウトを示
す概略平面図であり、図２は、図１のＡ−Ａ線に沿って
見た概略断面図である。
【００３８】図２に示すように、Ｐ型シリコン基板１０
１上には、シールドゲート酸化膜１０２を介して多結晶
シリコン膜からなるシールド電極１０３が図１に示すよ
うなパターンに形成され、このシールド電極１０３を、
シールドキャップ絶縁膜１０４及びサイドウォール絶縁
膜１０６が覆って、フィールドシールド素子分離構造が
形成されている。なお、フィールドシールド素子分離構
造については、"FullyPlanarized 0.5 μm Technologie
s for 16M DRAM"（W. Wakamiya et al., 246-IEDM, 198
8, pp.246-249) を参照されたい。
１上には、シールドゲート酸化膜１０２を介して多結晶
シリコン膜からなるシールド電極１０３が図１に示すよ
うなパターンに形成され、このシールド電極１０３を、
シールドキャップ絶縁膜１０４及びサイドウォール絶縁
膜１０６が覆って、フィールドシールド素子分離構造が
形成されている。なお、フィールドシールド素子分離構
造については、"FullyPlanarized 0.5 μm Technologie
s for 16M DRAM"（W. Wakamiya et al., 246-IEDM, 198
8, pp.246-249) を参照されたい。
【００３９】フィールドシールド素子分離構造は、長手
方向（図１において上下方向）に平行に延びる複数のシ
ールド電極１０３を含み、隣接する各２本のフィールド
シールド素子分離構造の間に素子形成領域２２０が形成
されている。
方向（図１において上下方向）に平行に延びる複数のシ
ールド電極１０３を含み、隣接する各２本のフィールド
シールド素子分離構造の間に素子形成領域２２０が形成
されている。
【００４０】一方、シリコン基板１０１の表面には、各
フィールドシールド素子分離構造の長手方向と例えば直
角に交わる横方向（図１において左右方向）に延びる複
数の横方向領域２１０が画定されている。そして、その
横方向領域２１０と素子形成領域２２０との交差点に対
応する部分に個々の半導体素子が次に述べる態様で形成
されている。
フィールドシールド素子分離構造の長手方向と例えば直
角に交わる横方向（図１において左右方向）に延びる複
数の横方向領域２１０が画定されている。そして、その
横方向領域２１０と素子形成領域２２０との交差点に対
応する部分に個々の半導体素子が次に述べる態様で形成
されている。
【００４１】まず、シリコン基板１０１の表面の各フィ
ールドシールド素子分離構造の上下方向に延びる互いに
対向する側面に近接する部分、即ち、隣接する２本のフ
ィールドシールド素子分離構造の間に形成される素子形
成領域２２０の上下方向に延びる両側辺に近接する部分
に一対のＮ型不純物拡散層１０５が形成され、これらの
不純物拡散層１０５がソース／ドレインとして機能す
る。
ールドシールド素子分離構造の上下方向に延びる互いに
対向する側面に近接する部分、即ち、隣接する２本のフ
ィールドシールド素子分離構造の間に形成される素子形
成領域２２０の上下方向に延びる両側辺に近接する部分
に一対のＮ型不純物拡散層１０５が形成され、これらの
不純物拡散層１０５がソース／ドレインとして機能す
る。
【００４２】一方、横方向領域２１０と素子形成領域２
２０との交差点に対応する部分に、横方向領域２１０に
沿って多結晶シリコン膜からなる複数の浮遊ゲート１０
８（図１において斜線領域で示す。）がトンネル絶縁膜
１０７を介して形成されている。また、浮遊ゲート１０
８上には、層間絶縁膜１０９を介して多結晶シリコン膜
からなる配線層１１０が形成されている。配線層１１０
は、横方向領域２１０に沿って配列する複数の半導体素
子の共通の制御ゲートとして機能し、この装置が、複数
のメモリセル１５０をマトリクス状に配した半導体メモ
リとして用いられる場合に、そのワード線として用いら
れる。
２０との交差点に対応する部分に、横方向領域２１０に
沿って多結晶シリコン膜からなる複数の浮遊ゲート１０
８（図１において斜線領域で示す。）がトンネル絶縁膜
１０７を介して形成されている。また、浮遊ゲート１０
８上には、層間絶縁膜１０９を介して多結晶シリコン膜
からなる配線層１１０が形成されている。配線層１１０
は、横方向領域２１０に沿って配列する複数の半導体素
子の共通の制御ゲートとして機能し、この装置が、複数
のメモリセル１５０をマトリクス状に配した半導体メモ
リとして用いられる場合に、そのワード線として用いら
れる。
【００４３】図１に示すように、ソース／ドレイン拡散
層１０５は、ワード線に直交する方向のメモリセルに共
通に形成されている。そして、シリコン基板１０１内の
ソース／ドレイン拡散層１０５の一方（ドレイン）がビ
ット線を構成し、他方（ソース）がソース線を構成して
いる。このような構成により、各メモリセル１５０にお
けるビットコンタクト及びソースコンタクトが不要とな
り、その結果、各メモリセル１５０の面積縮小が可能と
なる。
層１０５は、ワード線に直交する方向のメモリセルに共
通に形成されている。そして、シリコン基板１０１内の
ソース／ドレイン拡散層１０５の一方（ドレイン）がビ
ット線を構成し、他方（ソース）がソース線を構成して
いる。このような構成により、各メモリセル１５０にお
けるビットコンタクト及びソースコンタクトが不要とな
り、その結果、各メモリセル１５０の面積縮小が可能と
なる。
【００４４】次に、本実施例の構造の製造方法を図３を
参照しながら説明する。
参照しながら説明する。
【００４５】図３は、本実施例の構造の製造方法を工程
順に示す図２に対応した概略断面図である。
順に示す図２に対応した概略断面図である。
【００４６】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板１０１に熱酸化法又はＣＶＤ法によって、シー
ルドゲート酸化膜１０２となる厚みが５０〜１００ｎｍ
程度のシリコン酸化膜１０２′を形成する。そして、Ｃ
ＶＤ法によって、シールド電極１０３となる厚みが１０
０〜３００ｎｍ程度のＰ又はＮ型にドープされた多結晶
シリコン膜１０３′及びシールドキャップ絶縁膜１０４
となる厚みが１００〜５００ｎｍ程度のシリコン窒化膜
１０４′を順次形成する。
コン基板１０１に熱酸化法又はＣＶＤ法によって、シー
ルドゲート酸化膜１０２となる厚みが５０〜１００ｎｍ
程度のシリコン酸化膜１０２′を形成する。そして、Ｃ
ＶＤ法によって、シールド電極１０３となる厚みが１０
０〜３００ｎｍ程度のＰ又はＮ型にドープされた多結晶
シリコン膜１０３′及びシールドキャップ絶縁膜１０４
となる厚みが１００〜５００ｎｍ程度のシリコン窒化膜
１０４′を順次形成する。
【００４７】次に、図３（ｂ）に示すように、シリコン
酸化膜１０２′、多結晶シリコン膜１０３′及びシリコ
ン窒化膜１０４′をフォトリソグラフィー及び異方性ド
ライエッチングによってパターニングし、素子分離領域
に、シールドゲート酸化膜１０２、シールド電極１０３
及びシールドキャップ絶縁膜１０４を形成する。
酸化膜１０２′、多結晶シリコン膜１０３′及びシリコ
ン窒化膜１０４′をフォトリソグラフィー及び異方性ド
ライエッチングによってパターニングし、素子分離領域
に、シールドゲート酸化膜１０２、シールド電極１０３
及びシールドキャップ絶縁膜１０４を形成する。
【００４８】次に、図３（ｃ）に示すように、斜めイオ
ン注入１１２により、シールドゲート酸化膜１０２、シ
ールド電極１０３及びシールドキャップ絶縁膜１０４を
マスクとしてシリコン基板１０１内に砒素を打ち込み、
ソース／ドレイン拡散層１０５を形成する。この時の条
件としては、砒素を打ち込む場合、エネルギーを５０〜
９０ｋｅＶ、ドーズ量を５×１０15ｃｍ-2に設定する。
ン注入１１２により、シールドゲート酸化膜１０２、シ
ールド電極１０３及びシールドキャップ絶縁膜１０４を
マスクとしてシリコン基板１０１内に砒素を打ち込み、
ソース／ドレイン拡散層１０５を形成する。この時の条
件としては、砒素を打ち込む場合、エネルギーを５０〜
９０ｋｅＶ、ドーズ量を５×１０15ｃｍ-2に設定する。
【００４９】さらに、打ち込みの角度θは、シールドゲ
ート酸化膜１０２、シールド電極１０３及びシールドキ
ャップ絶縁膜１０４の膜厚の合計（高さ）をａ、間隔を
ｂとすると、 θ＝ｔａｎ-1（ａ／ｂ） で与えられる。例えば、シールドゲート酸化膜１０２、
シールド電極１０３及びシールドキャップ絶縁膜１０４
の厚みがそれぞれ５０ｎｍ、１００ｎｍ及び１００ｎｍ
（ａ＝０．２５μｍ）で、間隔ｂが１μｍの時、θはお
よそ１４〜１５°となり、シールドゲート酸化膜１０
２、シールド電極１０３及びシールドキャップ絶縁膜１
０４の厚みがそれぞれ１００ｎｍ、３００ｎｍ及び５０
０ｎｍ（ａ＝０．９μｍ）で、間隔ｂが１μｍの時、θ
はおよそ４２〜４５°となる。
ート酸化膜１０２、シールド電極１０３及びシールドキ
ャップ絶縁膜１０４の膜厚の合計（高さ）をａ、間隔を
ｂとすると、 θ＝ｔａｎ-1（ａ／ｂ） で与えられる。例えば、シールドゲート酸化膜１０２、
シールド電極１０３及びシールドキャップ絶縁膜１０４
の厚みがそれぞれ５０ｎｍ、１００ｎｍ及び１００ｎｍ
（ａ＝０．２５μｍ）で、間隔ｂが１μｍの時、θはお
よそ１４〜１５°となり、シールドゲート酸化膜１０
２、シールド電極１０３及びシールドキャップ絶縁膜１
０４の厚みがそれぞれ１００ｎｍ、３００ｎｍ及び５０
０ｎｍ（ａ＝０．９μｍ）で、間隔ｂが１μｍの時、θ
はおよそ４２〜４５°となる。
【００５０】このように基板１０１に対して斜め方向か
らイオン注入１１２を行うことにより、シールドゲート
酸化膜１０２、シールド電極１０３及びシールドキャッ
プ絶縁膜１０４がマスクとなって、それらの端部近傍部
分に、互いに離隔したソース／ドレイン拡散層１０５が
自己整合的に形成される。そして、この時に打ち込まれ
た不純物が後の熱処理によって若干横方向に拡散し、シ
ールドゲート酸化膜１０２の下方に一部が重なった形の
ソース／ドレイン拡散層１０５が形成される。
らイオン注入１１２を行うことにより、シールドゲート
酸化膜１０２、シールド電極１０３及びシールドキャッ
プ絶縁膜１０４がマスクとなって、それらの端部近傍部
分に、互いに離隔したソース／ドレイン拡散層１０５が
自己整合的に形成される。そして、この時に打ち込まれ
た不純物が後の熱処理によって若干横方向に拡散し、シ
ールドゲート酸化膜１０２の下方に一部が重なった形の
ソース／ドレイン拡散層１０５が形成される。
【００５１】次に、図３（ｄ）に示すように、厚みが１
００〜３００ｎｍ程度のシリコン窒化膜を全面に堆積
し、異方性ドライエッチングを施すことにより、シリコ
ン窒化膜からなるサイドウォール絶縁膜１０６をシール
ド電極１０３の側壁に形成する。そして、熱酸化法によ
り、シリコン基板１０１の表面を熱酸化し、厚みが１０
ｎｍ程度のトンネル酸化膜１０７を形成する。この時、
シールド電極１０３を構成する多結晶シリコンも同時に
酸化されないようにするため、シールドキャップ絶縁膜
１０４及びサイドウォール絶縁膜１０６は、いずれも、
耐酸化性を有するシリコン窒化膜で構成するのが望まし
いが、一方又は両方ともシリコン酸化膜であってもよ
い。
００〜３００ｎｍ程度のシリコン窒化膜を全面に堆積
し、異方性ドライエッチングを施すことにより、シリコ
ン窒化膜からなるサイドウォール絶縁膜１０６をシール
ド電極１０３の側壁に形成する。そして、熱酸化法によ
り、シリコン基板１０１の表面を熱酸化し、厚みが１０
ｎｍ程度のトンネル酸化膜１０７を形成する。この時、
シールド電極１０３を構成する多結晶シリコンも同時に
酸化されないようにするため、シールドキャップ絶縁膜
１０４及びサイドウォール絶縁膜１０６は、いずれも、
耐酸化性を有するシリコン窒化膜で構成するのが望まし
いが、一方又は両方ともシリコン酸化膜であってもよ
い。
【００５２】次に、ＣＶＤ法によって厚みが１００〜３
００ｎｍ程度の多結晶シリコン膜を全面に堆積し、これ
をフォトリソグラフィー及び異方性ドライエッチングに
よりパターニングして、浮遊ゲート１０８を形成する。
００ｎｍ程度の多結晶シリコン膜を全面に堆積し、これ
をフォトリソグラフィー及び異方性ドライエッチングに
よりパターニングして、浮遊ゲート１０８を形成する。
【００５３】次に、図３（ｅ）に示すように、ＯＮＯ膜
（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）
１０９を全面に形成する。このＯＮＯ膜１０９の膜厚
は、同一容量の酸化膜厚に換算して１５〜２０ｎｍ程度
であり、ボトム及びトップのシリコン酸化膜は熱酸化又
はＣＶＤ法による堆積で形成する。なお、ＯＮＯ膜１０
９の代わりにシリコン酸化膜を用いてもよい。
（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）
１０９を全面に形成する。このＯＮＯ膜１０９の膜厚
は、同一容量の酸化膜厚に換算して１５〜２０ｎｍ程度
であり、ボトム及びトップのシリコン酸化膜は熱酸化又
はＣＶＤ法による堆積で形成する。なお、ＯＮＯ膜１０
９の代わりにシリコン酸化膜を用いてもよい。
【００５４】次に、厚みが１００〜３００ｎｍ程度の多
結晶シリコン膜を全面に堆積し、これをフォトリソグラ
フィー及び異方性ドライエッチングによりパターニング
して、ワード線（制御ゲート）１１０を形成する。な
お、ワード線１１０の低抵抗化を図るため、これをポリ
サイド構造としてもよい。
結晶シリコン膜を全面に堆積し、これをフォトリソグラ
フィー及び異方性ドライエッチングによりパターニング
して、ワード線（制御ゲート）１１０を形成する。な
お、ワード線１１０の低抵抗化を図るため、これをポリ
サイド構造としてもよい。
【００５５】この後、各種の配線形成工程を行うが、通
常実施されている工程と同様であるため、その説明を省
略する。
常実施されている工程と同様であるため、その説明を省
略する。
【００５６】以上に説明した実施例では、浮遊ゲート１
０８を有するスタックドゲート型ＥＥＰＲＯＭの場合を
説明したが、本発明は、同様に高電圧を印加するＭＮＯ
Ｓ型の不揮発性半導体記憶装置についても、殆ど同様に
して適用が可能である。また、記憶装置に限らず、本発
明は、ゲート、ソース及びドレインを有する各種半導体
装置の製造方法に適用が可能である。それらの場合、上
述した製造方法において、ゲート構造の形成方法のみを
異ならせればよい。例えば、ＭＯＳトランジスタを形成
する場合、図３（ｄ）〜（ｅ）の工程において、シリコ
ン基板１０１の表面にゲート酸化膜を形成した後、その
上に、多結晶シリコン膜等からなるゲート配線をパター
ン形成すればよい。
０８を有するスタックドゲート型ＥＥＰＲＯＭの場合を
説明したが、本発明は、同様に高電圧を印加するＭＮＯ
Ｓ型の不揮発性半導体記憶装置についても、殆ど同様に
して適用が可能である。また、記憶装置に限らず、本発
明は、ゲート、ソース及びドレインを有する各種半導体
装置の製造方法に適用が可能である。それらの場合、上
述した製造方法において、ゲート構造の形成方法のみを
異ならせればよい。例えば、ＭＯＳトランジスタを形成
する場合、図３（ｄ）〜（ｅ）の工程において、シリコ
ン基板１０１の表面にゲート酸化膜を形成した後、その
上に、多結晶シリコン膜等からなるゲート配線をパター
ン形成すればよい。
【００５７】
【発明の効果】本発明においては、フィールドシールド
素子分離構造によって素子分離を行い且つそのフィール
ドシールド素子分離構造の端部近傍部分の半導体基板内
にそれぞれソース拡散層及びドレイン拡散層を形成し
て、ゲート配線又はワード線に沿った方向にチャネルを
形成させるようにしている。この構造により、素子面積
の大幅な縮小化が可能となる。
素子分離構造によって素子分離を行い且つそのフィール
ドシールド素子分離構造の端部近傍部分の半導体基板内
にそれぞれソース拡散層及びドレイン拡散層を形成し
て、ゲート配線又はワード線に沿った方向にチャネルを
形成させるようにしている。この構造により、素子面積
の大幅な縮小化が可能となる。
【００５８】また、フィールドシールド素子分離構造に
よって素子分離を行っているので、シールド電極の電位
によって、フィールド反転や短チャネル効果を防止する
ことができる。
よって素子分離を行っているので、シールド電極の電位
によって、フィールド反転や短チャネル効果を防止する
ことができる。
【００５９】更に、斜めイオン注入法によって、フィー
ルドシールド素子分離構造の端部近傍部分の半導体基板
内に簡便且つ自己整合的にソース／ドレイン拡散層を形
成することができる。
ルドシールド素子分離構造の端部近傍部分の半導体基板
内に簡便且つ自己整合的にソース／ドレイン拡散層を形
成することができる。
【図１】本発明の一実施例によるスタックドゲート型Ｅ
ＥＰＲＯＭメモリセルのレイアウトを示す概略平面図で
ある。
ＥＰＲＯＭメモリセルのレイアウトを示す概略平面図で
ある。
【図２】図１のＡ−Ａ線に沿って見た概略断面図であ
る。
る。
【図３】本発明の一実施例によるスタックドゲート型Ｅ
ＥＰＲＯＭメモリセルの製造方法を工程順に示す概略断
面図である。
ＥＰＲＯＭメモリセルの製造方法を工程順に示す概略断
面図である。
【図４】従来のＬＯＣＯＳ法によって素子分離を行った
スタックドゲート型ＥＥＰＲＯＭメモリセルの概略断面
図である。
スタックドゲート型ＥＥＰＲＯＭメモリセルの概略断面
図である。
【図５】従来のトレンチ法によって素子分離を行ったス
タックドゲート型ＥＥＰＲＯＭメモリセルの概略断面図
である。
タックドゲート型ＥＥＰＲＯＭメモリセルの概略断面図
である。
１０１ Ｐ型シリコン基板 １０２ シールド酸化膜 １０３ シールド電極 １０４ シールドキャップ絶縁膜 １０５ Ｎ型不純物拡散層（ソース／ドレイン） １０６ サイドウォール絶縁膜 １０７ トンネル酸化膜 １０８ 浮遊ゲート １０９ ＯＮＯ膜 １１０ ワード線（制御ゲート） １５０ メモリセル ２１０ 横方向領域 ２２０ 素子形成領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (20)
- 【請求項１】 第１の導電型の半導体基板と、 各々が、前記半導体基板の表面上に絶縁膜を介して形成
されたシールド電極を含んで、前記半導体基板の前記表
面上の第１の方向に平行に延びる複数のフィールドシー
ルド素子分離構造と、 隣接する各２本の前記フィールドシールド素子分離構造
の間に形成された素子形成領域と、 前記各素子形成領域の前記第１の方向に延びる互いに対
向する側辺に近接する部分に形成された前記第１の導電
型と異なる第２の導電型の一対の不純物拡散領域と、 前記半導体基板の前記表面上に画定されて前記第１の方
向と交差する第２の方向に延びる互いに離隔した複数の
横方向領域と、 前記半導体基板の前記表面上の前記横方向領域と前記素
子形成領域との交差点に対応する部分に前記半導体基板
から絶縁されて形成され、前記横方向領域に沿って整合
した複数の個々のゲート電極構造とを備え、 前記各交差点に、当該交差点に位置する一対の前記不純
物拡散領域の部分と、その間に形成されたチャネル領域
と、当該交差点に形成された前記ゲート電極構造の１つ
とによって１つの半導体素子が形成されていることを特
徴とする半導体装置。 - 【請求項２】 前記複数の横方向領域に夫々形成された
複数のゲート配線層を更に含み、前記各ゲート配線層
が、関連する前記横方向領域の１つに沿って整合する前
記半導体素子の共通の制御ゲートとして動作することを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記半導体装置が複数の半導体メモリセ
ルを持った半導体記憶装置を構成し、前記半導体素子が
各メモリセルを構成し、前記複数のゲート配線層がワー
ド線として動作することを特徴とする請求項２に記載の
半導体装置。 - 【請求項４】 前記一対の不純物拡散層の一方がビット
線として動作することを特徴とする請求項３に記載の半
導体装置。 - 【請求項５】 第１の導電型の半導体基板と、 前記半導体基板の表面上に形成された互いに離隔して長
手方向に平行に延びる複数のフィールドシールド素子分
離構造と、 隣接する各２本の前記フィールドシールド素子分離構造
の間に形成された素子形成領域と、 前記各素子形成領域の前記長手方向に延びる互いに対向
する側辺に近接する部分に形成された前記第１の導電型
と異なる第２の導電型の一対の不純物拡散領域と、 前記半導体基板の前記表面上に画定されて前記長手方向
と交差する横方向に延びる互いに離隔した複数の横方向
領域と、 前記半導体基板の前記表面上の前記横方向領域と前記素
子形成領域との交差点に対応する部分に形成され、各々
が、ドレイン／ソースとして機能するその交差点に位置
する前記一対の不純物拡散領域の部分と、その間に形成
されるチャネル領域とを含む半導体素子とを有すること
を特徴とする半導体装置。 - 【請求項６】 前記フィールドシールド素子分離構造の
各々が、前記半導体基板の前記表面上に絶縁層を介して
形成され前記長手方向に延びるシールド電極と、前記シ
ールド電極の前記長手方向に延びる互いに対向する２つ
の側面を覆うサイドウォール絶縁膜とを有することを特
徴とする請求項５に記載の半導体装置。 - 【請求項７】 前記各交差点に形成された前記半導体素
子が、前記半導体基板の前記表面の当該交差点に前記半
導体基板から絶縁して形成されたゲート電極構造を含む
ことを特徴とする請求項５又は６に記載の半導体装置。 - 【請求項８】 前記ゲート電極構造が、前記半導体基板
の前記表面の前記交差点の上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜の上に形成された浮遊ゲートと、
前記浮遊ゲートの上に層間絶縁膜を介して形成された制
御ゲートとを含むことを特徴とする請求項７に記載の半
導体装置。 - 【請求項９】 前記各横方向領域に整列する前記半導体
素子の前記ゲート電極構造の上に形成された１つのゲー
ト配線層を含み、前記ゲート配線層が前記横方向領域に
整列する前記半導体素子に共通の制御ゲートとして動作
することを特徴とする請求項８に記載の半導体装置。 - 【請求項１０】 第１の導電型の半導体基板と、 前記半導体基板の表面上に形成された互いに離隔して第
１の方向に平行に延びる複数のフィールドシールド素子
分離構造と、 隣接する各２本の前記フィールドシールド素子分離構造
の間に形成された素子形成領域と、 前記各素子形成領域の前記第１の方向に延びる互いに対
向する側辺に近接する部分に形成された前記第１の導電
型と異なる第２の導電型の一対の不純物拡散領域と、 前記半導体基板の前記表面上に画定されて前記第１の方
向と直角の第２の方向に延びる互いに離隔した複数の横
方向領域と、 前記半導体基板の前記表面上の前記横方向領域と前記素
子形成領域との交差点に対応する部分に前記半導体基板
から絶縁されて形成され、前記横方向領域に沿って整合
した複数の個々のゲート電極と、 前記横方向領域に夫々形成され、各々が、前記横方向領
域の１つと整合する一群の前記ゲート電極を覆い且つそ
れらから絶縁して形成された複数のゲート配線層と、 前記各交差点に、当該交差点に位置する一対の前記不純
物拡散領域の部分と、その間に形成されたチャネル領域
と、当該交差点に形成された前記ゲート電極構造の１つ
と、前記横方向領域の１つに形成された前記ゲート配線
とにより構成され、前記ゲート電極が浮遊ゲートとして
機能し、前記横方向領域の１つに形成された前記ゲート
配線が、前記１つの横方向領域に整合する一群の半導体
素子の共通の制御ゲートとして機能する半導体素子とを
有することを特徴とする半導体装置。 - 【請求項１１】 第１の導電型の半導体基板の表面上に
第１の絶縁膜、導電膜及び第２の絶縁膜をその順に含む
複合層を形成する工程と、 前記複合層をエッチングして、長手方向に延びる互いに
離隔した複数の素子分離領域上に延びる複数の素子分離
構造を形成する工程と、 前記素子分離構造をマスクとして用い、前記半導体基板
の前記表面の前記素子分離構造の各々の前記長手方向に
延びる互いに対向する側面に近接する部分に、斜めイオ
ン注入により前記第１の導電型と異なる第２の導電型の
一対の不純物拡散層を形成する工程と、 前記素子分離構造を含む前記半導体基板の上に所定のパ
ターンのゲート構造を形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項１２】 前記ゲート構造を形成する前記工程
が、前記素子分離構造を含む前記半導体基板の上に第３
の絶縁膜を形成する工程と、前記第３の絶縁膜の上に、
前記長手方向と直角方向の横方向に互いに離隔した平行
に延びる複数の横方向領域と前記素子形成領域との交差
点に対応する部分に多結晶シリコン膜の個々のゲート電
極を形成する工程と、前記横方向領域の各々の上に前記
ゲート電極から絶縁して多結晶シリコン膜のゲート配線
層を形成する工程とを含むことを特徴とする請求項１１
に記載の半導体装置の製造方法。 - 【請求項１３】 フィールドシールド素子分離構造を備
えた半導体装置において、 第１の導電型の半導体基板上に形成された第１の絶縁領
域と、 前記第１の絶縁領域上に形成されたシールド電極と、 前記シールド電極と第２の絶縁領域を介して隣接し、前
記半導体基板とは第３の絶縁領域を介して前記半導体基
板上に設けられたトランジスタのゲート電極と、 前記第２の絶縁領域の下部に位置する前記半導体基板上
に形成されて前記トランジスタのソース又はドレインを
構成する不純物領域とを有することを特徴とする半導体
装置。 - 【請求項１４】 前記第１の絶縁領域が前記第３の絶縁
領域よりも薄いことを特徴とする請求項１３に記載の半
導体装置。 - 【請求項１５】 前記トランジスタの前記ゲート電極が
フローティング状態にあることを特徴とする請求項１３
又は１４に記載の半導体装置。 - 【請求項１６】 前記ゲート電極の上に第４の絶縁領域
を介して形成された第２のゲート電極を更に有すること
を特徴とする請求項１５に記載の半導体装置。 - 【請求項１７】 半導体基板上に形成された第１の絶縁
領域と、 前記第１の絶縁領域上に或る間隔をあけて設けられた素
子分離用の第１及び第２の電極と、 前記第１及び第２の電極の端部近傍部分の前記半導体基
板に夫々形成された不純物拡散層と、前記不純物拡散層
の間に存在する活性領域とを有することを特徴とする半
導体装置。 - 【請求項１８】 前記活性領域上に第２の絶縁領域を介
して設けられたトランジスタ用のゲート電極を更に有す
ることを特徴とする請求項１７に記載の半導体装置。 - 【請求項１９】 前記ゲート電極が、周囲を絶縁膜で覆
われた浮遊ゲートを含むことを特徴とする請求項１８に
記載の半導体装置。 - 【請求項２０】 前記浮遊ゲート上に第３の絶縁領域を
介して設けられ、前記浮遊ゲートに蓄積する電荷の量を
制御するための制御ゲートを更に有することを特徴とす
る請求項１９に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16004995A JP3876009B2 (ja) | 1994-06-03 | 1995-06-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
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|---|---|---|---|
| JP6-145496 | 1994-06-03 | ||
| JP14549694 | 1994-06-03 | ||
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| Publication Number | Publication Date |
|---|---|
| JPH0851145A true JPH0851145A (ja) | 1996-02-20 |
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|---|---|
| JP (1) | JP3876009B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2756419A1 (fr) * | 1996-11-27 | 1998-05-29 | Mitsubishi Electric Corp | Dispositif a semiconducteurs ayant une electrode de type plat et procede de fabrication |
| KR20010076327A (ko) * | 2000-01-24 | 2001-08-11 | 니시가키 코지 | 반도체 메모리 장치와 그 제조 방법 |
| KR20020090905A (ko) * | 2001-05-29 | 2002-12-05 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억장치의 제조 방법 |
-
1995
- 1995-06-02 JP JP16004995A patent/JP3876009B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2756419A1 (fr) * | 1996-11-27 | 1998-05-29 | Mitsubishi Electric Corp | Dispositif a semiconducteurs ayant une electrode de type plat et procede de fabrication |
| FR2757314A1 (fr) * | 1996-11-27 | 1998-06-19 | Mitsubishi Electric Corp | Dispositif a semiconducteurs ayant une electrode de type plat et procede de fabrication |
| KR20010076327A (ko) * | 2000-01-24 | 2001-08-11 | 니시가키 코지 | 반도체 메모리 장치와 그 제조 방법 |
| KR20020090905A (ko) * | 2001-05-29 | 2002-12-05 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억장치의 제조 방법 |
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