JP3876009B2

JP3876009B2 - 半導体装置及びその製造方法

Info

Publication number: JP3876009B2
Application number: JP16004995A
Authority: JP
Inventors: 雄吾冨岡
Original assignee: ペグレ・セミコンダクターズ・リミテッド・ライアビリティ・カンパニー
Priority date: 1994-06-03
Filing date: 1995-06-02
Publication date: 2007-01-31
Anticipated expiration: 2022-01-31
Also published as: JPH0851145A

Description

【０００１】
【産業上の利用分野】
本発明は、フィールドシールド素子分離構造を備えた半導体装置及びその製造方法に関し、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、フラッシュメモリ等の半導体装置及びその製造方法に適用して特に好適なものである。
【０００２】
【従来の技術】
半導体記憶装置等の半導体装置に従来用いられてきた素子分離法としては、例えば、特開平５−１３６４２９号公報に開示されているＬＯＣＯＳ（local oxidation of silicon) 法や、特開平５−１９８７７８号公報及び “A 3.6 μm² Memory Cell Structure for 16 MB EPROM" （Y. Hisamune et al., IEDM-89, 1989, pp583-586）に開示されているトレンチ分離法がある。ＬＯＣＯＳ法は製造方法が簡便で、且つ、欠陥の発生を比較的制御しやすいという利点を有する。
【０００３】
しかし、ＬＳＩのより高集積化の要請に伴い、ＬＯＣＯＳ法には、以下のような問題が生じてきた。すなわち、加工上の観点からは、バーズビークの発生や必要酸化膜厚による素子分離のピッチの問題である。また、電気特性上の観点からは、不純物の横方向拡散に関連したフィールド反転、短チャネル効果及びパンチスルーの問題である。
【０００４】
図４は、ＬＯＣＯＳ法を用いて素子分離を行った従来のスタックドゲート型ＥＥＰＲＯＭメモリセルのワード線（制御ゲート）に沿った方向の断面図を示す。
【０００５】
図４において、シリコン基板２０１上にＬＯＣＯＳ法により素子分離酸化膜２０２が形成され、素子分離酸化膜２０２の間の素子形成領域には、トンネル酸化膜２０３を介して多結晶シリコン膜からなる浮遊ゲート２０４が形成され、更に、浮遊ゲート２０４上には、絶縁膜２０５を介して多結晶シリコン膜からなるワード線（制御ゲート）２０６が形成されている。
【０００６】
このような構成では、ＬＯＣＯＳ法を用いて素子分離を行っているために、上記のような問題が微細化及び高集積化の妨げとなっていた。特に、ＥＥＰＲＯＭやフラッシュメモリの場合には、書き込みや消去の際に、ワード線２０６に５Ｖ以上の高電圧が印加されるために、素子分離酸化膜２０２の下に寄生チャネルが形成されやすく、特別の配慮が必要である。
【０００７】
そこで、図５に示すようなトレンチ素子分離法が提案された。
【０００８】
図５は、トレンチ素子分離法を適用したスタックドゲート型ＥＥＰＲＯＭメモリセルのワード線に沿った方向の断面図を示す。
【０００９】
図５において、シリコン基板３０１上にトンネル酸化膜層３０４を介して多結晶シリコン層からなる浮遊ゲート３０５が形成され、更に、浮遊ゲート３０５上には絶縁層３０６を介して多結晶シリコン層からなる制御ゲート３０７が形成されている。そして、シリコン基板３０１、浮遊ゲート３０５及び制御ゲート３０７はトレンチ３０９によってメモリセル毎に素子分離され、トレンチ３０９はトレンチ絶縁膜３０３を介してＢＰＳＧ膜３０２によって埋め込まれ、制御ゲート３０７はタングステンシリサイドのワード線３０８に接続されている。
【００１０】
この構造では、トレンチ３０９によって、素子形成領域を分離すると同時に、浮遊ゲート３０５及び制御ゲート３０７もメモリセル毎に分離しており、微細なセル面積を実現する。
【００１１】
【発明が解決しようとする課題】
しかしながら、図５に示した構造に代表されるトレンチ素子分離法では、基板にトレンチ（溝）を形成しなければならないために、製造工程が複雑になるという問題があった。また、トレンチの加工時に発生する欠陥の制御も困難であった。
【００１２】
そこで、本発明の目的は、簡便な方法で製造でき、且つ、フィールド反転や短チャネル効果を引き起こすことなく素子形成領域の面積を縮小できる半導体装置及びその製造方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成され、互いに平行な方向に延びる複数のシールド酸化膜と、前記複数のシールド酸化膜の各々の上に形成された複数のシールド電極と、前記複数のシールド電極の各々の上に形成された複数のシールドキャップ絶縁膜と、前記シールド酸化膜、シールド電極及びシールドキャップ絶縁膜からなる複数の積層体の各々の側面に形成された複数のサイドウォール絶縁膜と、前記サイドウォール絶縁膜の下方において前記半導体基板の表面に形成され、前記第１の方向に延びる複数の第２導電型の不純物拡散層と、前記複数のサイドウォール絶縁膜のうちの隣り合うものの各隙間において、前記半導体基板上に形成された複数のトンネル絶縁膜と、前記複数のトンネル絶縁膜の各々の上に形成され、前記サイドウォール絶縁膜に倣って前記シールドキャップ絶縁膜上まで延びる複数の浮遊ゲートと、前記複数の浮遊ゲートを覆うゲート間絶縁膜と、前記ゲート間絶縁膜上の平面視で前記複数の浮遊ゲートのうちの少なくとも１つと整合する位置に形成された制御ゲートと、を有することを特徴とする。
【００１４】
前記複数の浮遊ゲートは、前記複数のゲート絶縁膜の各々の上において、等間隔で配列していることが好ましい。
【００１５】
また、前記複数の浮遊ゲートは、アレイ状に配列しており、前記制御ゲートは、前記複数の浮遊ゲートのうちで、前記シールド絶縁膜が延びる方向に対して直交する方向において列をなすものと平面視で整合する位置に形成されていることが好ましい。
【００１６】
更に、前記制御ゲートをワード線として用い、前記複数の第２導電型の不純物拡散層のうちで、前記浮遊ゲートの両側に位置して対をなす２個の一方をビット線として用いることが好ましい。
【００１７】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板上に第１の絶縁膜、第１の導電膜及び第２の絶縁膜を順次形成する工程と、前記第１の絶縁膜、第１の導電膜及び第２の絶縁膜をパターニングすることにより、互いに平行な方向に延びる複数の積層体を形成する工程と、前記複数の積層体の側面の下方において前記半導体基板の表面に、前記第１の方向に延びる複数の第２導電型の不純物拡散層を形成する工程と、前記複数の積層体の各々の側面にサイドウォール絶縁膜を形成する工程と、前記複数のサイドウォール絶縁膜のうちの隣り合うものの各隙間において、前記半導体基板上に複数のトンネル絶縁膜を形成する工程と、前記複数のトンネル絶縁膜の各々の上に、前記サイドウォール絶縁膜に倣って前記シールドキャップ絶縁膜上まで延びる複数の浮遊ゲートを形成する工程と、前記複数の浮遊ゲートを覆うゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜上の平面視で前記複数の浮遊ゲートのうちの少なくとも１つと整合する位置に制御ゲートを形成する工程と、を有することを特徴とする。
【００１８】
前記複数の浮遊ゲートを形成する工程は、全面に第２の導電膜を形成する工程と、前記第２の導電膜をパターニングすることにより、前記複数のゲート絶縁膜の各々の上において、前記第２の導電膜を等間隔で残す工程と、を有することが好ましい。
【００１９】
また、前記複数の浮遊ゲートを形成する工程は、前記複数の浮遊ゲートをアレイ状に配列させる工程を有し、前記制御ゲートを形成する工程は、全面に第３の導電膜を形成する工程と、前記第３の導電膜をパターニングすることにより、前記複数の浮遊ゲートのうちで、前記シールド絶縁膜が延びる方向に対して直交する方向において列をなすものと平面視で整合する位置に、前記第３の導電膜を残す工程と、を有することが好ましい。
【００２０】
更に、前記不純物拡散層を形成する工程は、不純物の斜めイオン注入を行う工程を有することが好ましい。
【００３６】
【実施例】
以下、本発明を実施例につき図１〜図３を参照しながら説明する。
【００３７】
図１は、本発明の一実施例によるスタックドゲート型ＥＥＰＲＯＭのメモリセルのレイアウトを示す概略平面図であり、図２は、図１のＡ−Ａ線に沿って見た概略断面図である。
【００３８】
図２に示すように、Ｐ型シリコン基板１０１上には、シールドゲート酸化膜１０２を介して多結晶シリコン膜からなるシールド電極１０３が図１に示すようなパターンに形成され、このシールド電極１０３を、シールドキャップ絶縁膜１０４及びサイドウォール絶縁膜１０６が覆って、フィールドシールド素子分離構造が形成されている。なお、フィールドシールド素子分離構造については、“Fully Planarized 0.5 μm Technologies for 16M DRAM"（W. Wakamiya et al., 246-IEDM, 1988, pp.246-249) を参照されたい。
【００３９】
フィールドシールド素子分離構造は、長手方向（図１において上下方向）に平行に延びる複数のシールド電極１０３を含み、隣接する各２本のフィールドシールド素子分離構造の間に素子形成領域２２０が形成されている。
【００４０】
一方、シリコン基板１０１の表面には、各フィールドシールド素子分離構造の長手方向と例えば直角に交わる横方向（図１において左右方向）に延びる複数の横方向領域２１０が画定されている。そして、その横方向領域２１０と素子形成領域２２０との交差点に対応する部分に個々の半導体素子が次に述べる態様で形成されている。
【００４１】
まず、シリコン基板１０１の表面の各フィールドシールド素子分離構造の上下方向に延びる互いに対向する側面に近接する部分、即ち、隣接する２本のフィールドシールド素子分離構造の間に形成される素子形成領域２２０の上下方向に延びる両側辺に近接する部分に一対のＮ型不純物拡散層１０５が形成され、これらの不純物拡散層１０５がソース／ドレインとして機能する。
【００４２】
一方、横方向領域２１０と素子形成領域２２０との交差点に対応する部分に、横方向領域２１０に沿って多結晶シリコン膜からなる複数の浮遊ゲート１０８（図１において斜線領域で示す。）がトンネル絶縁膜１０７を介して形成されている。また、浮遊ゲート１０８上には、ゲート間絶縁膜（ＯＮＯ膜）１０９を介して多結晶シリコン膜からなる配線層１１０が形成されている。配線層１１０は、横方向領域２１０に沿って配列する複数の半導体素子の共通の制御ゲートとして機能し、この装置が、複数のメモリセル１５０をマトリクス状に配した半導体メモリとして用いられる場合に、そのワード線として用いられる。
【００４３】
図１に示すように、ソース／ドレイン拡散層１０５は、ワード線に直交する方向のメモリセルに共通に形成されている。そして、シリコン基板１０１内のソース／ドレイン拡散層１０５の一方（ドレイン）がビット線を構成し、他方（ソース）がソース線を構成している。このような構成により、各メモリセル１５０におけるビットコンタクト及びソースコンタクトが不要となり、その結果、各メモリセル１５０の面積縮小が可能となる。
【００４４】
次に、本実施例の構造の製造方法を図３を参照しながら説明する。
【００４５】
図３は、本実施例の構造の製造方法を工程順に示す図２に対応した概略断面図である。
【００４６】
まず、図３（ａ）に示すように、Ｐ型シリコン基板１０１に熱酸化法又はＣＶＤ法によって、シールドゲート酸化膜１０２となる厚みが５０〜１００ｎｍ程度のシリコン酸化膜１０２′を形成する。そして、ＣＶＤ法によって、シールド電極１０３となる厚みが１００〜３００ｎｍ程度のＰ又はＮ型にドープされた多結晶シリコン膜１０３′及びシールドキャップ絶縁膜１０４となる厚みが１００〜５００ｎｍ程度のシリコン窒化膜１０４′を順次形成する。
【００４７】
次に、図３（ｂ）に示すように、シリコン酸化膜１０２′、多結晶シリコン膜１０３′及びシリコン窒化膜１０４′をフォトリソグラフィー及び異方性ドライエッチングによってパターニングし、素子分離領域に、シールドゲート酸化膜１０２、シールド電極１０３及びシールドキャップ絶縁膜１０４を形成する。
【００４８】
次に、図３（ｃ）に示すように、斜めイオン注入１１２により、シールドゲート酸化膜１０２、シールド電極１０３及びシールドキャップ絶縁膜１０４をマスクとしてシリコン基板１０１内に砒素を打ち込み、ソース／ドレイン拡散層１０５を形成する。この時の条件としては、砒素を打ち込む場合、エネルギーを５０〜９０ｋｅＶ、ドーズ量を５×１０¹⁵ｃｍ^-2に設定する。
【００４９】
さらに、打ち込みの角度θは、シールドゲート酸化膜１０２、シールド電極１０３及びシールドキャップ絶縁膜１０４の膜厚の合計（高さ）をａ、間隔をｂとすると、
θ＝ｔａｎ^-1（ａ／ｂ）
で与えられる。例えば、シールドゲート酸化膜１０２、シールド電極１０３及びシールドキャップ絶縁膜１０４の厚みがそれぞれ５０ｎｍ、１００ｎｍ及び１００ｎｍ（ａ＝０．２５μｍ）で、間隔ｂが１μｍの時、θはおよそ１４〜１５°となり、シールドゲート酸化膜１０２、シールド電極１０３及びシールドキャップ絶縁膜１０４の厚みがそれぞれ１００ｎｍ、３００ｎｍ及び５００ｎｍ（ａ＝０．９μｍ）で、間隔ｂが１μｍの時、θはおよそ４２〜４５°となる。
【００５０】
このように基板１０１に対して斜め方向からイオン注入１１２を行うことにより、シールドゲート酸化膜１０２、シールド電極１０３及びシールドキャップ絶縁膜１０４がマスクとなって、それらの端部近傍部分に、互いに離隔したソース／ドレイン拡散層１０５が自己整合的に形成される。そして、この時に打ち込まれた不純物が後の熱処理によって若干横方向に拡散し、シールドゲート酸化膜１０２の下方に一部が重なった形のソース／ドレイン拡散層１０５が形成される。
【００５１】
次に、図３（ｄ）に示すように、厚みが１００〜３００ｎｍ程度のシリコン窒化膜を全面に堆積し、異方性ドライエッチングを施すことにより、シリコン窒化膜からなるサイドウォール絶縁膜１０６をシールド電極１０３の側壁に形成する。そして、熱酸化法により、シリコン基板１０１の表面を熱酸化し、厚みが１０ｎｍ程度のトンネル酸化膜１０７を形成する。この時、シールド電極１０３を構成する多結晶シリコンも同時に酸化されないようにするため、シールドキャップ絶縁膜１０４及びサイドウォール絶縁膜１０６は、いずれも、耐酸化性を有するシリコン窒化膜で構成するのが望ましいが、一方又は両方ともシリコン酸化膜であってもよい。
【００５２】
次に、ＣＶＤ法によって厚みが１００〜３００ｎｍ程度の多結晶シリコン膜を全面に堆積し、これをフォトリソグラフィー及び異方性ドライエッチングによりパターニングして、浮遊ゲート１０８を形成する。
【００５３】
次に、図３（ｅ）に示すように、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）１０９を全面に形成する。このＯＮＯ膜１０９の膜厚は、同一容量の酸化膜厚に換算して１５〜２０ｎｍ程度であり、ボトム及びトップのシリコン酸化膜は熱酸化又はＣＶＤ法による堆積で形成する。なお、ＯＮＯ膜１０９の代わりにシリコン酸化膜を用いてもよい。
【００５４】
次に、厚みが１００〜３００ｎｍ程度の多結晶シリコン膜を全面に堆積し、これをフォトリソグラフィー及び異方性ドライエッチングによりパターニングして、ワード線（制御ゲート）１１０を形成する。なお、ワード線１１０の低抵抗化を図るため、これをポリサイド構造としてもよい。
【００５５】
この後、各種の配線形成工程を行うが、通常実施されている工程と同様であるため、その説明を省略する。
【００５６】
以上に説明した実施例では、浮遊ゲート１０８を有するスタックドゲート型ＥＥＰＲＯＭの場合を説明したが、本発明は、同様に高電圧を印加するＭＮＯＳ型の不揮発性半導体記憶装置についても、殆ど同様にして適用が可能である。また、記憶装置に限らず、本発明は、ゲート、ソース及びドレインを有する各種半導体装置の製造方法に適用が可能である。それらの場合、上述した製造方法において、ゲート構造の形成方法のみを異ならせればよい。例えば、ＭＯＳトランジスタを形成する場合、図３（ｄ）〜（ｅ）の工程において、シリコン基板１０１の表面にゲート酸化膜を形成した後、その上に、多結晶シリコン膜等からなるゲート配線をパターン形成すればよい。
【００５７】
【発明の効果】
本発明によれば、素子面積の大幅な縮小化が可能となる。また、シールド電極の電位によって、フィールド反転や短チャネル効果を防止することができる。更に、半導体装置の製造に際して、斜めイオン注入を行った場合には、不純物拡散層を簡便且つ自己整合的に形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるスタックドゲート型ＥＥＰＲＯＭメモリセルのレイアウトを示す概略平面図である。
【図２】図１のＡ−Ａ線に沿って見た概略断面図である。
【図３】本発明の一実施例によるスタックドゲート型ＥＥＰＲＯＭメモリセルの製造方法を工程順に示す概略断面図である。
【図４】従来のＬＯＣＯＳ法によって素子分離を行ったスタックドゲート型ＥＥＰＲＯＭメモリセルの概略断面図である。
【図５】従来のトレンチ法によって素子分離を行ったスタックドゲート型ＥＥＰＲＯＭメモリセルの概略断面図である。
【符号の説明】
１０１Ｐ型シリコン基板
１０２シールド酸化膜
１０３シールド電極
１０４シールドキャップ絶縁膜
１０５Ｎ型不純物拡散層（ソース／ドレイン）
１０６サイドウォール絶縁膜
１０７トンネル酸化膜
１０８浮遊ゲート
１０９ＯＮＯ膜
１１０ワード線（制御ゲート）
１５０メモリセル
２１０横方向領域
２２０素子形成領域

Claims

第１の導電型の半導体基板と、
前記半導体基板上に形成された互いに離隔して長手方向に平行に延びる複数のフィールドシールド素子分離構造と、
隣接する各２本の前記フィールドシールド素子分離構造の間に形成された素子形成領域と、
前記各素子形成領域の前記長手方向に延びる互いに対向する側辺に近接する部分に形成された前記第１の導電型と異なる第２の導電型の一対の不純物拡散領域と、
前記半導体基板の前記表面上に画定されて前記長手方向と交差する横方向に延びる互いに離隔した複数の横方向領域と前記素子形成領域との交差点に対応する部分に形成された半導体素子であって、該半導体素子の各々が、ドレイン／ソースとして機能するその交差点に位置する前記一対の不純物拡散領域の部分と、その間に形成されるチャネル領域とを含むものである半導体素子と
を含んでなる半導体装置であって、
前記フィールドシールド素子分離構造の各々が、前記半導体基板上に形成された複数のシールド酸化膜と、前記複数のシールド酸化膜の各々の上に形成された複数のシールド電極と、前記複数のシールド電極の各々の上に形成された複数のシールドキャップ絶縁膜と、前記シールド酸化膜、シールド電極及びシールドキャップ絶縁膜からなる複数の積層体の各々の側面に形成された複数のサイドウォール絶縁膜とを有し、
前記近接する部分が、前記サイドウォール絶縁膜の下方において前記半導体基板の表面であり、
前記各交差点に形成された前記半導体素子が、前記半導体基板の前記表面の前記交差点の上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜の上に形成され、前記サイドウォール絶縁膜に倣って前記シールドキャップ絶縁膜上まで延びる浮遊ゲートと、前記浮遊ゲートの上に層間絶縁膜を介して形成された制御ゲートとを含むゲート電極構造を含むことを特徴とする半導体装置。
複数の前記浮遊ゲートは、前記交差点に対応する部分において、等間隔で配列していることを特徴とする請求項１に記載の半導体装置。
複数の前記浮遊ゲートは、アレイ状に配列しており、
前記制御ゲートは、複数の前記浮遊ゲートのうちで、前記長手方向に対して直交する方向において列をなすものと平面視で整合する位置に形成されていることを特徴とする請求項２に記載の半導体装置。
前記制御ゲートをワード線として用い、
複数の前記第２の導電型の不純物拡散層のうちで、前記浮遊ゲートの両側に位置して対をなす２個の一方をビット線として用いることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
第１の導電型の半導体基板上に第１の絶縁膜、第１の導電膜及び第２の絶縁膜を順次形成する工程と、
前記第１の絶縁膜、第１の導電膜及び第２の絶縁膜をパターニングすることにより、前記半導体基板上に形成された互いに離隔して長手方向に平行に延びる複数のフィールドシールド素子分離構造を形成する工程と、
隣接する各２本の前記フィールドシールド素子分離構造の間に素子形成領域を形成する工程と、
前記各素子形成領域の前記長手方向に延びる互いに対向する側辺に近接する部分に、形成された前記第１の導電型と異なる第２の導電型の一対の不純物拡散領域を形成する工程と、
前記半導体基板の前記表面上に画定されて前記長手方向と交差する横方向に延びる互いに離隔した複数の横方向領域と前記素子形成領域との交差点に対応する部分に半導体素子を形成する工程であって、該半導体素子の各々が、ドレイン／ソースとして機能するその交差点に位置する前記一対の不純物拡散領域の部分と、その間に形成されるチャネル領域とを含むものである工程と
を含んでなる半導体装置の製造方法であって、
前記フィールドシールド素子分離構造の各々が、前記複数の積層体の各々の側面にサイドウォール絶縁膜を有しており、
前記近接する部分が、前記サイドウォール絶縁膜の下方において前記半導体基板の表面であり、
前記各交差点に形成された前記半導体素子が、前記半導体基板の前記表面の前記交差点の上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜の上に形成され、前記サイドウォール絶縁膜に倣って前記シールドキャップ絶縁膜上まで延びる浮遊ゲートと、前記浮遊ゲートの上に層間絶縁膜を介して形成された制御ゲートを含むゲート電極構造を含むことを特徴とする半導体装置の製造方法。
複数の前記浮遊ゲートを形成する工程は、
全面に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングすることにより、前記交差点に対応する部分において、前記第２の導電膜を等間隔で残す工程と、
を有することを特徴とする請求項５に記載の半導体装置の製造方法。
複数の前記浮遊ゲートを形成する工程は、複数の前記浮遊ゲートをアレイ状に配列させる工程を有し、
前記制御ゲートを形成する工程は、
全面に第３の導電膜を形成する工程と、
前記第３の導電膜をパターニングすることにより、複数の前記浮遊ゲートのうちで、前記長手方向に対して直交する方向において列をなすものと平面視で整合する位置に、前記第３の導電膜を残す工程と、
を有することを特徴とする請求項６に記載の半導体装置の製造方法。
前記不純物拡散層を形成する工程は、不純物の斜めイオン注入を行う工程を有することを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。