JP4181284B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板上にメモリとＣＭＯＳデバイスとを混載して高集積化された半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来より、例えば、文献１（IEDM89, p.583-586, " A 3.6μm MEMORY CELL STRUCTURE FOR 16MB EPROMS" )や、文献２（1992 Symposium on VLSI Technology, p.44-45, "A Novel Cell Structure for Giga-bit EPROMs and Flash Memories Using Polysilicon Thin Film Transistors"）に示されているように、大容量ＥＰＲＯＭとＣＭＯＳデバイスとを共通の基板上に搭載した高集積半導体装置が知られている。
【０００３】
図１０（ａ），（ｂ）は従来の半導体装置におけるメモリ領域ＲmemoとＣＭＯＳ領域Ｒmos とにおける構造をそれぞれ示す断面図である。図１０（ａ）に示すように、メモリ領域Ｒmemoにおいて、シリコン基板１０１内にはドレイン拡散層１１６及びソース拡散層１１７が形成されている。そして、シリコン基板１０１の上におけるソース拡散層１１７及びドレイン拡散層１１６に挟まれる領域には、酸化シリコンからなるトンネル酸化膜１０３と、ポリシリコンからなる浮遊ゲート１４２と、容量結合用の容量絶縁膜１４３と、制御ゲートとして機能するポリサイド層１４４と、ゲート上保護膜及びサイドウォールを含む酸化膜１４５とが順次積層されてなるメモリセルゲートが設けられている。さらに、シリコン基板１０１の表面からメモリセルゲートの側面を経てメモリセルゲートの上面の一部に延びるポリサイド１４６と、基板の全面を覆う層間絶縁膜１２９と、層間絶縁膜１２９を貫通してドレイン拡散層１１６上のポリサイド１４６にコンタクトするタングステンプラグ１３０と、タングステンプラグ１３０に接続されるとともに層間絶縁膜１２９の上に延びるビット線として機能するアルミニウム合金膜１３１とを備えている。
【０００４】
一方、図１０（ｂ）に示すように、ＣＭＯＳ領域Ｒmos において、シリコン基板１０１内には、低濃度の不純物がドープされたＬＤＤ領域１２４と、高濃度の不純物がドープされたソース・ドレイン拡散層１２７とが形成されている。そして、シリコン基板１０１の上におけるソース・ドレイン拡散層１２７に挟まれる領域には、酸化シリコンからなるゲート酸化膜１０６と、ゲート電極として機能するポリサイド１４４と、ゲート上保護膜及びサイドウォールを含む酸化膜１４５とが設けられている。さらに、層間絶縁膜１２９を貫通してソース・ドレイン拡散層１２７にコンタクトするタングステンプラグ１３０と、タングステンプラグ１３０に接続されるとともに層間絶縁膜１２９の上に延びる配線として機能するアルミニウム合金膜１３１とを備えている。
【０００５】
図１０（ａ）に示す構造により、相隣接するメモリセル同士の間隔を サイドウオールとサイドウォールとの間にソース拡散層やドレイン拡散層が僅かに露出する程度まで狭くすることができ、コンタクトサイズに依存することなくメモリセルを高密度に配置することができる。
【０００６】
ここで、図１０（ｂ）に示すＣＭＯＳ領域Ｒmos は、メモリ部を制御するデコーダ回路やセンスアンプ回路や電源回路であったり、マイクロコントローラやマイクロプロセッサなどの回路である場合がある。これらの回路には、図１０（ｂ）に示すようなＭＩＳトランジスタが多数配置されている。そして、これらの回路、特にマイクロコントローラやマイクロプロセッサなどを高速に動作させるためには、より微細なゲート長を有するＭＩＳトランジスタが要求される。
【０００７】
また、図１０（ｂ）に示すＭＩＳトランジスタにおけるゲート電極は、図１０（ａ）に示されるメモリ領域Ｒmemoにおける制御ゲートと同じポリサイド１４４により構成されている。このように、メモリ領域の制御ゲートとＣＭＯＳ領域Ｒmos のゲート電極とを構成するポリサイド１４４を共通化することにより、工程数を削減することができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来のメモリ領域ＲmemoとＣＭＯＳ領域Ｒmos とを備えた半導体装置において、以下のような不具合があった。
【０００９】
半導体装置の製造工程において、図１０（ａ），（ｂ）に示すメモリ領域Ｒmemoにおける制御ゲート又はＣＭＯＳ領域Ｒmos におけるゲート電極と、両者を被覆する酸化膜１４５とを形成する工程は、図１１（ａ），（ｂ）に示す手順で行なわれる。まず、図１１（ａ）に示すように、シリコン基板１０１の上に、厚みが３００ｎｍ程度のポリサイド１４４と、厚みが１５０ｎｍ程度の酸化膜１４５とが堆積され、酸化膜１４５の上に、ゲートパターン形成用のフォトレジスト膜１４７が形成される。このとき、ポリサイド１４４は、ポリシリコン膜を形成した後コバルト，チタンなどの高融点金属膜を堆積してポリシリコンの上部をシリサイド化することによって形成される。
【００１０】
次に、図１１（ｂ）に示すように、フォトレジスト膜１４７をマスクとしてドライエッチング（異方性エッチング）を行い、酸化膜１４５及びポリサイド１４４をパターニングすることにより、制御ゲート又はゲート電極を形成する。
【００１１】
ただし、図１１（ａ），（ｂ）において、ポリサイド１４４の下方には、メモリ領域Ｒmemoにおいては容量絶縁膜１４３が、ＣＭＯＳ領域Ｒmos においてはゲート酸化膜１０６が存在し、かつ、メモリ領域Ｒmemoにおいては容量絶縁膜１４３の下方に浮遊ゲートなどが存在するものとする。
【００１２】
ここで、ＣＭＯＳ領域Ｒmos のＭＩＳトランジスタは、低電圧動作化の傾向にあるので、ＭＩＳトランジスタの誤動作を回避するためには、ゲート長寸法の精度を確保することがきわめて重要である。ところが、ＣＭＯＳ領域Ｒmos におけるＭＩＳトランジスタのゲート電極を形成する際に、ポリサイド１４４の上に厚みが約１５０ｎｍという厚い酸化膜１４５が存在していると、フォトリソグラフィー工程において、下地からの露光光の反射の影響が大きくなってパターニング精度が低下するおそれがある。特に、トランジスタの横寸法が縮小されてアスペクト比が高くなると、図１１（ｂ）に示すように、ゲート電極などがテーパ状に加工され、いわゆる寸法シフトによって、所望のゲート長が得られないおそれがあった。
【００１３】
また、図１２（ａ）に示すように、上記従来の半導体装置の製造工程において、メモリ領域Ｒmemoのソース拡散層及びドレイン拡散層形成のためのイオン注入を行なう前に、トンネル酸化膜１０３や容量絶縁膜１４３へのイオン注入によるダメージ低減のために、メモリセルゲートの側面がＣＶＤ酸化膜１４８によって覆われていた。これは、トンネル酸化膜１０３や容量絶縁膜１４３へのイオン注入によるダメージを抑制するためである。また、ソース拡散層及びドレイン拡散層に注入された不純物の活性化のための熱処理の際にも、浮遊ゲート電極１４２の側面と制御ゲートを構成するポリサイド１４４とからの不純物の空中への飛散を防止するためにも、メモリセルゲートの側面を露出させないように、ＣＶＤ酸化膜１４８を形成しておく必要がある。
【００１４】
ところが、ＣＶＤ法によって形成されたＣＶＤ酸化膜１４８の厚みは、メモリセルゲートの上面及び側面，トンネル酸化膜１０３の表面など各部においてほぼ均一である。一方、シリコン基板１０１上のトンネル酸化膜１０３は、メモリセルゲートのパターニング時にエッチングストッパーとなる部分であり、残しておく必要がある。そのため、図１２（ａ）に示すように、メモリセルゲートの側面部における酸化膜厚Ｓよりも、シリコン基板１０１上における合計の酸化膜厚Ｂの方が厚くなっている。その結果、ソース拡散層及びドレイン拡散層形成のためのイオン注入の際には、イオンがシリコン基板１０１上に存在する酸化膜厚ＢのＣＶＤ酸化膜１４８及びトンネル酸化膜１０３を突き抜けてシリコン基板内に侵入可能な程度の加速エネルギーを必要とするので、イオンがメモリセルゲートの側面にある酸化膜厚Ｓの比較的薄いＣＶＤ酸化膜１４８を突き抜けてトンネル酸化膜１０３や容量絶縁膜１４３にダメージを与えるおそれもあった。
【００１５】
本発明の第１の目的は、メモリとＣＭＯＳデバイスとを共通の基板上に混載した半導体装置において、メモリ領域にメモリセルを高密度に配置しつつ、ＣＭＯＳ領域のＭＩＳトランジスタのゲート長を制御性よく形成する手段を講ずることにある。
【００１６】
また、本発明の第２の目的は、メモリとＣＭＯＳデバイスとを共通の基板上に混載した半導体装置において、ゲート電極や制御ゲートを構成するポリサイドの代わりとなる部材を設けることにより、ゲート電極や制御ゲートの低抵抗性を維持しつつ上述のような不具合を解消することにある。
【００１７】
【課題を解決するための手段】
本発明の第１の半導体装置は、半導体基板の一部に不揮発性半導体記憶装置のメモリセルを設けた半導体装置であって、上記メモリセルは、上記半導体基板内で互いに離間して形成された２つの不純物拡散層と、上記半導体基板の２つの不純物拡散層間の領域の上に設けられた情報保持層と、上記情報保持層の上に設けられ導体材料からなる主ゲート部と上記主ゲート部の中央部の上に設けられ上記導体材料よりも低抵抗な材料からなる低抵抗層とを有するゲート電極と、上記主ゲート部の側面に設けられた熱酸化膜と、上記主ゲート部の両端部の上で上記低抵抗層を挟むように設けられた上面分離絶縁層と、上記上面分離絶縁層の外側面及び上記熱酸化膜を介して上記ゲート電極の側面に亘って設けられた絶縁体サイドウォールと、上記絶縁体サイドウォールの側方で上記２つの不純物拡散層にそれぞれ接続され、かつ、上記上面分離絶縁層の上まで延びて上面分離絶縁層の内側面と共通の面内に側面を有する２つのパッド部材とを備えている。
【００１８】
これにより、主ゲート部の側面に熱酸化膜が形成されているので、半導体基板上に厚い酸化膜が形成されることがなくなり、主ゲート部下方の情報保持層への不純物の注入エネルギーの低減によってダメージの発生を抑制することができる構造となる。
【００１９】
上記第１の半導体装置において、上記半導体基板の他部にＭＩＳ型トランジスタが設け、上記ＭＩＳ型トランジスタに、上記半導体基板内で互いに離間して形成された２つの不純物拡散層と、上記２つの不純物拡散層間の領域の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられ導体材料により構成される主ゲート部と、上記主ゲート部の上に設けられ上記導体材料よりも低抵抗な材料からなる低抵抗層とを有するＭＩＳゲート電極とを設けることにより、混載型半導体装置におけるＭＩＳゲート電極上に上面保護膜が不要な構造となり、ゲート電極形成時の寸法シフトが小さくなるので、ＭＩＳゲート電極の形状精度が向上する。
【００２０】
上記第１の半導体装置において、上記メモリセルのゲート電極の上で上記各上面分離絶縁層の内側面と各パッド部材の側面とに亘ってそれぞれ設けられた第２の絶縁体サイドウォールをさらに備え、上記メモリセルのゲート電極の上記低抵抗層が上記第２の絶縁体サイドウォールによって挟まれている構造とすることにより、メモリセルのゲート電極上にコンタクト部材を設ける際における接続の信頼性が高くなる。
【００２１】
本発明の第２の半導体装置は、半導体基板に不揮発性半導体記憶装置のメモリセルとＭＩＳトランジスタとを設けた半導体装置であって、上記メモリセルは、上記半導体基板内で互いに離間して形成された２つの不純物拡散層と、上記半導体基板の２つの不純物拡散層間の領域の上方に設けられた情報保持層と、上記情報保持層の上に設けられ導体材料からなる主ゲート部と、上記主ゲート部の上に形成され上記導体材料よりも低抵抗な材料からなる低抵抗層とを有するゲート電極と、上記ゲート電極の低抵抗層の両端部の上にそれぞれ設けられた上面分離絶縁層と、上記上面分離絶縁層の外側面及び上記ゲート電極の側面に亘って設けられた絶縁体サイドウォールと、上記絶縁体サイドウォールの側方で上記２つの不純物拡散層にそれぞれ接続され、かつ、上記上面分離絶縁層の上まで延びて上面分離絶縁層の内側面と共通の面内に側面を有する２つのパッド部材とを備え、上記ＭＩＳ型トランジスタは、上記半導体基板内で互いに離間して形成された２つの不純物拡散層と、上記２つの不純物拡散層間の領域の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられ上記導体材料からなる主ゲート部と、上記主ゲート部の上に設けられ上記低抵抗な材料からなる低抵抗層とを有するＭＩＳゲート電極とを備えている。
【００２２】
これにより、ＭＩＳ型トランジスタのＭＩＳゲート電極の上に上面保護膜が不要な構造となり、ゲート電極形成時の寸法シフトが小さくなるので、ＭＩＳゲート電極の形状精度が向上する。
【００２３】
上記第２の半導体装置において、上記メモリセルのゲート電極の上で上記各上面分離絶縁層の内側面と各パッド部材との側面とに亘ってそれぞれ設けられた第２の絶縁体サイドウォールをさらに備えることにより、メモリセルのゲート電極上にコンタクト部材を設ける際における接続の信頼性が高くなる。
【００２４】
本発明の第１の半導体装置の製造方法は、半導体基板の一部に不揮発性半導体記憶装置のメモリセルを設けた半導体装置の製造方法であって、情報保持層が設けられた基板上にゲート用導体膜と絶縁膜とを順次堆積した後、絶縁膜とゲート用導体膜とをパターニングして、上記情報保持層の上にゲート電極の主ゲート部とその上の上面保護膜とを形成する工程（ａ）と、上記主ゲート部の側面に熱酸化膜を形成する工程（ｂ）と、上記上面保護膜，主ゲート部及び熱酸化膜をマスクとして、上記半導体基板内にソース・ドレイン形成用の不純物イオンを注入する工程（ｃ）と、上記工程（ｃ）の後、上記上面保護膜の側面と上記主ゲート部の側面とに亘って上記熱酸化膜を挟むように絶縁体サイドウォールを形成する工程（ｄ）と、基板上に、上記不純物が注入された領域に接続されるパッド用導体膜を堆積する工程（ｅ）と、上記パッド用導体膜及び上記上面保護膜をパターニングして、上記主ゲート部の両端部の上に、共通の面内に側面を有するパッド部材と上面分離絶縁層とをそれぞれ形成する工程（ｆ）と、上記工程（ｆ）の後に、上記主ゲート部の上記上面分離絶縁層によって挟まれる領域の上に上記主ゲート部よりも抵抗の小さい低抵抗層を形成する工程（ｇ）とを含んでいる。
【００２５】
この方法により、工程（ｂ）では、熱酸化によって半導体基板上の酸化膜厚をほとんど増大させることなく、主ゲート部の側面に熱酸化膜を形成することができる。そして、工程（ｃ）において不純物イオンを注入する際には、比較的小さな注入エネルギーでイオン注入を行なうことが可能となり、主ゲート部の側面に形成されている熱酸化膜によって、情報保持層のダメージを抑制することができる。一方、工程（ｆ）の後では主ゲート部の上面分離絶縁層で挟まれている領域は露出しているので、低抵抗層を容易に形成でき、全体として抵抗の小さいゲート電極を形成することができる。
【００２６】
上記第１の半導体装置の製造方法において、上記工程（ａ）では、上記半導体基板のＭＩＳ型トランジスタを形成する領域にも上記ゲート用導体膜及び絶縁膜を堆積しておき、上記工程（ｅ）では、上記ＭＩＳ型トランジスタを形成する領域の上記絶縁膜の上にも上記パッド用導体膜を堆積しておき、上記工程（ｆ）では、上記パッド用導体膜及び絶縁膜のうち上記ＭＩＳ型トランジスタを形成する領域に位置する部分を除去し、上記工程（ｆ）の後上記工程（ｇ）の前に、上記ＭＩＳ型トランジスタを形成する領域に残存する上記ゲート用導体膜をパターニングしてＭＩＳゲート電極を形成する工程をさらに含み、上記工程（ｇ）では、ＭＩＳゲート電極の上にも低抵抗層を形成することにより、形状精度の良好なＭＩＳゲート電極を形成することができる。
【００２７】
上記第１の半導体装置の製造方法において、上記工程（ｆ）の後、上記工程（ｇ）の前に、上記主ゲート部の両端部の上に、上記上面分離絶縁層の内側面とパッド部材の側面とに亘る２つの第２の絶縁体サイドウォールを形成する工程をさらに含み、上記工程（ｇ）では、上記主ゲート部のうち上記２つの第２の絶縁体サイドウォールによって挟まれる部分の上に上記低抵抗層を形成することにより、メモリセルのゲート電極上にコンタクトを形成する際の接続の信頼性を保持することができる。
【００２８】
本発明の第２の半導体装置の製造方法は、半導体基板に不揮発性半導体記憶装置のメモリセルとＭＩＳ型トランジスタとを設けた半導体装置の製造方法であって、情報保持層が設けられた基板上にゲート用導体膜と上記ゲート用導体膜よりも低抵抗な材料からなる低抵抗層と絶縁膜とを順次形成する工程（ａ）と、上記絶縁膜，低抵抗層及びゲート用導体膜をパターニングして、上記情報保持層の上にメモリセルのゲート電極とその上の上面保護膜とを形成する一方、上記ＭＩＳ型トランジスタを形成する領域では上記絶縁膜，低抵抗層及びゲート用導体膜をそのまま残す工程（ｂ）と、上記上面保護膜及びメモリセルのゲート電極をマスクとして、上記半導体基板内にメモリセルのソース・ドレイン形成用の不純物イオンを注入する工程（ｃ）と、上記工程（ｃ）の後、上記上面保護及び上記メモリセルのゲート電極の側面に絶縁体サイドウォールを形成する工程（ｄ）と、基板上に、上記不純物が注入された領域に接続されるパッド用導体膜を堆積する工程（ｅ）と、上記パッド用導体膜及び上記上面保護膜をパターニングして、上記メモリセルのゲート電極の両端部の上に、ほぼ共通の面内に側面を有するパッド部材と上面分離絶縁層とをそれぞれ形成するとともに、上記ＭＩＳ型トランジスタを形成する領域では上記絶縁膜を除去する工程（ｆ）とを含んでいる。
【００２９】
この方法により、工程（ｆ）において、ＭＩＳ型トランジスタを形成する領域では、ゲート用導体膜上の絶縁膜が除去されるので、ＭＩＳ型トランジスタのＭＩＳゲート電極を形成する際における寸法シフトが抑制され、形状精度の良好なＭＩＳゲート電極を形成することができる。
【００３０】
上記第２の半導体装置の製造方法において、上記工程（ｆ）の後に、上記ゲート電極の両端部の上に、上記各上面分離絶縁層の内側面と各パッド部材の側面とに亘る第２の絶縁体サイドウォールをそれぞれ形成する工程をさらに含むことが好ましい。
【００３１】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置の平面図である。図２は、図１に示すII-II 線（ビット線方向）における断面図である。図３（ａ）〜（ｃ）は、それぞれ図１に示すIIIa-IIIa 線（ソース線方向），IIIb-IIIb 線（ワード線方向），IIIc-IIIc 線（ビットコンタクト通過方向）における断面図である。
【００３２】
図１に示すように、メモリ領域Ｒmemoにおいては、分離絶縁膜で囲まれるメモリセル拡散領域３２内に、図２などに示す断面構造を有するメモリセルゲートが設けられている。そして、このメモリセルゲート内に、情報記憶層である浮遊ゲート３４が配置されている。そして、シリコン基板の上には、各メモリセルゲートを接続して延びる複数のワード線３５と、ワード線３５に直交する方向に延びるビット線４１と、ワード線４１に平行に延びるソース線３７とが設けられている。また、ビット線４１とメモリセル拡散領域３２内のドレイン領域とは、ビットコンタクト３９により接続されている。
【００３３】
一方、ＣＭＯＳ領域Ｒmos において、分離絶縁膜によって囲まれるＭＯＳ拡散領域３３内に後述するソース・ドレイン領域などが形成されており、シリコン基板の上には、ＭＯＳ拡散領域３３をまたいで両側の分離絶縁膜上に延びるＭＩＳゲート電極３６が設けられている。そして、図示しない上層のアルミニウム合金膜配線と、ＭＯＳ拡散領域内のソース・ドレイン領域やＭＩＳゲート電極３６とを接続するコンタクト４０が設けられている。
【００３４】
次に、図２，図３（ａ）〜（ｃ）を参照しながら、メモリ領域Ｒmemoにおけるメモリセルの断面構造について説明する。
【００３５】
図２に示すように、メモリ領域Ｒmemoにおいて、シリコン基板１内の分離領域２で囲まれる領域（メモリセル拡散領域）には、ドレイン拡散層１６及びソース拡散層１７が形成されている。そして、シリコン基板１の上におけるソース拡散層１７−ドレイン拡散層１６間の領域には、酸化シリコンからなるトンネル酸化膜３と、図１に示す浮遊ゲート３４を構成する第１ポリシリコン４と、容量結合用の容量絶縁膜５と、酸化膜６と、制御ゲートの主ゲート部となる第２ポリシリコン７と、ＴＥＯＳ膜８とが順次積層されてなるメモリセルゲートが設けられている。
【００３６】
さらに、メモリセルゲートの側面に設けられた酸化膜９及び第１サイドウォール１８と、相隣接するメモリセルゲートの第１サイドウォール１８同士で形成される間隙を埋めて、ドレイン拡散層１６又はソース拡散層１７に接触するパッド部材である第３ポリシリコン１９と、第３ポリシリコン１９及びＴＥＯＳ膜８の側面に設けられた第２サイドウォール２５と、第２ポリシリコン７及び第３ポリシリコン１９の上に形成された低抵抗層であるシリサイド化領域２８とを備えている。ソース拡散層１７につながる第３ポリシリコン１９及びその上のシリサイド化領域２８により、図１に示すソース配線３７が構成されている。
【００３７】
図３（ａ）に示すように、このソース配線３７は隣接する半導体記憶装置のソース拡散層１７同士を分離絶縁膜２をまたいで接続している。
【００３８】
図３（ｂ）に示すように、上記制御ゲートの主ゲート部を構成する第２ポリシリコン７とその上のシリサイド化領域２８とにより、制御ゲート，つまり図１に示すワード線３５が構成されている。図２及び図３（ｃ）に示すように、ドレイン拡散層１６に接続されている第３ポリシリコン１９及びその上のシリサイド化領域２８により、図１に示すドレインパッド３８が構成されている。
【００３９】
また、基板の全面を覆う層間絶縁膜２９と、層間絶縁膜２９を貫通してドレインパッド３８にコンタクトするタングステンプラグ３０と、タングステンプラグ３０に接続されるとともに層間絶縁膜２９の上に延びるアルミニウム合金膜３１とを備えている。そして、図３（ｃ）に示すように、タングステンプラグ３０のうちドレインパッド３８に接続される部分が図１に示すビットコンタクト３９であり、アルミニウム合金膜３１のうちメモリ領域Ｒmemoに存在している部分が図１に示すビット線４１である。そして、図２に示す断面には現れていないが、層間絶縁膜２９を貫通してメモリ領域Ｒmemoの第２ポリシリコン７に到達するコンタクト部材が少なくとも１カ所に設けられており、このコンタクト部材を介してワード線３５に電圧を供給するように構成されている。
【００４０】
なお、図１に示すソース配線３７とワード線３５とは、図２に示すように、第１サイドウォール１８とＴＥＯＳ膜８とによって、電気的に絶縁されている。また、ワード線３５と浮遊ゲート３４とは、図２に示すように、容量絶縁膜５と酸化膜６によって容量カップリングされている。
【００４１】
次に、図２を参照しながら、ＣＭＯＳ領域Ｒmos におけるＭＩＳトランジスタ等の構造について説明する。
【００４２】
図２に示すように、ＣＭＯＳ領域Ｒmos において、シリコン基板１内には、低濃度の不純物がドープされたＬＤＤ領域２４と、高濃度の不純物がドープされたソース・ドレイン拡散層２７とが形成されている。そして、シリコン基板１の上におけるソース・ドレイン拡散層２７に挟まれる領域には、酸化シリコンからなるゲート酸化膜として機能する酸化膜６と、第２ポリシリコン７と、第２ポリシリコン７，ソース・ドレイン拡散層２７の上に形成されたシリサイド化領域２８とが設けられている。この第２ポリシリコン７及びシリサイド化領域２８とがＭＩＳゲート電極３６を構成している。なお、図２には示されていないが、各シリサイド化領域２８にコンタクトするタングステンプラグと、タングステンプラグに接続されるとともに層間絶縁膜２９の上に延びる配線として機能するアルミニウム合金膜とを備えている。また、図２に示す断面には現れていないが、図１に示すコンタクト４０は、ソース・ドレイン拡散層２７上のシリサイド化領域２８や、ＭＩＳゲート電極３６のシリサイド化領域２８の上に設けられている。さらに、図２の破線に示すように、メモリ領域Ｒmemoの制御ゲート電極として機能する第２ポリシリコン７の上のシリサイド化領域２８の上には、上層の配線とワード線との電気的接続を行なうためのワード線コンタクトが設けられている。
【００４３】
ここで、本実施形態に係る半導体装置の構造上の特徴は、以下の点である。
【００４４】
第１に、上記従来の半導体装置とは異なり、ＣＭＯＳ領域Ｒmos におけるゲート電極として機能する第２ポリシリコン７の上には厚みＴＥＯＳ膜が存在していない。したがって、ＣＭＯＳ領域Ｒmos におけるゲート電極として機能する第２ポリシリコン７を形成する際のフォトリソグラフィー工程において、寸法シフトに起因するゲート長寸法の悪化を回避することができる。
【００４５】
第２に、制御ゲート及びゲート電極がポリサイド膜をパターニングして形成されたものではなく、第２ポリシリコン７をパターニングした後に、第２ポリシリコン７の上にシリサイド化領域２８が形成されている。このような構成を採ることにより、メモリ領域Ｒmemoにおいて、メモリセルゲートの側面にはシリサイドが存在しないことから、熱酸化による酸化膜９をメモリセルゲート全体の側面にのみ設けることが可能となっている。つまり、図１２（ｂ）に示すように、基板の全面上にＣＶＤ酸化膜を設けなくても、メモリセルゲート内への不純物の注入を行なうことができるので、イオン注入の際の加速エネルギーを小さくでき、メモリセルゲート内のトンネル酸化膜３や容量絶縁膜５への不純物イオンの突き抜けを抑制することができる。一方、第２ポリシリコン７のうちゲート電極となる領域においてはその全面にシリサイド化領域２８が形成されており、第２ポリシリコン７のうち制御ゲートとなる領域においては、第２サイドウォール２５によって挟まれる部分にシリサイド化領域２８が形成されているので、ゲート電極及び制御ゲートの低抵抗性は確保されている。
【００４６】
次に、図４（ａ）〜（ｄ），図５（ａ）〜（ｃ），図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は、本実施形態における半導体装置の製造工程を示す図１のII-II 線における断面図である。
【００４７】
まず、図４（ａ）に示す工程で、Ｐ型のシリコン基板１に、トレンチ構造の分離絶縁膜２を形成した後、分離絶縁膜２によって囲まれる領域に、厚みが約１０ｎｍのトンネル酸化膜３を形成する。次いで、基板上に、厚みが２００〜３００ｎｍの第１ポリシリコン４を堆積した後、第１ポリシリコン４をパターニングして、メモリ領域Ｒmemoのみに浮遊ゲートとなる第１ポリシリコン４を残す。そして、基板上に、シリコン酸化膜／シリコン窒化膜の積層膜（ＯＮ膜）である容量絶縁膜５を形成した後、これをパターニングして、メモリ領域Ｒmemoの第１ポリシリコン４の側面及び上面のみにＯＮ膜からなる容量絶縁膜５を残す。さらに、熱処理を行なって、基板の全面上に酸化膜６を形成する。この酸化膜６は、ＣＭＯＳ領域Ｒmos においてはゲート絶縁膜として機能し、メモリ領域Ｒmemoにおいては容量絶縁膜５とともに厚みが約２０ｎｍのＯＮＯ膜となって制御ゲート−浮遊ゲート間のカップリング容量として機能する。
【００４８】
なお、メモリ領域Ｒmemoにおける容量絶縁膜５と共にカップリング容量として機能する酸化膜と、ＣＭＯＳ領域Ｒmos におけるゲート酸化膜として機能する酸化膜とは、個別に形成してもよい。
【００４９】
次に、図４（ｂ）に示す工程で、基板上に、厚みが約３００ｎｍの第２ポリシリコン７と、厚みが約１５０ｎｍのＴＥＯＳ膜８とを順次堆積する。
【００５０】
次に、図４（ｃ）に示す工程で、異方性エッチングにより、ＴＥＯＳ膜８，第２ポリシリコン７，酸化膜６，容量絶縁膜５及び第１ポリシリコン４をパターニングして、メモリセルゲートを形成する。この工程により、第１ポリシリコン４は図１に示す浮遊ゲート３４の形状にパターニングされる。このメモリセルゲートのゲート長は約０．４μｍであり、メモリセルゲート間の間隔は約０．４μｍである。一方、ＣＭＯＳ領域Ｒmos においては、基板の全面上に第２ポリシリコン７及びＴＥＯＳ膜８が残されている。
【００５１】
次に、図４（ｄ）に示す工程で、ドライ酸化雰囲気で、メモリ領域Ｒmemoにおいて露出している第１ポリシリコン４と第２ポリシリコン７の側面を熱酸化することにより、メモリセルゲートの側面に厚みが約３０ｎｍの酸化膜９を形成する。この酸化膜９は、後述するイオン注入などの際の保護膜になっている。このとき、シリコン基板１のトンネル酸化膜３直下の部分も酸化されるが、シリコン単結晶の酸化レートはポリシリコンの酸化レートよりも数倍小さい。したがって、ソース・ドレイン形成用イオン注入の際に、この工程におけるメモリセルゲート間領域の酸化膜の厚みの増大によっては、注入エネルギーをそれほど増大させる必要はない。
【００５２】
次に図５（ａ）に示す工程で、基板上に、メモリ領域Ｒmemoにおけるドレイン拡散層を形成しようとする領域の上のみを開口したフォトレジスト膜１０を形成し、フォトレジスト膜１０の上方から注入エネルギー４０ｋｅＶ，ドーズ量３×１０15／ｃｍ2の条件でリン及びヒ素のイオン注入を行なって、シリコン基板１内に不純物領域１２を形成する。
【００５３】
次に、図５（ｂ）に示す工程で、基板上にメモリセル領域Ｒmemoにおけるソース拡散層を形成しようとする領域の上のみを開口したフォトレジスト膜１３を形成し、フォトレジスト膜１３の上方から注入エネルギー４０ｋｅＶ，ドーズ量２×１０14／ｃｍ2の条件によるヒ素のイオン注入と、注入エネルギー３０ｋｅＶ，ドーズ量１〜３×１０13／ｃｍ2の条件でボロンのイオン注入を行なって、シリコン基板１内に不純物領域１５を形成する。
【００５４】
このドレイン拡散層１６又はソース拡散層１７形成のためのイオン注入は、注入エネルギー２０〜５０ｋｅＶ，ドーズ量１×１０14〜６×１０15／ｃｍ2の範囲であればよい。
【００５５】
次に、図５（ｃ）に示す工程で、注入した不純物を活性化するための熱処理を行い、ドレイン拡散層１６とソース拡散層１７を形成する。このとき、酸化膜９は、イオン注入によるトンネル酸化膜３と容量絶縁膜５及び酸化膜６におけるダメージの発生を抑制している。また、酸化膜９は、活性化熱処理の際における第１ポリシリコン４と第２ポリシリコン７からの不純物の飛散を抑制している。
【００５６】
なお、図５（ｃ）に示す活性加熱処理工程は、別にＣＶＤなどの熱処理を行なう場合には省略してもよい。
【００５７】
次に、図６（ａ）に示す工程で、ＣＶＤ法により、基板の全面上に、カバレッジの良い酸化膜を堆積し、この酸化膜をメモリ領域Ｒmemoのドレイン拡散層１６とソース拡散層１７の基板表面が露出する程度まで異方性エッチングすることで、メモリセルゲートの側面に第１サイドウォール１８を形成する。
【００５８】
次に、図６（ｂ）に示す工程で、自然酸化膜を取り除く程度に僅かにエッチングを行なった後、基板上に第３ポリシリコン１９を堆積する。そして、第３ポリシリコン１９の上に、メモリ領域Ｒmemoのメモリセルゲート間領域及びこれに隣接するメモリセルゲート上の一部を覆うフォトレジスト膜２０を形成し、このフォトレジスト膜２０を用いて第３ポリシリコン１９をパターニングすることにより、メモリ領域Ｒmemoのソース拡散層１７及びドレイン拡散層１６の上にのみ、第３ポリシリコン１９を残す。このとき、パターニングされた第３ポリシリコン１９の間隔は約０．２μｍである。
【００５９】
次に、図６（ｃ）に示す工程で、フォトレジスト膜２０を除去してから、第３ポリシリコン１９をマスクにして、ＴＥＯＳ膜８の異方性エッチングを行なって、ＴＥＯＳ膜８のうちＣＭＯＳ領域Ｒmos に位置する部分をすべて除去するとともに、ＴＥＯＳ膜８のうちメモリ領域Ｒmemoにおける第２ポリシリコン７の中央部の上に位置する部分を除去する。
【００６０】
なお、図６（ｃ）に示す工程では、フォトレジスト膜２０を除去して第３ポリシリコン１９をマスクにしてエッチングを行なうとしたが、図６（ｂ）に示すフォトレジスト膜２０を残した状態でＴＥＯＳ膜８をエッチングしてもよい。
【００６１】
次に、図７（ａ）に示す工程で、基板上に、ＣＭＯＳ領域Ｒmos のＭＩＳゲート電極を形成しようとする領域と、メモリ領域Ｒmemoの全面とを覆うフォトレジスト膜２１を形成し、このフォトレジスト膜２１をマスクとする異方性エッチングを行なって、ＣＭＯＳ領域Ｒmos における第２ポリシリコン７をＭＩＳゲート電極の形状にパターニングする。このＭＩＳゲート電極のゲート長は約０．２μｍであり、ＭＩＳゲート電極間の間隔は約０．２μｍである。
【００６２】
次に、図７（ｂ）に示す工程で、フォトレジスト膜２１を除去した後、基板上に新たに、メモリ領域Ｒmemoを覆うフォトレジスト膜２２を形成し、ＣＭＯＳ領域Ｒmos において第２ポリシリコン７をマスクとして、シリコン基板１内にＬＤＤ領域用のイオン注入を行なう。このとき、ＣＭＯＳ領域Ｒmos のうちＮチャネル型ＭＩＳトランジスタを形成する領域へのイオン注入の際には、Ｐチャネル型ＭＩＳトランジスタを形成する領域はフォトレジスト膜２２により覆われている。また、ＣＭＯＳ領域Ｒmos のうちＰチャネル型ＭＩＳトランジスタを形成する領域へのイオン注入の際には、Ｎチャネル型ＭＩＳトランジスタを形成する領域がフォトレジスト膜２２により覆われている。そして、Ｎチャネル型ＭＩＳトランジスタを形成する領域においては、注入エネルギー４０ｋｅＶ，ドーズ量５×１０12／ｃｍ2の条件でリンのイオン注入が行なわれ、Ｐチャネル型ＭＩＳトランジスタを形成する領域においては、注入エネルギー４０ｋｅＶ，ドーズ量２×１０12／ｃｍ2の条件でボロンのイオン注入が行なわれる。
【００６３】
次に、図７（ｃ）に示す工程で、フォトレジスト膜２２を除去した後、基板上に厚みが約５０ｎｍのカバレッジのよい酸化膜を堆積してから、その異方性エッチングを行なうことにより、メモリ領域Ｒmemoにおける第３ポリシリコン１９及びＴＥＯＳ膜８の側面と、ＣＭＯＳ領域Ｒmos におけるＭＩＳゲート電極である第２ポリシリコン７の側面に第２サイドウォール２５を形成する。このとき、メモリ領域Ｒmemoにおける制御ゲートとなる第２ポリシリコン７の上において、相隣接する第２サイドウォール２５間の間隔は、約１００ｎｍである。
【００６４】
次に、図８（ａ）に示す工程で、ＣＭＯＳ領域Ｒmos のＭＩＳ型半導体装置のソースドレイン形成用のイオン注入を行う。その際、Ｎチャネル型ＭＩＳトランジスタを形成する領域においては、注入エネルギー２０ｋｅＶ，ドーズ量３×１０15／ｃｍ2の条件でヒ素のイオン注入が行なわれ、Ｐチャネル型ＭＩＳトランジスタを形成する領域においては、注入エネルギー５ｋｅＶ，ドーズ量２×１０15／ｃｍ2の条件でボロンのイオン注入が行なわれる。なお、メモリ領域Ｒmemoにおける第３ポリシリコン１９及び第２ポリシリコン７にも不純物イオンを注入してもよいが、ヒ素又はボロンの一方のみを注入すればよいので、いずれか一方のイオン注入工程においては、メモリ領域Ｒmemoをフォトレジスト膜で覆っておくのが好ましい。また、いずれの工程においてもメモリ領域Ｒmemoをフォトレジスト膜で覆うことにより、メモリ領域Ｒmemoにはイオン注入を施さないようにしてもよい。その後、熱処理を行なうかその後の高温保持工程によって、注入された不純物が活性化されて、ＣＭＯＳ領域Ｒmos 内にソース・ドレイン拡散層２７が形成される。
【００６５】
次に、図８（ｂ）に示す工程で、公知のサリサイド技術により、ＣＭＯＳ領域Ｒmos におけるソース・ドレイン拡散層２７及び第２ポリシリコン７と、メモリ領域Ｒmemoにおけるソース拡散層１７又はドレイン拡散層１６に接続されている第３ポリシリコン１９と、メモリ領域Ｒmemoにおける制御ゲートとなる第２ポリシリコン７との露出している部分に選択的にシリサイド化領域２８を形成する。つまり、メモリ領域Ｒmemoにおけるワード線３５，ソース線３７及びドレインパッド３８と、ＣＭＯＳ領域Ｒmos におけるＭＩＳゲート電極３６及びソース・ドレイン拡散層２７とにシリサイド化領域２８が形成される。
【００６６】
次に、図８（ｃ）に示す工程で、基板上に、酸化シリコンからなる層間絶縁膜２９を堆積した後、層間絶縁膜２９の平坦化を行ない、層間絶縁膜２９にビットコンタクト３９やコンタクト４０のための接続孔を開口する。さらに、選択タングステン成長法により、接続孔のみにタングステンを埋め込んで、ビットコンタクト３９やコンタクト４０となるタングステンプラグ３０の形成を行なう。その後、層間絶縁膜２９の上に、ビット線などの配線として機能するアルミニウム合金膜３１を形成する。さらに、図８（ｃ）の破線に示すように、メモリ領域Ｒmemoの制御ゲート電極として機能する第２ポリシリコン１９の上のシリサイド化領域２５の上には、上層の配線とワード線との電気的接続を行なうためのワード線コンタクトが設けられる。
【００６７】
以上のように、本実施形態の製造工程においては、図６（ｃ）に示す工程で、メモリ領域Ｒmemoでは、第３ポリシリコン１９をマスクにしてＴＥＯＳ膜８をエッチングできるので、窒化膜等のマスク部材を別途設けなくても、ＣＭＯＳ領域Ｒmos における第２ポリシリコン７上のＴＥＯＳ膜８を除去することが可能になる。したがって、ＣＭＯＳ領域Ｒmos におけるＭＩＳゲート電極形成の際の下地の高さを低くでき、ＭＩＳゲート電極の加工精度を向上させることができる。また、図７（ｃ）に示す工程で、メモリ領域Ｒmemoにおいて、第３ポリシリコン１９及びＴＥＯＳ膜８の側面に第２サイドウォール２５を形成し、その後、図８（ｂ）に示す工程で、制御ゲートとなる第２ポリシリコン７の露出している部分にシリサイド化領域２８を形成できるので、第３ポリシリコン１９（ドレインパッド）と第２ポリシリコン７（ワード線）との間の絶縁性を保持することができ、かつ、制御ゲートの低抵抗性も確保することができる。
【００６８】
さらに、本実施形態の製造工程においては、図４（ｂ）に示す工程では、従来のごとくポリサイドを形成せずに、制御ゲートを第２ポリシリコン７のみで構成しているので、図４（ｄ）に示す工程で熱酸化を行なっても、ポリシリコン上のシリサイド膜が剥がれるなどの不具合は生じない。そして、制御ゲートとなる第２ポリシリコン７と浮遊ゲートとなる第１ポリシリコン４との側面において、ポリシリコンの酸化レートがシリコン基板の酸化レートよりも大きいことを利用して、厚みが約３０ｎｍという厚い酸化膜９をメモリセルゲートの側面に選択的に形成することができる。その結果、シリコン基板１内へのソース又はドレイン用不純部位オンの注入を比較的小さなエネルギーで行なうことができる。すなわち、メモリセルゲート中の容量絶縁膜５，酸化膜６，トンネル酸化膜３への不純物の突抜を回避することができる。
【００６９】
一方、例えば、従来例のポリサイド構造で本実施形態と同様の保護膜の効果を得るためには、図１２（ａ）に示すように、ＣＶＤ酸化膜１４８によって基板の全面を覆う方法が考えられるが、ＣＶＤ法ではカバレッジが良いため半導体基板表面の酸化膜の全厚みＢが、メモリセルゲートの側面におけるＣＶＤ酸化膜１４８の厚みＳに比べて大きくなる。したがって、シリコン基板１内にソース又はドレイン用の不純物のイオン注入を行なう際に、高エネルギーでイオン注入を行なう必要があることから、メモリセルゲートの容量絶縁膜５，酸化膜６，トンネル酸化膜３のダメージを受け易い。
【００７０】
なお、本実施形態においては、メモリ領域Ｒmemoに、スタック型の浮遊ゲートを有する不揮発性半導体記憶装置のメモリセルを設けたが、例えばスプリット型の不揮発性半導体記憶装置（ＥＥＰＲＯＭ，フラッシュメモリ）のメモリセルや、ＭＮＯＳ型の半導体記憶装置のメモリセルを設けても、本実施形態と同様の効果を発揮することができる。
【００７１】
また、本実施形態では、第２，第３ポリシリコンの上にシリサイド化領域を形成したが、シリサイド化領域の代わりに選択成長法を利用したタングステン層などの金属層を形成しても、本実施形態と同様の効果を発揮することができる。
【００７２】
（第２の実施形態）
図９（ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。
【００７３】
本実施形態においては、第１の実施形態における図２に示す工程で、第２ポリシリコン７に代えてポリサイドを形成する。その後、第１の実施形態における図６（ｂ）に示す工程までの各工程とほぼ同様の処理を行なう。ただし、熱酸化によるメモリセルゲートの側面への酸化膜９の形成は行なわない。また、第３ポリシリコン１９に代えてポリサイドを形成する。
【００７４】
そして、図９（ａ）に示すように、メモリ領域Ｒmemoにおいては、メモリセルゲートの側面に第１サイドウォール１８が形成され、相隣接する第１サイドウォール１８同士の間にソース配線又はドレインパッドとなるポリサイドコンタクト４６が形成されている。一方、ＣＭＯＳ領域Ｒmos においては、ポリサイドゲート４４とＴＥＯＳ膜８とがパターニングされることなく全面を覆っている。
【００７５】
次に、図９（ｂ）に示す工程で、ポリサイドコンタクト４６をマスクにしてＴＥＯＳ膜８をエッチングすることにより、ＴＥＯＳ膜８のうちメモリ領域Ｒmemoの制御ゲートとなるポリサイドゲート４４の中央部の上に位置する部分を除去する。一方、ＣＭＯＳ領域Ｒmos においては、ポリサイドゲート４４の全領域上のＴＥＯＳ膜８を除去する。したがって、第１の実施形態と同様に、ＣＭＯＳ領域Ｒmos において、ポリサイドゲート４４をパターニングしてＭＩＳゲート電極を形成する際における下地の高さを低減することができ、ＭＩＳゲート電極のゲート長などの寸法精度を向上させることができる。
【００７６】
次に、図９（ｃ）に示す工程で、第１の実施形態の図７（ａ）〜図８（ｃ）に示す各工程を行なう。本実施形態においても、図９（ｃ）の破線に示すように、メモリ領域Ｒmemoの制御ゲート電極として機能する第２ポリシリコン１９の上のシリサイド化領域２５の上には、上層の配線とワード線との電気的接続を行なうためのワード線コンタクトが設けられている。
【００７７】
本実施形態ではサリサイドを省略しているが、ＣＭＯＳ領域Ｒmos におけるソース・ドレイン拡散層２７の上にシリサイド化領域を形成する工程を付加することにより、ソース・ドレイン拡散層２７の低抵抗化を図ることができる。
【００７８】
本実施形態の製造方法においては、メモリセルゲートの制御ゲートとして、ポリシリコンの堆積後すぐにシリサイド化領域を設けたポリサイドを利用しているので、第１の実施形態のごとく、メモリセルゲートの側面上に熱酸化による酸化膜を形成することはできない。したがって、イオン注入時におけるメモリセルゲートの容量絶縁膜５や酸化膜６にダメージを与えるおそれを抑制することはできないが、ＣＭＯＳ領域Ｒmos におけるＴＥＯＳ膜を除去できることから、フォトリソグラフィーにおける下地からの反射に起因するＭＩＳゲート電極パターニング時の精度の悪化を抑制しつつ、第１の実施形態に比べて制御ゲートとＭＩＳゲート電極と抵抗をより小さく抑制することができる。
【００７９】
なお、本実施形態においては、メモリ領域Ｒmemoに、スタック型の浮遊ゲートを有する不揮発性半導体記憶装置のメモリセルを設けたが、例えばスプリット型の不揮発性半導体記憶装置（ＥＥＰＲＯＭ，フラッシュメモリ）のメモリセルや、ＭＮＯＳ型の半導体記憶装置のメモリセルを設けても、本実施形態と同様の効果を発揮することができる。
【００８０】
また、本実施形態では、第２ポリシリコンの代わりにポリサイドを形成したが、ポリサイドに代えてポリシリコンとタングステン層などの金属層とを積層したいわゆるポリメタルを用いても、本実施形態と同様の効果を発揮することができる。
【００８１】
【発明の効果 】
本発明の第１の半導体装置又はその製造方法によれば、不揮発性半導体記憶装置のメモリセルを備えた半導体装置又はその製造方法として、情報保持層の上にポリシリコン等のゲート用導体膜及び上面保護膜を設け、ゲート用導体膜の側面に熱酸化膜を設ける一方、ゲート用導体膜の上でパッド部材と上面保護膜との中央部を開口させて、ゲート用導体膜の中央部の上にシリサイド化領域等の低抵抗層を設けたので、ゲート電極の低抵抗性を保持しつつ情報保持部へのイオン注入によるダメージを回避することができる。
【００８２】
本発明の第２の半導体装置又はその製造方法によれば、不揮発性半導体記憶装置のメモリセルとＭＩＳ型トランジスタとを備えた半導体装置又はその製造方法として、メモリセルの情報保持層を設けた状態で基板上にポリシリコン等のゲート用導体膜を設け、ゲート用導体膜の上でパッド部材と上面保護膜との中央部を開口させる一方、ＭＩＳ型トランジスタの上面保護膜を除去しておいて、メモリセルのゲート用導体膜の中央部とＭＩＳ型トランジスタのゲート電極との上にシリサイド化領域等の低抵抗層を設けたので、ゲート電極の低抵抗性を保持しつつＭＩＳ型トランジスタのゲート電極の形状精度の向上を図ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の半導体装置におけるメモリ領域とＣＭＯＳ領域とにおける構造を示す平面図である。
【図２】 図１に示すII-II 線（ビット線方向）における断面図である。
【図３】 （ａ）〜（ｃ）は、それぞれ図１に示すIIIa-IIIa 線，IIIb-IIIb 線，IIIc-IIIc 線における断面図である。
【図４】 （ａ）〜（ｄ）は、第１の実施形態における半導体装置の製造工程のうちメモリセルゲートの側面に熱酸化膜を形成するまでの工程を示す断面図である。
【図５】 （ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程のうちメモリ領域にソース，ドレイン拡散層を形成するまでの工程を示す断面図である。
【図６】 （ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程のうちパッド部材を形成するまでの工程を示す断面図である。
【図７】 （ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程のうちパッド部材，ＭＩＳゲート電極の側面にサイドウォールを形成するまでの工程を示す断面図である。
【図８】 （ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程のうちタングステンプラグ，アルミニウム合金膜などを形成するまでの工程を示す断面図である。
【図９】 （ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造工程の一部を示す断面図である。
【図１０】 （ａ），（ｂ）は従来の半導体装置におけるメモリ領域とＣＭＯＳ領域とにおける構造をそれぞれ示す断面図である。
【図１１】 （ａ），（ｂ）は、従来の半導体装置の製造工程におけるゲート電極を形成する際に生じる不具合を説明するための断面図である。
【図１２】 （ａ），（ｂ）は、従来の半導体装置の製造工程における不具合と本発明の熱酸化膜を形成することによる効果とを示すための断面図である。
【符号の説明】
１ シリコン基板
２ 分離絶縁膜
３ トンネル酸化膜
４ 第１ポリシリコン
５ 容量絶縁膜
６ 酸化膜
７ 第２ポリシリコン
８ ＴＥＯＳ膜
９ 酸化膜
１０ フォトレジスト膜
１２ 不純物領域
１３ フォトレジスト膜
１５ 不純物領域
１６ ドレイン拡散層
１７ ソース拡散層
１８ 第１サイドウォール
１９ 第３ポリシリコン
２０ フォトレジスト膜
２１ フォトレジスト膜
２２ フォトレジスト膜
２４ ＬＤＤ不純物拡散層
２５ 第２サイドウオール
２７ ソースドレイン拡散層
２８ シリサイド化領域
２９ 層間絶縁膜
３０ タングステンプラグ
３１ アルミニウム合金膜
３２ メモリセル拡散領域
３３ ＭＩＳ拡散領域
３４ 浮遊ゲート
３５ ワード線
３６ ＭＩＳゲート電極
３７ ソース線
３８ ドレインパッド
３９ ビットコンタクト
４０ コンタクト
４１ ビット線（アルミニウム）
４２ 浮遊ゲート（第１ポリシリコン）
４３ 容量絶縁膜
４４ 制御ゲート（ポリサイド）
【発明の属する技術分野】
本発明は、基板上にメモリとＣＭＯＳデバイスとを混載して高集積化された半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来より、例えば、文献１（IEDM89, p.583-586, " A 3.6μm MEMORY CELL STRUCTURE FOR 16MB EPROMS" )や、文献２（1992 Symposium on VLSI Technology, p.44-45, "A Novel Cell Structure for Giga-bit EPROMs and Flash Memories Using Polysilicon Thin Film Transistors"）に示されているように、大容量ＥＰＲＯＭとＣＭＯＳデバイスとを共通の基板上に搭載した高集積半導体装置が知られている。
【０００３】
図１０（ａ），（ｂ）は従来の半導体装置におけるメモリ領域ＲmemoとＣＭＯＳ領域Ｒmos とにおける構造をそれぞれ示す断面図である。図１０（ａ）に示すように、メモリ領域Ｒmemoにおいて、シリコン基板１０１内にはドレイン拡散層１１６及びソース拡散層１１７が形成されている。そして、シリコン基板１０１の上におけるソース拡散層１１７及びドレイン拡散層１１６に挟まれる領域には、酸化シリコンからなるトンネル酸化膜１０３と、ポリシリコンからなる浮遊ゲート１４２と、容量結合用の容量絶縁膜１４３と、制御ゲートとして機能するポリサイド層１４４と、ゲート上保護膜及びサイドウォールを含む酸化膜１４５とが順次積層されてなるメモリセルゲートが設けられている。さらに、シリコン基板１０１の表面からメモリセルゲートの側面を経てメモリセルゲートの上面の一部に延びるポリサイド１４６と、基板の全面を覆う層間絶縁膜１２９と、層間絶縁膜１２９を貫通してドレイン拡散層１１６上のポリサイド１４６にコンタクトするタングステンプラグ１３０と、タングステンプラグ１３０に接続されるとともに層間絶縁膜１２９の上に延びるビット線として機能するアルミニウム合金膜１３１とを備えている。
【０００４】
一方、図１０（ｂ）に示すように、ＣＭＯＳ領域Ｒmos において、シリコン基板１０１内には、低濃度の不純物がドープされたＬＤＤ領域１２４と、高濃度の不純物がドープされたソース・ドレイン拡散層１２７とが形成されている。そして、シリコン基板１０１の上におけるソース・ドレイン拡散層１２７に挟まれる領域には、酸化シリコンからなるゲート酸化膜１０６と、ゲート電極として機能するポリサイド１４４と、ゲート上保護膜及びサイドウォールを含む酸化膜１４５とが設けられている。さらに、層間絶縁膜１２９を貫通してソース・ドレイン拡散層１２７にコンタクトするタングステンプラグ１３０と、タングステンプラグ１３０に接続されるとともに層間絶縁膜１２９の上に延びる配線として機能するアルミニウム合金膜１３１とを備えている。
【０００５】
図１０（ａ）に示す構造により、相隣接するメモリセル同士の間隔を サイドウオールとサイドウォールとの間にソース拡散層やドレイン拡散層が僅かに露出する程度まで狭くすることができ、コンタクトサイズに依存することなくメモリセルを高密度に配置することができる。
【０００６】
ここで、図１０（ｂ）に示すＣＭＯＳ領域Ｒmos は、メモリ部を制御するデコーダ回路やセンスアンプ回路や電源回路であったり、マイクロコントローラやマイクロプロセッサなどの回路である場合がある。これらの回路には、図１０（ｂ）に示すようなＭＩＳトランジスタが多数配置されている。そして、これらの回路、特にマイクロコントローラやマイクロプロセッサなどを高速に動作させるためには、より微細なゲート長を有するＭＩＳトランジスタが要求される。
【０００７】
また、図１０（ｂ）に示すＭＩＳトランジスタにおけるゲート電極は、図１０（ａ）に示されるメモリ領域Ｒmemoにおける制御ゲートと同じポリサイド１４４により構成されている。このように、メモリ領域の制御ゲートとＣＭＯＳ領域Ｒmos のゲート電極とを構成するポリサイド１４４を共通化することにより、工程数を削減することができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来のメモリ領域ＲmemoとＣＭＯＳ領域Ｒmos とを備えた半導体装置において、以下のような不具合があった。
【０００９】
半導体装置の製造工程において、図１０（ａ），（ｂ）に示すメモリ領域Ｒmemoにおける制御ゲート又はＣＭＯＳ領域Ｒmos におけるゲート電極と、両者を被覆する酸化膜１４５とを形成する工程は、図１１（ａ），（ｂ）に示す手順で行なわれる。まず、図１１（ａ）に示すように、シリコン基板１０１の上に、厚みが３００ｎｍ程度のポリサイド１４４と、厚みが１５０ｎｍ程度の酸化膜１４５とが堆積され、酸化膜１４５の上に、ゲートパターン形成用のフォトレジスト膜１４７が形成される。このとき、ポリサイド１４４は、ポリシリコン膜を形成した後コバルト，チタンなどの高融点金属膜を堆積してポリシリコンの上部をシリサイド化することによって形成される。
【００１０】
次に、図１１（ｂ）に示すように、フォトレジスト膜１４７をマスクとしてドライエッチング（異方性エッチング）を行い、酸化膜１４５及びポリサイド１４４をパターニングすることにより、制御ゲート又はゲート電極を形成する。
【００１１】
ただし、図１１（ａ），（ｂ）において、ポリサイド１４４の下方には、メモリ領域Ｒmemoにおいては容量絶縁膜１４３が、ＣＭＯＳ領域Ｒmos においてはゲート酸化膜１０６が存在し、かつ、メモリ領域Ｒmemoにおいては容量絶縁膜１４３の下方に浮遊ゲートなどが存在するものとする。
【００１２】
ここで、ＣＭＯＳ領域Ｒmos のＭＩＳトランジスタは、低電圧動作化の傾向にあるので、ＭＩＳトランジスタの誤動作を回避するためには、ゲート長寸法の精度を確保することがきわめて重要である。ところが、ＣＭＯＳ領域Ｒmos におけるＭＩＳトランジスタのゲート電極を形成する際に、ポリサイド１４４の上に厚みが約１５０ｎｍという厚い酸化膜１４５が存在していると、フォトリソグラフィー工程において、下地からの露光光の反射の影響が大きくなってパターニング精度が低下するおそれがある。特に、トランジスタの横寸法が縮小されてアスペクト比が高くなると、図１１（ｂ）に示すように、ゲート電極などがテーパ状に加工され、いわゆる寸法シフトによって、所望のゲート長が得られないおそれがあった。
【００１３】
また、図１２（ａ）に示すように、上記従来の半導体装置の製造工程において、メモリ領域Ｒmemoのソース拡散層及びドレイン拡散層形成のためのイオン注入を行なう前に、トンネル酸化膜１０３や容量絶縁膜１４３へのイオン注入によるダメージ低減のために、メモリセルゲートの側面がＣＶＤ酸化膜１４８によって覆われていた。これは、トンネル酸化膜１０３や容量絶縁膜１４３へのイオン注入によるダメージを抑制するためである。また、ソース拡散層及びドレイン拡散層に注入された不純物の活性化のための熱処理の際にも、浮遊ゲート電極１４２の側面と制御ゲートを構成するポリサイド１４４とからの不純物の空中への飛散を防止するためにも、メモリセルゲートの側面を露出させないように、ＣＶＤ酸化膜１４８を形成しておく必要がある。
【００１４】
ところが、ＣＶＤ法によって形成されたＣＶＤ酸化膜１４８の厚みは、メモリセルゲートの上面及び側面，トンネル酸化膜１０３の表面など各部においてほぼ均一である。一方、シリコン基板１０１上のトンネル酸化膜１０３は、メモリセルゲートのパターニング時にエッチングストッパーとなる部分であり、残しておく必要がある。そのため、図１２（ａ）に示すように、メモリセルゲートの側面部における酸化膜厚Ｓよりも、シリコン基板１０１上における合計の酸化膜厚Ｂの方が厚くなっている。その結果、ソース拡散層及びドレイン拡散層形成のためのイオン注入の際には、イオンがシリコン基板１０１上に存在する酸化膜厚ＢのＣＶＤ酸化膜１４８及びトンネル酸化膜１０３を突き抜けてシリコン基板内に侵入可能な程度の加速エネルギーを必要とするので、イオンがメモリセルゲートの側面にある酸化膜厚Ｓの比較的薄いＣＶＤ酸化膜１４８を突き抜けてトンネル酸化膜１０３や容量絶縁膜１４３にダメージを与えるおそれもあった。
【００１５】
本発明の第１の目的は、メモリとＣＭＯＳデバイスとを共通の基板上に混載した半導体装置において、メモリ領域にメモリセルを高密度に配置しつつ、ＣＭＯＳ領域のＭＩＳトランジスタのゲート長を制御性よく形成する手段を講ずることにある。
【００１６】
また、本発明の第２の目的は、メモリとＣＭＯＳデバイスとを共通の基板上に混載した半導体装置において、ゲート電極や制御ゲートを構成するポリサイドの代わりとなる部材を設けることにより、ゲート電極や制御ゲートの低抵抗性を維持しつつ上述のような不具合を解消することにある。
【００１７】
【課題を解決するための手段】
本発明の第１の半導体装置は、半導体基板の一部に不揮発性半導体記憶装置のメモリセルを設けた半導体装置であって、上記メモリセルは、上記半導体基板内で互いに離間して形成された２つの不純物拡散層と、上記半導体基板の２つの不純物拡散層間の領域の上に設けられた情報保持層と、上記情報保持層の上に設けられ導体材料からなる主ゲート部と上記主ゲート部の中央部の上に設けられ上記導体材料よりも低抵抗な材料からなる低抵抗層とを有するゲート電極と、上記主ゲート部の側面に設けられた熱酸化膜と、上記主ゲート部の両端部の上で上記低抵抗層を挟むように設けられた上面分離絶縁層と、上記上面分離絶縁層の外側面及び上記熱酸化膜を介して上記ゲート電極の側面に亘って設けられた絶縁体サイドウォールと、上記絶縁体サイドウォールの側方で上記２つの不純物拡散層にそれぞれ接続され、かつ、上記上面分離絶縁層の上まで延びて上面分離絶縁層の内側面と共通の面内に側面を有する２つのパッド部材とを備えている。
【００１８】
これにより、主ゲート部の側面に熱酸化膜が形成されているので、半導体基板上に厚い酸化膜が形成されることがなくなり、主ゲート部下方の情報保持層への不純物の注入エネルギーの低減によってダメージの発生を抑制することができる構造となる。
【００１９】
上記第１の半導体装置において、上記半導体基板の他部にＭＩＳ型トランジスタが設け、上記ＭＩＳ型トランジスタに、上記半導体基板内で互いに離間して形成された２つの不純物拡散層と、上記２つの不純物拡散層間の領域の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられ導体材料により構成される主ゲート部と、上記主ゲート部の上に設けられ上記導体材料よりも低抵抗な材料からなる低抵抗層とを有するＭＩＳゲート電極とを設けることにより、混載型半導体装置におけるＭＩＳゲート電極上に上面保護膜が不要な構造となり、ゲート電極形成時の寸法シフトが小さくなるので、ＭＩＳゲート電極の形状精度が向上する。
【００２０】
上記第１の半導体装置において、上記メモリセルのゲート電極の上で上記各上面分離絶縁層の内側面と各パッド部材の側面とに亘ってそれぞれ設けられた第２の絶縁体サイドウォールをさらに備え、上記メモリセルのゲート電極の上記低抵抗層が上記第２の絶縁体サイドウォールによって挟まれている構造とすることにより、メモリセルのゲート電極上にコンタクト部材を設ける際における接続の信頼性が高くなる。
【００２１】
本発明の第２の半導体装置は、半導体基板に不揮発性半導体記憶装置のメモリセルとＭＩＳトランジスタとを設けた半導体装置であって、上記メモリセルは、上記半導体基板内で互いに離間して形成された２つの不純物拡散層と、上記半導体基板の２つの不純物拡散層間の領域の上方に設けられた情報保持層と、上記情報保持層の上に設けられ導体材料からなる主ゲート部と、上記主ゲート部の上に形成され上記導体材料よりも低抵抗な材料からなる低抵抗層とを有するゲート電極と、上記ゲート電極の低抵抗層の両端部の上にそれぞれ設けられた上面分離絶縁層と、上記上面分離絶縁層の外側面及び上記ゲート電極の側面に亘って設けられた絶縁体サイドウォールと、上記絶縁体サイドウォールの側方で上記２つの不純物拡散層にそれぞれ接続され、かつ、上記上面分離絶縁層の上まで延びて上面分離絶縁層の内側面と共通の面内に側面を有する２つのパッド部材とを備え、上記ＭＩＳ型トランジスタは、上記半導体基板内で互いに離間して形成された２つの不純物拡散層と、上記２つの不純物拡散層間の領域の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられ上記導体材料からなる主ゲート部と、上記主ゲート部の上に設けられ上記低抵抗な材料からなる低抵抗層とを有するＭＩＳゲート電極とを備えている。
【００２２】
これにより、ＭＩＳ型トランジスタのＭＩＳゲート電極の上に上面保護膜が不要な構造となり、ゲート電極形成時の寸法シフトが小さくなるので、ＭＩＳゲート電極の形状精度が向上する。
【００２３】
上記第２の半導体装置において、上記メモリセルのゲート電極の上で上記各上面分離絶縁層の内側面と各パッド部材との側面とに亘ってそれぞれ設けられた第２の絶縁体サイドウォールをさらに備えることにより、メモリセルのゲート電極上にコンタクト部材を設ける際における接続の信頼性が高くなる。
【００２４】
本発明の第１の半導体装置の製造方法は、半導体基板の一部に不揮発性半導体記憶装置のメモリセルを設けた半導体装置の製造方法であって、情報保持層が設けられた基板上にゲート用導体膜と絶縁膜とを順次堆積した後、絶縁膜とゲート用導体膜とをパターニングして、上記情報保持層の上にゲート電極の主ゲート部とその上の上面保護膜とを形成する工程（ａ）と、上記主ゲート部の側面に熱酸化膜を形成する工程（ｂ）と、上記上面保護膜，主ゲート部及び熱酸化膜をマスクとして、上記半導体基板内にソース・ドレイン形成用の不純物イオンを注入する工程（ｃ）と、上記工程（ｃ）の後、上記上面保護膜の側面と上記主ゲート部の側面とに亘って上記熱酸化膜を挟むように絶縁体サイドウォールを形成する工程（ｄ）と、基板上に、上記不純物が注入された領域に接続されるパッド用導体膜を堆積する工程（ｅ）と、上記パッド用導体膜及び上記上面保護膜をパターニングして、上記主ゲート部の両端部の上に、共通の面内に側面を有するパッド部材と上面分離絶縁層とをそれぞれ形成する工程（ｆ）と、上記工程（ｆ）の後に、上記主ゲート部の上記上面分離絶縁層によって挟まれる領域の上に上記主ゲート部よりも抵抗の小さい低抵抗層を形成する工程（ｇ）とを含んでいる。
【００２５】
この方法により、工程（ｂ）では、熱酸化によって半導体基板上の酸化膜厚をほとんど増大させることなく、主ゲート部の側面に熱酸化膜を形成することができる。そして、工程（ｃ）において不純物イオンを注入する際には、比較的小さな注入エネルギーでイオン注入を行なうことが可能となり、主ゲート部の側面に形成されている熱酸化膜によって、情報保持層のダメージを抑制することができる。一方、工程（ｆ）の後では主ゲート部の上面分離絶縁層で挟まれている領域は露出しているので、低抵抗層を容易に形成でき、全体として抵抗の小さいゲート電極を形成することができる。
【００２６】
上記第１の半導体装置の製造方法において、上記工程（ａ）では、上記半導体基板のＭＩＳ型トランジスタを形成する領域にも上記ゲート用導体膜及び絶縁膜を堆積しておき、上記工程（ｅ）では、上記ＭＩＳ型トランジスタを形成する領域の上記絶縁膜の上にも上記パッド用導体膜を堆積しておき、上記工程（ｆ）では、上記パッド用導体膜及び絶縁膜のうち上記ＭＩＳ型トランジスタを形成する領域に位置する部分を除去し、上記工程（ｆ）の後上記工程（ｇ）の前に、上記ＭＩＳ型トランジスタを形成する領域に残存する上記ゲート用導体膜をパターニングしてＭＩＳゲート電極を形成する工程をさらに含み、上記工程（ｇ）では、ＭＩＳゲート電極の上にも低抵抗層を形成することにより、形状精度の良好なＭＩＳゲート電極を形成することができる。
【００２７】
上記第１の半導体装置の製造方法において、上記工程（ｆ）の後、上記工程（ｇ）の前に、上記主ゲート部の両端部の上に、上記上面分離絶縁層の内側面とパッド部材の側面とに亘る２つの第２の絶縁体サイドウォールを形成する工程をさらに含み、上記工程（ｇ）では、上記主ゲート部のうち上記２つの第２の絶縁体サイドウォールによって挟まれる部分の上に上記低抵抗層を形成することにより、メモリセルのゲート電極上にコンタクトを形成する際の接続の信頼性を保持することができる。
【００２８】
本発明の第２の半導体装置の製造方法は、半導体基板に不揮発性半導体記憶装置のメモリセルとＭＩＳ型トランジスタとを設けた半導体装置の製造方法であって、情報保持層が設けられた基板上にゲート用導体膜と上記ゲート用導体膜よりも低抵抗な材料からなる低抵抗層と絶縁膜とを順次形成する工程（ａ）と、上記絶縁膜，低抵抗層及びゲート用導体膜をパターニングして、上記情報保持層の上にメモリセルのゲート電極とその上の上面保護膜とを形成する一方、上記ＭＩＳ型トランジスタを形成する領域では上記絶縁膜，低抵抗層及びゲート用導体膜をそのまま残す工程（ｂ）と、上記上面保護膜及びメモリセルのゲート電極をマスクとして、上記半導体基板内にメモリセルのソース・ドレイン形成用の不純物イオンを注入する工程（ｃ）と、上記工程（ｃ）の後、上記上面保護及び上記メモリセルのゲート電極の側面に絶縁体サイドウォールを形成する工程（ｄ）と、基板上に、上記不純物が注入された領域に接続されるパッド用導体膜を堆積する工程（ｅ）と、上記パッド用導体膜及び上記上面保護膜をパターニングして、上記メモリセルのゲート電極の両端部の上に、ほぼ共通の面内に側面を有するパッド部材と上面分離絶縁層とをそれぞれ形成するとともに、上記ＭＩＳ型トランジスタを形成する領域では上記絶縁膜を除去する工程（ｆ）とを含んでいる。
【００２９】
この方法により、工程（ｆ）において、ＭＩＳ型トランジスタを形成する領域では、ゲート用導体膜上の絶縁膜が除去されるので、ＭＩＳ型トランジスタのＭＩＳゲート電極を形成する際における寸法シフトが抑制され、形状精度の良好なＭＩＳゲート電極を形成することができる。
【００３０】
上記第２の半導体装置の製造方法において、上記工程（ｆ）の後に、上記ゲート電極の両端部の上に、上記各上面分離絶縁層の内側面と各パッド部材の側面とに亘る第２の絶縁体サイドウォールをそれぞれ形成する工程をさらに含むことが好ましい。
【００３１】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置の平面図である。図２は、図１に示すII-II 線（ビット線方向）における断面図である。図３（ａ）〜（ｃ）は、それぞれ図１に示すIIIa-IIIa 線（ソース線方向），IIIb-IIIb 線（ワード線方向），IIIc-IIIc 線（ビットコンタクト通過方向）における断面図である。
【００３２】
図１に示すように、メモリ領域Ｒmemoにおいては、分離絶縁膜で囲まれるメモリセル拡散領域３２内に、図２などに示す断面構造を有するメモリセルゲートが設けられている。そして、このメモリセルゲート内に、情報記憶層である浮遊ゲート３４が配置されている。そして、シリコン基板の上には、各メモリセルゲートを接続して延びる複数のワード線３５と、ワード線３５に直交する方向に延びるビット線４１と、ワード線４１に平行に延びるソース線３７とが設けられている。また、ビット線４１とメモリセル拡散領域３２内のドレイン領域とは、ビットコンタクト３９により接続されている。
【００３３】
一方、ＣＭＯＳ領域Ｒmos において、分離絶縁膜によって囲まれるＭＯＳ拡散領域３３内に後述するソース・ドレイン領域などが形成されており、シリコン基板の上には、ＭＯＳ拡散領域３３をまたいで両側の分離絶縁膜上に延びるＭＩＳゲート電極３６が設けられている。そして、図示しない上層のアルミニウム合金膜配線と、ＭＯＳ拡散領域内のソース・ドレイン領域やＭＩＳゲート電極３６とを接続するコンタクト４０が設けられている。
【００３４】
次に、図２，図３（ａ）〜（ｃ）を参照しながら、メモリ領域Ｒmemoにおけるメモリセルの断面構造について説明する。
【００３５】
図２に示すように、メモリ領域Ｒmemoにおいて、シリコン基板１内の分離領域２で囲まれる領域（メモリセル拡散領域）には、ドレイン拡散層１６及びソース拡散層１７が形成されている。そして、シリコン基板１の上におけるソース拡散層１７−ドレイン拡散層１６間の領域には、酸化シリコンからなるトンネル酸化膜３と、図１に示す浮遊ゲート３４を構成する第１ポリシリコン４と、容量結合用の容量絶縁膜５と、酸化膜６と、制御ゲートの主ゲート部となる第２ポリシリコン７と、ＴＥＯＳ膜８とが順次積層されてなるメモリセルゲートが設けられている。
【００３６】
さらに、メモリセルゲートの側面に設けられた酸化膜９及び第１サイドウォール１８と、相隣接するメモリセルゲートの第１サイドウォール１８同士で形成される間隙を埋めて、ドレイン拡散層１６又はソース拡散層１７に接触するパッド部材である第３ポリシリコン１９と、第３ポリシリコン１９及びＴＥＯＳ膜８の側面に設けられた第２サイドウォール２５と、第２ポリシリコン７及び第３ポリシリコン１９の上に形成された低抵抗層であるシリサイド化領域２８とを備えている。ソース拡散層１７につながる第３ポリシリコン１９及びその上のシリサイド化領域２８により、図１に示すソース配線３７が構成されている。
【００３７】
図３（ａ）に示すように、このソース配線３７は隣接する半導体記憶装置のソース拡散層１７同士を分離絶縁膜２をまたいで接続している。
【００３８】
図３（ｂ）に示すように、上記制御ゲートの主ゲート部を構成する第２ポリシリコン７とその上のシリサイド化領域２８とにより、制御ゲート，つまり図１に示すワード線３５が構成されている。図２及び図３（ｃ）に示すように、ドレイン拡散層１６に接続されている第３ポリシリコン１９及びその上のシリサイド化領域２８により、図１に示すドレインパッド３８が構成されている。
【００３９】
また、基板の全面を覆う層間絶縁膜２９と、層間絶縁膜２９を貫通してドレインパッド３８にコンタクトするタングステンプラグ３０と、タングステンプラグ３０に接続されるとともに層間絶縁膜２９の上に延びるアルミニウム合金膜３１とを備えている。そして、図３（ｃ）に示すように、タングステンプラグ３０のうちドレインパッド３８に接続される部分が図１に示すビットコンタクト３９であり、アルミニウム合金膜３１のうちメモリ領域Ｒmemoに存在している部分が図１に示すビット線４１である。そして、図２に示す断面には現れていないが、層間絶縁膜２９を貫通してメモリ領域Ｒmemoの第２ポリシリコン７に到達するコンタクト部材が少なくとも１カ所に設けられており、このコンタクト部材を介してワード線３５に電圧を供給するように構成されている。
【００４０】
なお、図１に示すソース配線３７とワード線３５とは、図２に示すように、第１サイドウォール１８とＴＥＯＳ膜８とによって、電気的に絶縁されている。また、ワード線３５と浮遊ゲート３４とは、図２に示すように、容量絶縁膜５と酸化膜６によって容量カップリングされている。
【００４１】
次に、図２を参照しながら、ＣＭＯＳ領域Ｒmos におけるＭＩＳトランジスタ等の構造について説明する。
【００４２】
図２に示すように、ＣＭＯＳ領域Ｒmos において、シリコン基板１内には、低濃度の不純物がドープされたＬＤＤ領域２４と、高濃度の不純物がドープされたソース・ドレイン拡散層２７とが形成されている。そして、シリコン基板１の上におけるソース・ドレイン拡散層２７に挟まれる領域には、酸化シリコンからなるゲート酸化膜として機能する酸化膜６と、第２ポリシリコン７と、第２ポリシリコン７，ソース・ドレイン拡散層２７の上に形成されたシリサイド化領域２８とが設けられている。この第２ポリシリコン７及びシリサイド化領域２８とがＭＩＳゲート電極３６を構成している。なお、図２には示されていないが、各シリサイド化領域２８にコンタクトするタングステンプラグと、タングステンプラグに接続されるとともに層間絶縁膜２９の上に延びる配線として機能するアルミニウム合金膜とを備えている。また、図２に示す断面には現れていないが、図１に示すコンタクト４０は、ソース・ドレイン拡散層２７上のシリサイド化領域２８や、ＭＩＳゲート電極３６のシリサイド化領域２８の上に設けられている。さらに、図２の破線に示すように、メモリ領域Ｒmemoの制御ゲート電極として機能する第２ポリシリコン７の上のシリサイド化領域２８の上には、上層の配線とワード線との電気的接続を行なうためのワード線コンタクトが設けられている。
【００４３】
ここで、本実施形態に係る半導体装置の構造上の特徴は、以下の点である。
【００４４】
第１に、上記従来の半導体装置とは異なり、ＣＭＯＳ領域Ｒmos におけるゲート電極として機能する第２ポリシリコン７の上には厚みＴＥＯＳ膜が存在していない。したがって、ＣＭＯＳ領域Ｒmos におけるゲート電極として機能する第２ポリシリコン７を形成する際のフォトリソグラフィー工程において、寸法シフトに起因するゲート長寸法の悪化を回避することができる。
【００４５】
第２に、制御ゲート及びゲート電極がポリサイド膜をパターニングして形成されたものではなく、第２ポリシリコン７をパターニングした後に、第２ポリシリコン７の上にシリサイド化領域２８が形成されている。このような構成を採ることにより、メモリ領域Ｒmemoにおいて、メモリセルゲートの側面にはシリサイドが存在しないことから、熱酸化による酸化膜９をメモリセルゲート全体の側面にのみ設けることが可能となっている。つまり、図１２（ｂ）に示すように、基板の全面上にＣＶＤ酸化膜を設けなくても、メモリセルゲート内への不純物の注入を行なうことができるので、イオン注入の際の加速エネルギーを小さくでき、メモリセルゲート内のトンネル酸化膜３や容量絶縁膜５への不純物イオンの突き抜けを抑制することができる。一方、第２ポリシリコン７のうちゲート電極となる領域においてはその全面にシリサイド化領域２８が形成されており、第２ポリシリコン７のうち制御ゲートとなる領域においては、第２サイドウォール２５によって挟まれる部分にシリサイド化領域２８が形成されているので、ゲート電極及び制御ゲートの低抵抗性は確保されている。
【００４６】
次に、図４（ａ）〜（ｄ），図５（ａ）〜（ｃ），図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は、本実施形態における半導体装置の製造工程を示す図１のII-II 線における断面図である。
【００４７】
まず、図４（ａ）に示す工程で、Ｐ型のシリコン基板１に、トレンチ構造の分離絶縁膜２を形成した後、分離絶縁膜２によって囲まれる領域に、厚みが約１０ｎｍのトンネル酸化膜３を形成する。次いで、基板上に、厚みが２００〜３００ｎｍの第１ポリシリコン４を堆積した後、第１ポリシリコン４をパターニングして、メモリ領域Ｒmemoのみに浮遊ゲートとなる第１ポリシリコン４を残す。そして、基板上に、シリコン酸化膜／シリコン窒化膜の積層膜（ＯＮ膜）である容量絶縁膜５を形成した後、これをパターニングして、メモリ領域Ｒmemoの第１ポリシリコン４の側面及び上面のみにＯＮ膜からなる容量絶縁膜５を残す。さらに、熱処理を行なって、基板の全面上に酸化膜６を形成する。この酸化膜６は、ＣＭＯＳ領域Ｒmos においてはゲート絶縁膜として機能し、メモリ領域Ｒmemoにおいては容量絶縁膜５とともに厚みが約２０ｎｍのＯＮＯ膜となって制御ゲート−浮遊ゲート間のカップリング容量として機能する。
【００４８】
なお、メモリ領域Ｒmemoにおける容量絶縁膜５と共にカップリング容量として機能する酸化膜と、ＣＭＯＳ領域Ｒmos におけるゲート酸化膜として機能する酸化膜とは、個別に形成してもよい。
【００４９】
次に、図４（ｂ）に示す工程で、基板上に、厚みが約３００ｎｍの第２ポリシリコン７と、厚みが約１５０ｎｍのＴＥＯＳ膜８とを順次堆積する。
【００５０】
次に、図４（ｃ）に示す工程で、異方性エッチングにより、ＴＥＯＳ膜８，第２ポリシリコン７，酸化膜６，容量絶縁膜５及び第１ポリシリコン４をパターニングして、メモリセルゲートを形成する。この工程により、第１ポリシリコン４は図１に示す浮遊ゲート３４の形状にパターニングされる。このメモリセルゲートのゲート長は約０．４μｍであり、メモリセルゲート間の間隔は約０．４μｍである。一方、ＣＭＯＳ領域Ｒmos においては、基板の全面上に第２ポリシリコン７及びＴＥＯＳ膜８が残されている。
【００５１】
次に、図４（ｄ）に示す工程で、ドライ酸化雰囲気で、メモリ領域Ｒmemoにおいて露出している第１ポリシリコン４と第２ポリシリコン７の側面を熱酸化することにより、メモリセルゲートの側面に厚みが約３０ｎｍの酸化膜９を形成する。この酸化膜９は、後述するイオン注入などの際の保護膜になっている。このとき、シリコン基板１のトンネル酸化膜３直下の部分も酸化されるが、シリコン単結晶の酸化レートはポリシリコンの酸化レートよりも数倍小さい。したがって、ソース・ドレイン形成用イオン注入の際に、この工程におけるメモリセルゲート間領域の酸化膜の厚みの増大によっては、注入エネルギーをそれほど増大させる必要はない。
【００５２】
次に図５（ａ）に示す工程で、基板上に、メモリ領域Ｒmemoにおけるドレイン拡散層を形成しようとする領域の上のみを開口したフォトレジスト膜１０を形成し、フォトレジスト膜１０の上方から注入エネルギー４０ｋｅＶ，ドーズ量３×１０15／ｃｍ2の条件でリン及びヒ素のイオン注入を行なって、シリコン基板１内に不純物領域１２を形成する。
【００５３】
次に、図５（ｂ）に示す工程で、基板上にメモリセル領域Ｒmemoにおけるソース拡散層を形成しようとする領域の上のみを開口したフォトレジスト膜１３を形成し、フォトレジスト膜１３の上方から注入エネルギー４０ｋｅＶ，ドーズ量２×１０14／ｃｍ2の条件によるヒ素のイオン注入と、注入エネルギー３０ｋｅＶ，ドーズ量１〜３×１０13／ｃｍ2の条件でボロンのイオン注入を行なって、シリコン基板１内に不純物領域１５を形成する。
【００５４】
このドレイン拡散層１６又はソース拡散層１７形成のためのイオン注入は、注入エネルギー２０〜５０ｋｅＶ，ドーズ量１×１０14〜６×１０15／ｃｍ2の範囲であればよい。
【００５５】
次に、図５（ｃ）に示す工程で、注入した不純物を活性化するための熱処理を行い、ドレイン拡散層１６とソース拡散層１７を形成する。このとき、酸化膜９は、イオン注入によるトンネル酸化膜３と容量絶縁膜５及び酸化膜６におけるダメージの発生を抑制している。また、酸化膜９は、活性化熱処理の際における第１ポリシリコン４と第２ポリシリコン７からの不純物の飛散を抑制している。
【００５６】
なお、図５（ｃ）に示す活性加熱処理工程は、別にＣＶＤなどの熱処理を行なう場合には省略してもよい。
【００５７】
次に、図６（ａ）に示す工程で、ＣＶＤ法により、基板の全面上に、カバレッジの良い酸化膜を堆積し、この酸化膜をメモリ領域Ｒmemoのドレイン拡散層１６とソース拡散層１７の基板表面が露出する程度まで異方性エッチングすることで、メモリセルゲートの側面に第１サイドウォール１８を形成する。
【００５８】
次に、図６（ｂ）に示す工程で、自然酸化膜を取り除く程度に僅かにエッチングを行なった後、基板上に第３ポリシリコン１９を堆積する。そして、第３ポリシリコン１９の上に、メモリ領域Ｒmemoのメモリセルゲート間領域及びこれに隣接するメモリセルゲート上の一部を覆うフォトレジスト膜２０を形成し、このフォトレジスト膜２０を用いて第３ポリシリコン１９をパターニングすることにより、メモリ領域Ｒmemoのソース拡散層１７及びドレイン拡散層１６の上にのみ、第３ポリシリコン１９を残す。このとき、パターニングされた第３ポリシリコン１９の間隔は約０．２μｍである。
【００５９】
次に、図６（ｃ）に示す工程で、フォトレジスト膜２０を除去してから、第３ポリシリコン１９をマスクにして、ＴＥＯＳ膜８の異方性エッチングを行なって、ＴＥＯＳ膜８のうちＣＭＯＳ領域Ｒmos に位置する部分をすべて除去するとともに、ＴＥＯＳ膜８のうちメモリ領域Ｒmemoにおける第２ポリシリコン７の中央部の上に位置する部分を除去する。
【００６０】
なお、図６（ｃ）に示す工程では、フォトレジスト膜２０を除去して第３ポリシリコン１９をマスクにしてエッチングを行なうとしたが、図６（ｂ）に示すフォトレジスト膜２０を残した状態でＴＥＯＳ膜８をエッチングしてもよい。
【００６１】
次に、図７（ａ）に示す工程で、基板上に、ＣＭＯＳ領域Ｒmos のＭＩＳゲート電極を形成しようとする領域と、メモリ領域Ｒmemoの全面とを覆うフォトレジスト膜２１を形成し、このフォトレジスト膜２１をマスクとする異方性エッチングを行なって、ＣＭＯＳ領域Ｒmos における第２ポリシリコン７をＭＩＳゲート電極の形状にパターニングする。このＭＩＳゲート電極のゲート長は約０．２μｍであり、ＭＩＳゲート電極間の間隔は約０．２μｍである。
【００６２】
次に、図７（ｂ）に示す工程で、フォトレジスト膜２１を除去した後、基板上に新たに、メモリ領域Ｒmemoを覆うフォトレジスト膜２２を形成し、ＣＭＯＳ領域Ｒmos において第２ポリシリコン７をマスクとして、シリコン基板１内にＬＤＤ領域用のイオン注入を行なう。このとき、ＣＭＯＳ領域Ｒmos のうちＮチャネル型ＭＩＳトランジスタを形成する領域へのイオン注入の際には、Ｐチャネル型ＭＩＳトランジスタを形成する領域はフォトレジスト膜２２により覆われている。また、ＣＭＯＳ領域Ｒmos のうちＰチャネル型ＭＩＳトランジスタを形成する領域へのイオン注入の際には、Ｎチャネル型ＭＩＳトランジスタを形成する領域がフォトレジスト膜２２により覆われている。そして、Ｎチャネル型ＭＩＳトランジスタを形成する領域においては、注入エネルギー４０ｋｅＶ，ドーズ量５×１０12／ｃｍ2の条件でリンのイオン注入が行なわれ、Ｐチャネル型ＭＩＳトランジスタを形成する領域においては、注入エネルギー４０ｋｅＶ，ドーズ量２×１０12／ｃｍ2の条件でボロンのイオン注入が行なわれる。
【００６３】
次に、図７（ｃ）に示す工程で、フォトレジスト膜２２を除去した後、基板上に厚みが約５０ｎｍのカバレッジのよい酸化膜を堆積してから、その異方性エッチングを行なうことにより、メモリ領域Ｒmemoにおける第３ポリシリコン１９及びＴＥＯＳ膜８の側面と、ＣＭＯＳ領域Ｒmos におけるＭＩＳゲート電極である第２ポリシリコン７の側面に第２サイドウォール２５を形成する。このとき、メモリ領域Ｒmemoにおける制御ゲートとなる第２ポリシリコン７の上において、相隣接する第２サイドウォール２５間の間隔は、約１００ｎｍである。
【００６４】
次に、図８（ａ）に示す工程で、ＣＭＯＳ領域Ｒmos のＭＩＳ型半導体装置のソースドレイン形成用のイオン注入を行う。その際、Ｎチャネル型ＭＩＳトランジスタを形成する領域においては、注入エネルギー２０ｋｅＶ，ドーズ量３×１０15／ｃｍ2の条件でヒ素のイオン注入が行なわれ、Ｐチャネル型ＭＩＳトランジスタを形成する領域においては、注入エネルギー５ｋｅＶ，ドーズ量２×１０15／ｃｍ2の条件でボロンのイオン注入が行なわれる。なお、メモリ領域Ｒmemoにおける第３ポリシリコン１９及び第２ポリシリコン７にも不純物イオンを注入してもよいが、ヒ素又はボロンの一方のみを注入すればよいので、いずれか一方のイオン注入工程においては、メモリ領域Ｒmemoをフォトレジスト膜で覆っておくのが好ましい。また、いずれの工程においてもメモリ領域Ｒmemoをフォトレジスト膜で覆うことにより、メモリ領域Ｒmemoにはイオン注入を施さないようにしてもよい。その後、熱処理を行なうかその後の高温保持工程によって、注入された不純物が活性化されて、ＣＭＯＳ領域Ｒmos 内にソース・ドレイン拡散層２７が形成される。
【００６５】
次に、図８（ｂ）に示す工程で、公知のサリサイド技術により、ＣＭＯＳ領域Ｒmos におけるソース・ドレイン拡散層２７及び第２ポリシリコン７と、メモリ領域Ｒmemoにおけるソース拡散層１７又はドレイン拡散層１６に接続されている第３ポリシリコン１９と、メモリ領域Ｒmemoにおける制御ゲートとなる第２ポリシリコン７との露出している部分に選択的にシリサイド化領域２８を形成する。つまり、メモリ領域Ｒmemoにおけるワード線３５，ソース線３７及びドレインパッド３８と、ＣＭＯＳ領域Ｒmos におけるＭＩＳゲート電極３６及びソース・ドレイン拡散層２７とにシリサイド化領域２８が形成される。
【００６６】
次に、図８（ｃ）に示す工程で、基板上に、酸化シリコンからなる層間絶縁膜２９を堆積した後、層間絶縁膜２９の平坦化を行ない、層間絶縁膜２９にビットコンタクト３９やコンタクト４０のための接続孔を開口する。さらに、選択タングステン成長法により、接続孔のみにタングステンを埋め込んで、ビットコンタクト３９やコンタクト４０となるタングステンプラグ３０の形成を行なう。その後、層間絶縁膜２９の上に、ビット線などの配線として機能するアルミニウム合金膜３１を形成する。さらに、図８（ｃ）の破線に示すように、メモリ領域Ｒmemoの制御ゲート電極として機能する第２ポリシリコン１９の上のシリサイド化領域２５の上には、上層の配線とワード線との電気的接続を行なうためのワード線コンタクトが設けられる。
【００６７】
以上のように、本実施形態の製造工程においては、図６（ｃ）に示す工程で、メモリ領域Ｒmemoでは、第３ポリシリコン１９をマスクにしてＴＥＯＳ膜８をエッチングできるので、窒化膜等のマスク部材を別途設けなくても、ＣＭＯＳ領域Ｒmos における第２ポリシリコン７上のＴＥＯＳ膜８を除去することが可能になる。したがって、ＣＭＯＳ領域Ｒmos におけるＭＩＳゲート電極形成の際の下地の高さを低くでき、ＭＩＳゲート電極の加工精度を向上させることができる。また、図７（ｃ）に示す工程で、メモリ領域Ｒmemoにおいて、第３ポリシリコン１９及びＴＥＯＳ膜８の側面に第２サイドウォール２５を形成し、その後、図８（ｂ）に示す工程で、制御ゲートとなる第２ポリシリコン７の露出している部分にシリサイド化領域２８を形成できるので、第３ポリシリコン１９（ドレインパッド）と第２ポリシリコン７（ワード線）との間の絶縁性を保持することができ、かつ、制御ゲートの低抵抗性も確保することができる。
【００６８】
さらに、本実施形態の製造工程においては、図４（ｂ）に示す工程では、従来のごとくポリサイドを形成せずに、制御ゲートを第２ポリシリコン７のみで構成しているので、図４（ｄ）に示す工程で熱酸化を行なっても、ポリシリコン上のシリサイド膜が剥がれるなどの不具合は生じない。そして、制御ゲートとなる第２ポリシリコン７と浮遊ゲートとなる第１ポリシリコン４との側面において、ポリシリコンの酸化レートがシリコン基板の酸化レートよりも大きいことを利用して、厚みが約３０ｎｍという厚い酸化膜９をメモリセルゲートの側面に選択的に形成することができる。その結果、シリコン基板１内へのソース又はドレイン用不純部位オンの注入を比較的小さなエネルギーで行なうことができる。すなわち、メモリセルゲート中の容量絶縁膜５，酸化膜６，トンネル酸化膜３への不純物の突抜を回避することができる。
【００６９】
一方、例えば、従来例のポリサイド構造で本実施形態と同様の保護膜の効果を得るためには、図１２（ａ）に示すように、ＣＶＤ酸化膜１４８によって基板の全面を覆う方法が考えられるが、ＣＶＤ法ではカバレッジが良いため半導体基板表面の酸化膜の全厚みＢが、メモリセルゲートの側面におけるＣＶＤ酸化膜１４８の厚みＳに比べて大きくなる。したがって、シリコン基板１内にソース又はドレイン用の不純物のイオン注入を行なう際に、高エネルギーでイオン注入を行なう必要があることから、メモリセルゲートの容量絶縁膜５，酸化膜６，トンネル酸化膜３のダメージを受け易い。
【００７０】
なお、本実施形態においては、メモリ領域Ｒmemoに、スタック型の浮遊ゲートを有する不揮発性半導体記憶装置のメモリセルを設けたが、例えばスプリット型の不揮発性半導体記憶装置（ＥＥＰＲＯＭ，フラッシュメモリ）のメモリセルや、ＭＮＯＳ型の半導体記憶装置のメモリセルを設けても、本実施形態と同様の効果を発揮することができる。
【００７１】
また、本実施形態では、第２，第３ポリシリコンの上にシリサイド化領域を形成したが、シリサイド化領域の代わりに選択成長法を利用したタングステン層などの金属層を形成しても、本実施形態と同様の効果を発揮することができる。
【００７２】
（第２の実施形態）
図９（ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。
【００７３】
本実施形態においては、第１の実施形態における図２に示す工程で、第２ポリシリコン７に代えてポリサイドを形成する。その後、第１の実施形態における図６（ｂ）に示す工程までの各工程とほぼ同様の処理を行なう。ただし、熱酸化によるメモリセルゲートの側面への酸化膜９の形成は行なわない。また、第３ポリシリコン１９に代えてポリサイドを形成する。
【００７４】
そして、図９（ａ）に示すように、メモリ領域Ｒmemoにおいては、メモリセルゲートの側面に第１サイドウォール１８が形成され、相隣接する第１サイドウォール１８同士の間にソース配線又はドレインパッドとなるポリサイドコンタクト４６が形成されている。一方、ＣＭＯＳ領域Ｒmos においては、ポリサイドゲート４４とＴＥＯＳ膜８とがパターニングされることなく全面を覆っている。
【００７５】
次に、図９（ｂ）に示す工程で、ポリサイドコンタクト４６をマスクにしてＴＥＯＳ膜８をエッチングすることにより、ＴＥＯＳ膜８のうちメモリ領域Ｒmemoの制御ゲートとなるポリサイドゲート４４の中央部の上に位置する部分を除去する。一方、ＣＭＯＳ領域Ｒmos においては、ポリサイドゲート４４の全領域上のＴＥＯＳ膜８を除去する。したがって、第１の実施形態と同様に、ＣＭＯＳ領域Ｒmos において、ポリサイドゲート４４をパターニングしてＭＩＳゲート電極を形成する際における下地の高さを低減することができ、ＭＩＳゲート電極のゲート長などの寸法精度を向上させることができる。
【００７６】
次に、図９（ｃ）に示す工程で、第１の実施形態の図７（ａ）〜図８（ｃ）に示す各工程を行なう。本実施形態においても、図９（ｃ）の破線に示すように、メモリ領域Ｒmemoの制御ゲート電極として機能する第２ポリシリコン１９の上のシリサイド化領域２５の上には、上層の配線とワード線との電気的接続を行なうためのワード線コンタクトが設けられている。
【００７７】
本実施形態ではサリサイドを省略しているが、ＣＭＯＳ領域Ｒmos におけるソース・ドレイン拡散層２７の上にシリサイド化領域を形成する工程を付加することにより、ソース・ドレイン拡散層２７の低抵抗化を図ることができる。
【００７８】
本実施形態の製造方法においては、メモリセルゲートの制御ゲートとして、ポリシリコンの堆積後すぐにシリサイド化領域を設けたポリサイドを利用しているので、第１の実施形態のごとく、メモリセルゲートの側面上に熱酸化による酸化膜を形成することはできない。したがって、イオン注入時におけるメモリセルゲートの容量絶縁膜５や酸化膜６にダメージを与えるおそれを抑制することはできないが、ＣＭＯＳ領域Ｒmos におけるＴＥＯＳ膜を除去できることから、フォトリソグラフィーにおける下地からの反射に起因するＭＩＳゲート電極パターニング時の精度の悪化を抑制しつつ、第１の実施形態に比べて制御ゲートとＭＩＳゲート電極と抵抗をより小さく抑制することができる。
【００７９】
なお、本実施形態においては、メモリ領域Ｒmemoに、スタック型の浮遊ゲートを有する不揮発性半導体記憶装置のメモリセルを設けたが、例えばスプリット型の不揮発性半導体記憶装置（ＥＥＰＲＯＭ，フラッシュメモリ）のメモリセルや、ＭＮＯＳ型の半導体記憶装置のメモリセルを設けても、本実施形態と同様の効果を発揮することができる。
【００８０】
また、本実施形態では、第２ポリシリコンの代わりにポリサイドを形成したが、ポリサイドに代えてポリシリコンとタングステン層などの金属層とを積層したいわゆるポリメタルを用いても、本実施形態と同様の効果を発揮することができる。
【００８１】
【発明の効果 】
本発明の第１の半導体装置又はその製造方法によれば、不揮発性半導体記憶装置のメモリセルを備えた半導体装置又はその製造方法として、情報保持層の上にポリシリコン等のゲート用導体膜及び上面保護膜を設け、ゲート用導体膜の側面に熱酸化膜を設ける一方、ゲート用導体膜の上でパッド部材と上面保護膜との中央部を開口させて、ゲート用導体膜の中央部の上にシリサイド化領域等の低抵抗層を設けたので、ゲート電極の低抵抗性を保持しつつ情報保持部へのイオン注入によるダメージを回避することができる。
【００８２】
本発明の第２の半導体装置又はその製造方法によれば、不揮発性半導体記憶装置のメモリセルとＭＩＳ型トランジスタとを備えた半導体装置又はその製造方法として、メモリセルの情報保持層を設けた状態で基板上にポリシリコン等のゲート用導体膜を設け、ゲート用導体膜の上でパッド部材と上面保護膜との中央部を開口させる一方、ＭＩＳ型トランジスタの上面保護膜を除去しておいて、メモリセルのゲート用導体膜の中央部とＭＩＳ型トランジスタのゲート電極との上にシリサイド化領域等の低抵抗層を設けたので、ゲート電極の低抵抗性を保持しつつＭＩＳ型トランジスタのゲート電極の形状精度の向上を図ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の半導体装置におけるメモリ領域とＣＭＯＳ領域とにおける構造を示す平面図である。
【図２】 図１に示すII-II 線（ビット線方向）における断面図である。
【図３】 （ａ）〜（ｃ）は、それぞれ図１に示すIIIa-IIIa 線，IIIb-IIIb 線，IIIc-IIIc 線における断面図である。
【図４】 （ａ）〜（ｄ）は、第１の実施形態における半導体装置の製造工程のうちメモリセルゲートの側面に熱酸化膜を形成するまでの工程を示す断面図である。
【図５】 （ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程のうちメモリ領域にソース，ドレイン拡散層を形成するまでの工程を示す断面図である。
【図６】 （ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程のうちパッド部材を形成するまでの工程を示す断面図である。
【図７】 （ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程のうちパッド部材，ＭＩＳゲート電極の側面にサイドウォールを形成するまでの工程を示す断面図である。
【図８】 （ａ）〜（ｃ）は、第１の実施形態における半導体装置の製造工程のうちタングステンプラグ，アルミニウム合金膜などを形成するまでの工程を示す断面図である。
【図９】 （ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造工程の一部を示す断面図である。
【図１０】 （ａ），（ｂ）は従来の半導体装置におけるメモリ領域とＣＭＯＳ領域とにおける構造をそれぞれ示す断面図である。
【図１１】 （ａ），（ｂ）は、従来の半導体装置の製造工程におけるゲート電極を形成する際に生じる不具合を説明するための断面図である。
【図１２】 （ａ），（ｂ）は、従来の半導体装置の製造工程における不具合と本発明の熱酸化膜を形成することによる効果とを示すための断面図である。
【符号の説明】
１ シリコン基板
２ 分離絶縁膜
３ トンネル酸化膜
４ 第１ポリシリコン
５ 容量絶縁膜
６ 酸化膜
７ 第２ポリシリコン
８ ＴＥＯＳ膜
９ 酸化膜
１０ フォトレジスト膜
１２ 不純物領域
１３ フォトレジスト膜
１５ 不純物領域
１６ ドレイン拡散層
１７ ソース拡散層
１８ 第１サイドウォール
１９ 第３ポリシリコン
２０ フォトレジスト膜
２１ フォトレジスト膜
２２ フォトレジスト膜
２４ ＬＤＤ不純物拡散層
２５ 第２サイドウオール
２７ ソースドレイン拡散層
２８ シリサイド化領域
２９ 層間絶縁膜
３０ タングステンプラグ
３１ アルミニウム合金膜
３２ メモリセル拡散領域
３３ ＭＩＳ拡散領域
３４ 浮遊ゲート
３５ ワード線
３６ ＭＩＳゲート電極
３７ ソース線
３８ ドレインパッド
３９ ビットコンタクト
４０ コンタクト
４１ ビット線（アルミニウム）
４２ 浮遊ゲート（第１ポリシリコン）
４３ 容量絶縁膜
４４ 制御ゲート（ポリサイド）
Claims (3)
- 半導体基板の一部に不揮発性半導体記憶装置のメモリセルを設けた半導体装置の製造方法であって、
情報保持層が設けられた基板上にゲート用導体膜と絶縁膜とを順次堆積した後、絶縁膜とゲート用導体膜とをパターニングして、上記情報保持層の上にゲート電極の主ゲート部とその上の上面保護膜とを形成する工程（ａ）と、
上記主ゲート部の側面に熱酸化膜を形成する工程（ｂ）と、
上記上面保護膜，主ゲート部及び熱酸化膜をマスクとして、上記半導体基板内にソース・ドレイン形成用の不純物イオンを注入する工程（ｃ）と、
上記工程（ｃ）の後、上記上面保護膜の側面と上記主ゲート部の側面とに亘って上記熱酸化膜を挟むように絶縁体サイドウォールを形成する工程（ｄ）と、
基板上に、上記不純物が注入された領域に接続されるパッド用導体膜を堆積する工程（ｅ）と、
上記パッド用導体膜及び上記上面保護膜をパターニングして、上記主ゲート部の両端部の上に、共通の面内に側面を有するパッド部材と上面分離絶縁層とをそれぞれ形成する工程（ｆ）と、
上記工程（ｆ）の後に、上記主ゲート部の上記上面分離絶縁層によって挟まれる領域の上に上記主ゲート部よりも抵抗の小さい低抵抗層を形成する工程（ｇ）と
を含む半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
上記工程（ａ）では、上記半導体基板のＭＩＳ型トランジスタを形成する領域にも、上記ゲート用導体膜及び絶縁膜を堆積しておき、
上記工程（ｅ）では、上記ＭＩＳ型トランジスタを形成する領域の上記絶縁膜の上にも、上記パッド用導体膜を堆積しておき、
上記工程（ｆ）では、上記パッド用導体膜及び絶縁膜のうち上記ＭＩＳ型トランジスタを形成する領域に位置する部分を除去し、
上記工程（ｆ）の後、上記工程（ｇ）の前に、上記ＭＩＳ型トランジスタを形成する領域に残存する上記ゲート用導体膜をパターニングしてＭＩＳゲート電極を形成する工程をさらに含み、
上記工程（ｇ）では、ＭＩＳゲート電極の上にも低抵抗層を形成することを特徴とする半導体装置の製造方法。 - 請求項１又は２記載の半導体装置の製造方法において、
上記工程（ｆ）の後、上記工程（ｇ）の前に、上記主ゲート部の両端部の上に、上記上面分離絶縁層の内側面とパッド部材の側面とに亘る２つの第２の絶縁体サイドウォールを形成する工程をさらに含み、
上記工程（ｇ）では、上記主ゲート部のうち上記２つの第２の絶縁体サイドウォールによって挟まれる部分の上に上記低抵抗層を形成することを特徴とする半導体装置の製造方法。
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