JP2004047802A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ＭＯＮＯＳ型のメモリセルを含むメモリ領域と、メモリの周辺回路などを含むロジック回路領域とを同一基板上に形成する、半導体装置の製造方法を提供する。
【解決手段】メモリ領域と、周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、以ロジック回路領域２０００のパターニングせずに、メモリ領域１０００内のストッパ層Ｓ１００と第１導電層１４０ａとの所定領域をパターニングし、少なくともメモリ領域１０００内の第１導電層の両側面に、ＯＮＯ膜を介してサイドウォール状のコントロールゲート２０，３０を形成し、コントロールゲート２０、３０の上部に第１のサイドウォール絶縁層４４を形成し、ロジック回路領域２０００内の第１導電層をパターニングしてＭＯＳトランジスタのゲート電極１４２を形成し、ゲート電極１４２と、コントロールゲート２０、３０および第１サイドウォール絶縁層４４の側面に第２サイドウォール絶縁層１５２ａを形成することを含む。
【選択図】 図３
【解決手段】メモリ領域と、周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、以ロジック回路領域２０００のパターニングせずに、メモリ領域１０００内のストッパ層Ｓ１００と第１導電層１４０ａとの所定領域をパターニングし、少なくともメモリ領域１０００内の第１導電層の両側面に、ＯＮＯ膜を介してサイドウォール状のコントロールゲート２０，３０を形成し、コントロールゲート２０、３０の上部に第１のサイドウォール絶縁層４４を形成し、ロジック回路領域２０００内の第１導電層をパターニングしてＭＯＳトランジスタのゲート電極１４２を形成し、ゲート電極１４２と、コントロールゲート２０、３０および第１サイドウォール絶縁層４４の側面に第２サイドウォール絶縁層１５２ａを形成することを含む。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ領域とロジック回路領域とを含む半導体装置の製造方法に関し、特に、メモリ領域に形成される不揮発性記憶装置が１つのワードゲートに対して２つの電荷蓄積領域を有する半導体装置の製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性半導体記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層体からなり、前記窒化シリコン層に電荷がトラップされるＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型もしくはＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型と呼ばれるタイプがある。
【０００３】
ＭＯＮＯＳ型の不揮発性半導体記憶装置として、図１８に示すデバイスが知られている（文献：Ｙ．Ｈａｙａｓｈｉ，ｅｔ ａｌ ，２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ．１２２−ｐ．１２３）。
【０００４】
このＭＯＮＯＳ型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両側には、それぞれサイドウォール状の第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層２４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのＭＯＮＯＳ型メモリ素子を有する。また、これらの２つのＭＯＮＯＳ型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
本発明の目的は、２つの電荷蓄積領域を有するＭＯＮＯＳ型の不揮発性記憶装置を含む半導体装置の製造方法であって、ＭＯＮＯＳ型のメモリセルを含むメモリ領域と、メモリの周辺回路などを含むロジック回路領域とを同一基板上に形成する方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、以下の工程を含む。
【０００８】
（ａ）半導体層の上方に、第１絶縁層を形成し、
（ｂ）前記第１絶縁層の上方に、第１導電層を形成し、
（ｃ）前記第１導電層の上方に、ストッパ層を形成し、
（ｄ）前記メモリ領域内の前記ストッパ層と前記第１導電層とをパターニングし、
（ｅ）前記メモリ領域と前記ロジック回路領域との全面に電荷蓄積膜を形成し、
（ｆ）前記電荷蓄積膜の上方に、第２導電層を形成し、該第２導電層を異方性エッチングすることにより、少なくとも前記メモリ領域内の前記第１導電層の両側面に、前記電荷蓄積膜を介してサイドウォール状のコントロールゲートを形成し、
（ｇ）前記ストッパ層および前記第１導電層からなる積層体の両側面で、前記コントロールゲートの少なくとも上部に第１サイドウォール絶縁層を形成し、
（ｈ）前記ロジック回路領域内の前記ストッパ層を除去し、
（ｉ）前記ロジック回路領域内の前記第１導電層をパターニングして、該ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成し、
（ｊ）前記ゲート電極の両側面にサイドウォール絶縁層を形成し、かつ、前記第１サイドウォール絶縁層と前記コントロールゲートを覆うように第２サイドウォール絶縁層を形成し、
（ｋ）前記不揮発性記憶装置のソース領域またはドレイン領域となる第１不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第２不純物層とを形成し、
（ｌ）前記第１不純物層と前記第２不純物層との表面にシリサイド層を形成し、
（ｍ）前記メモリ領域と前記ロジック回路領域との全面に第２絶縁層を形成し、
（ｎ）前記メモリ領域内の前記ストッパ層は露出し、かつ、前記ロジック回路領域内の前記ゲート電極は露出しないように、前記第２絶縁層を除去し、
（ｏ）前記メモリ領域内の前記ストッパ層を除去し、
（ｐ）前記メモリ領域内の前記第１導電層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成すること。
本発明の半導体装置の製造方法によれば、ゲート電極とストッパ層からなる積層体の側面に、コントロールゲート上部を覆うように第１サイドウォール絶縁層が形成されているため、後の工程で、第２サイドウォール絶縁層が形成される面の段差が小さくなり、第２サイドウォール絶縁層を良好に形成することができる。すなわち、第１サイドウォール絶縁層と第２サイドウォール絶縁層とで、コントロールゲートを完全に覆う絶縁層を形成することができる。したがって、コントロールゲートがその上方に配置される配線とショートしてしまうという問題を回避することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。図１は、本実施の形態に係る製造方法によって得られた半導体装置のメモリ領域のレイアウトを示す平面図である。図２は、本実施の形態に係る半導体装置の一部分を示す平面図である。図３は、図２のＡ−Ａ線に沿った断面図である。
【００１０】
図１〜図３に示す半導体装置は、ＭＯＮＯＳ型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および列に格子状に配列されてメモリセルアレイを構成しているメモリ領域１０００と、メモリの周辺回路などを含むロジック回路領域２０００とを含む。
【００１１】
（デバイスの構造）
まず、図１を参照しながら、メモリ領域１０００のレイアウトについて説明する。
【００１２】
図１には、メモリ領域１０００の一部である第１のブロックＢ１と、これに隣り合う第２のブロックＢ２とが示されている。
【００１３】
第１のブロックＢ１と第２のブロックＢ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックＢ１，Ｂ２においては、Ｘ方向（行方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線５０は、Ｘ方向に配列された複数のワードゲート１４に接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００１４】
第１および第２コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、第１，第２コントロールゲート２０，３０は、それぞれＹ方向に延びており、１組の第１，第２コントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。また、１組の第１および第２コントロールゲート２０，３０の他方の端部はともに１つの共通コンタクト部２００に接続されている。したがって、各第１および第２コントロールゲート２０，３０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００１５】
単一のメモリセル１００は、１つのワードゲート１４と、このワードゲート１４の両側に形成された第１および第２コントロールゲート２０，３０と、これらの第１および第２コントロールゲート２０，３０の外側であって、半導体基板内に形成された不純物層１６，１８とを含む。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００１６】
Ｙ方向に互いに隣り合う不純物層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物層１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００１７】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００１８】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８は、共通コンタクト部２００が配置されていない側において、コンタクト用不純物層４００によって互いに電気的に接続されている。
【００１９】
図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。
【００２０】
次に、図２および図３を参照しながら、半導体装置の平面構造および断面構造について説明する。メモリ領域１０００と隣り合う位置に、例えばメモリの周辺回路を構成するロジック回路領域２０００が形成されている。メモリ領域１０００とロジック回路領域２０００とは、素子分離領域３００によって電気的に分離されている。メモリ領域１０００には、少なくともメモリセル１００が形成されている。ロジック回路領域２０００には、少なくともロジック回路を構成する絶縁ゲート電界効果トランジスタ（以下、「ＭＯＳトランジスタ」という）５００が形成されている。
【００２１】
まず、メモリ領域１０００について説明する。
【００２２】
メモリセル１００は、半導体基板１０の上方に第１ゲート絶縁層１２を介して形成されたワードゲート１４と、半導体基板１０内に形成された、ソース領域またはドレイン領域を構成する不純物層１６，１８と、ワードゲート１４の両側に沿ってそれぞれ形成された、サイドウォール状の第１および第２のコントロールゲート２０，３０とを含む。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００２３】
第１コントロールゲート２０は、半導体基板１０の上方に第２ゲート絶縁層（電荷蓄積膜）２２を介して形成され、かつ、ワードゲート１４の一方の側面に対してサイド絶縁層２４を介して形成されている。同様に、第２コントロールゲート３０は、半導体基板１０の上方に第２ゲート絶縁層２２を介して形成され、かつ、ワードゲート１４の他方の側面に対してサイド絶縁層２４を介して形成されている。
【００２４】
第２ゲート絶縁層２２およびサイド絶縁層２４は、ＯＮＯ膜である。具体的には、第２ゲート絶縁層２２およびサイド絶縁層２４は、ボトム酸化シリコン層（第１酸化シリコン層）、窒化シリコン層、トップ酸化シリコン層（第２酸化シリコン層）の積層膜である。
【００２５】
第２ゲート絶縁層２２の第１酸化シリコン層は、チャネル領域と電荷蓄積領域との間に電位障壁（ｐｏｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）を形成する。第２ゲート絶縁層２２の窒化シリコン層は、キャリア（たとえば電子）をトラップする電荷蓄積領域として機能する。第２ゲート絶縁層２２の第２酸化シリコン層は、コントロールゲートと電荷蓄積領域との間に電位障壁を形成する。
【００２６】
サイド絶縁層２４は、ワードゲート１４と、第１および第２コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、サイド絶縁層２４の上端は、ワードゲート１４と第１および第２コントロールゲート２０，３０とのショートを防ぐために、第１および第２コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置している。
【００２７】
サイド絶縁層２４と第２ゲート絶縁層２２とは、同一の成膜工程で形成され、それぞれの層構造は等しくなる。
【００２８】
そして、隣り合うメモリセル１００において、隣り合う第１コントロールゲート２０と第２コントロールゲート３０との間には、埋め込み絶縁層７０が形成される。この埋め込み絶縁層７０は、少なくとも第１および第２コントロールゲート２０，３０が露出しないようにこれらを覆っている。具体的には、埋込み絶縁層７０の上面は、サイド絶縁層２４の上端より半導体基板１０に対して上方に位置している。埋込み絶縁層７０をこのように形成することで、第１および第２コントロールゲート２０，３０と、ワードゲート１４およびワード線５０との電気的分離をより確実に行うことができる。
【００２９】
また、第１および第２コントロールゲート２０および３０の上部を覆うように、第１サイドウォール絶縁層４４が形成されている。さらに、第１サイドウォール絶縁層４４と、第１および第２コントロールゲート２０および３０を覆うように第２サイドウォール絶縁層１５２ａが形成されている。第２サイドウォール絶縁層１５２ａは、ロジック領域２０００のサイドウォール絶縁層１５２と同一の工程によって形成される。
【００３０】
共通コンタクト部２００には、第１および第２コントロールゲート２０，３０に所定の電位を供給するための導電層が形成されている。共通コンタクト部２００は、図２に示すように、第１コンタクト導電層２１４、第１コンタクト導電層２１４の下方に位置する第１コンタクト絶縁層（図示せず）、第２コンタクト絶縁層２１０、第２コンタクト導電層２３２、第３コンタクト絶縁層２５２および第３コンタクト導電層２６０から構成されている。
【００３１】
第２コンタクト絶縁層２１０は、第１酸化シリコン層，窒化シリコン層および第２酸化シリコン層の積層体から構成されている。第１コンタクト導電層２１４は、第２コンタクト絶縁層２１０の外側に形成されている。第２コンタクト導電層２３２は、第２コンタクト絶縁層２１０の内側に形成されている。第２コンタクト導電層２３２は、第１および第２コントロールゲート２０，３０と同一の材質で形成されている。第３コンタクト絶縁層２５２は、第２コンタクト導電層２３２の内側に形成されている。第３コンタクト導電層２６０は、第１コンタクト導電層２１４と第２コンタクト導電層２３２とに接続されている。
【００３２】
ついで、ロジック回路領域２０００について説明する。
【００３３】
ロジック回路領域２０００においては、ＭＯＳトランジスタ５００が形成されている。ＭＯＳトランジスタ５００は、半導体基板１０の上方に第３ゲート絶縁層１２２を介して形成されたゲート電極１４２と、半導体基板１０内に形成されたソース領域またはドレイン領域を構成する不純物層１６２，１８２と、ゲート電極１４２の両側面に沿ってそれぞれ形成されたサイドウォール絶縁層１５２とを含む。さらに、不純物層１６２，１８２の上面にはシリサイド層１９２が形成され、ゲート電極１４２の上面にはシリサイド層１９４が形成されている。
【００３４】
ＭＯＳトランジスタ５００は絶縁層２７０によって覆われている。この絶縁層２７０は、埋込み絶縁層７０と同一の工程で形成される。
【００３５】
メモリ領域１０００とロジック回路領域２０００との境界領域には、図２および図３に示すように、ワードゲート１４およびゲート電極１４２と同一の材質からなる境界部１４０ｃが形成される。この境界部１４０ｃは、ワードゲート１４およびゲート電極１４２と同一の成膜工程で形成される。また、境界部１４０ｃの少なくとも一部は、素子分離領域３００の上方に形成されている。
【００３６】
境界部１４０ｃの一方の側面（メモリ領域１０００側）には、第１および第２コントロールゲート２０，３０と同一の材質のサイドウォール状導電層２０ａが形成されている。このサイドウォール状導電層２０ａは、Ｙ方向に延びており、共通コンタクト部２００を介して隣り合う第２コントロールゲート３０と電気的に接続されている。このサイドウォール状導電層２０ａは、メモリセルのコントロールゲートとしては利用されない。しかしながら、サイドウォール状導電層２０ａを隣り合う第２コントロールゲート３０と電気的に接続させることによって、サイドウォール状導電層２０ａと隣り合う第２コントロールゲート３０の電気特性を、他のコントロールゲートの電気特性と等しくすることができる。
【００３７】
また、境界部１４０ｃの他の側面（ロジック回路領域２０００側）には、ＭＯＳトランジスタ５００のサイドウォール絶縁層１５２の形成と同一の工程によって形成されたサイドウォール状絶縁層１５２が形成されている。
【００３８】
メモリセル１００およびＭＯＳトランジスタ５００などが形成された半導体基板１０上方には、層間絶縁層７２が形成されている。
【００３９】
（半導体装置の製造方法）
次に、図４〜図１７を参照しながら、本実施の形態に係る半導体装置の製造方法について説明する。各断面図は、図２のＡ−Ａ線に沿った部分に対応する。図４〜図１７において、図１〜図３で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００４０】
（１）図４に示すように、まず、半導体基板１０の表面に、トレンチアイソレーション法によって素子分離領域３００を形成する。
【００４１】
次いで、半導体基板１０の表面に、ゲート絶縁層となる絶縁層１２０を形成する。次いで、ワードゲート１４とゲート電極１４２とになるゲート層（第１導電層）１４０を絶縁層１２０上に堆積する。ゲート層１４０はドープトポリシリコンからなる。次いで、後のＣＭＰ工程におけるストッパ層Ｓ１００をゲート層１４０上に形成する。ストッパ層Ｓ１００は、窒化シリコン層からなる。
【００４２】
（２）次いで、ロジック回路領域２０００の全てを覆い、さらに、メモリ領域１０００の一部にまで張り出したレジスト層（図示しない）を形成する。次いで、このレジスト層をマスクとしてストッパ層Ｓ１００をパターニングする。その後、レジスト層を除去し、パターニングされたストッパ層Ｓ１００をマスクとして、ゲート層１４０をエッチングする。図５に示すように、メモリ領域１０００では、ゲート層１４０がパターニングされゲート層１４０ａとなる。一方、この工程では、ロジック回路領域２０００内のゲート層１４０はパターニングされない（以後、ロジック回路領域内のゲート層１４０を便宜的に１４０ｂと呼ぶ）。
【００４３】
パターニング後の様子を平面的に示したのが図６である。このパターニングによって、メモリ領域１０００内のゲート層１４０ａおよびストッパ層Ｓ１００の積層体には、開口部１６０，１８０が設けられる。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿ってサイド絶縁層とコントロールゲートとが形成される。
【００４４】
（３）図７に示すように、半導体基板１０上に、電荷蓄積膜であるＯＮＯ膜２２０を全面的に形成する。ＯＮＯ膜２２０は、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層を順次堆積させることで形成される。第１酸化シリコン層は、たとえば熱酸化法、ＣＶＤ法を用いて成膜することができる。窒化シリコン層は、たとえばＣＶＤ法によって成膜することができる。第２酸化シリコン層は、ＣＶＤ法、具体的には高温酸化法（ＨＴＯ）を用いて成膜することができる。これらの各層を成膜した後、アニール処理を行い、各層を緻密化することが好ましい。
【００４５】
ＯＮＯ膜２２０は、後のパターニングによって、第２ゲート絶縁層２２およびサイド絶縁層２４となる（図３参照）。
【００４６】
（４）図８に示すように、ドープトポリシリコン層（第２導電層）２３０を、ＯＮＯ膜２２０上に全面的に形成する。ドープトポリシリコン層２３０は、後にエッチングされて、第１および第２コントロールゲート２０，３０を構成する導電層４０（図１参照）となる。
【００４７】
（５）図９に示すように、ドープトポリシリコン層２３０（図８参照）を全面的に異方性エッチングすることにより、第１および第２コントロールゲート２０，３０を形成する。
【００４８】
すなわち、このエッチング工程によって、メモリ領域１０００の開口部１６０，１８０（図６参照）の側面に沿って、サイドウォール状の第１および第２コントロールゲート２０，３０が形成される。一方、ロジック回路領域２０００内に堆積されたドープトポリシリコン層２３０は完全に除去される。但し、境界領域においては、ゲート層１４０ｂの一方の端部（メモリ領域１０００側）の側面に、ドープトポリシリコン層２３０がサイドウォール状に残存し、サイドウォール状導電層２０ａが形成される。
【００４９】
（６）図１０に示すように、酸化シリコンまたは窒化シリコンなどの絶縁層４２を全面的に形成する。ついで、図１１に示すように、絶縁層４２を全面的に異方性エッチングをすることにより、ゲート層１４０ａとストッパ層Ｓ１００ａからなる積層体の側面に、第１および第２コントロールゲート２０、３０の少なくとも上部を覆うように第１サイドウォール絶縁層４４が形成される。すなわち、第１サイドウォール絶縁層４４は、ゲート層１４０ａとストッパ層Ｓ１００からなる積層体の側面と、第１および第２コントロールゲート２０、３０との段差を減少させる役割を果すように形成される。
【００５０】
（７）図１２に示すように、メモリ領域１０００の全てを覆い、さらにロジック回路領域の一部にまで張り出したレジスト層Ｒ２００を形成する。次いで、レジスト層Ｒ２００をマスクとしてロジック回路領域２０００におけるＯＮＯ膜２２０とストッパ層Ｓ１００とを除去する。このエッチング工程によって、境界領域を除くロジック回路領域２０００内のストッパ層Ｓ１００は全て除去される。
【００５１】
このとき、メモリ領域１０００とロジック回路領域２０００との境界領域に位置するゲート層１４０ｂであって、上記（２）のエッチング工程で使用されるレジスト層と、この（７）のエッチング工程で使用されるレジスト層Ｒ２００とに共に覆われていた領域は、後の工程で境界部１４０ｃ（図３参照）となる。また、このパターニングによって形成されたストッパ層Ｓ１００ａは、メモリ領域１０００内の他のストッパ層Ｓ１００より幅が大きい。その後、レジスト層Ｒ２００は除去される。
【００５２】
（８）図１３に示すように、ゲート電極１４２を形成するためのレジスト層Ｒ３００が形成される。このレジスト層Ｒ３００は、メモリ領域１０００の全てと、ロジック回路領域２０００内の所定の部分とを覆うようにパターニングされている。次いで、レジスト層Ｒ３００をマスクとしてゲート層１４０ｂ（図１２参照）をエッチングすることにより、ロジック回路領域２０００内にゲート電極１４２が形成される。また、このエッチングによって、境界領域にはレジスト層Ｒ３００とストッパ層Ｓ１００ａとをマスクとして自己整合的に境界部１４０ｃがパターニングされる。
【００５３】
その後、レジスト層Ｒ３００は除去される。次いで、Ｎ型不純物をドープすることで、ロジック回路領域２０００においてソース領域およびドレイン領域のエクステンション層１６１，１８１が形成される。ついで、レジスト層Ｒ３００を除去する。
【００５４】
（９）図１４に示すように、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層２５０を全面的に形成する。ついで、図１５に示すように、絶縁層２５０（図１４参照）を全面的に異方性エッチングすることにより、ロジック回路領域２０００において、ゲート電極１４２の両側面にサイドウォール絶縁層１５２が形成される。これと共に、境界部１４０ｃのロジック回路領域２０００側の側面に第２サイドウォール絶縁層１５２が形成される。また、第１および第２コントロールゲート２０，３０および第１サイドウォール絶縁層４４を覆うように第２サイドウォール絶縁層１５２ａが形成される。さらに、このエッチングによって、後の工程でシリサイド層が形成される領域に堆積された絶縁層は除去され、半導体基板が露出する。
【００５５】
（１０）次いで、Ｎ型不純物をイオン注入することにより、半導体基板１０内に、メモリ領域１０００のソース領域またはドレイン領域を構成する不純物層１６，１８、およびロジック回路領域２０００のソース領域またはドレイン領域を構成する不純物層１６２，１８２を形成する。
【００５６】
次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタンやコバルトである。その後、不純物層１６，１８，１６２，１８２と、ゲート電極１４２との上に形成された金属をシリサイド化反応させることにより、不純物層１６，１８の上面にシリサイド層９２を形成させ、不純物層１６２，１８２の上面にシリサイド層１９２を形成させ、ゲート電極１４２の上面にシリサイド層１９４を形成させる。従って、このシリサイド工程によって、ロジック回路領域２０００のＭＯＳトランジスタ５００は、ゲート電極と、ソース領域またはドレイン領域とが共に自己整合的にシリサイド化される。また、同一のシリサイド工程によって、メモリ領域１０００のメモリセル１００は、ソース領域またはドレイン領域の表面が自己整合的にシリサイド化される。
【００５７】
次いで、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層２７０を全面的に形成する。絶縁層２７０は、ストッパ層Ｓ１００とＳ１００ａとを覆うように形成される。
【００５８】
（１１）図１６に示すように、絶縁層２７０をＣＭＰ法を用いて、ストッパ層Ｓ１００，Ｓ１００ａが露出するまで研磨し、絶縁層２７０を平坦化する。この研磨によって、第１および第２コントロールゲート２０，３０をはさんで対向する２つのサイド絶縁層２４の間に絶縁層２７０が残存され、埋込み絶縁層７０となる。
【００５９】
このとき、メモリ領域１０００においては、ゲート層１４０ａおよびストッパ層Ｓ１００の側面に形成されたサイド絶縁層２４の上端は、第１および第２コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置する。また、ロジック回路領域２０００においては、ＭＯＳトランジスタ５００は絶縁層２７０によって完全に覆われている。
【００６０】
従って、この研磨工程が終わった段階で、ワードゲート１４となるゲート層１４０ａと境界部１４０ｃとの上方にはそれぞれストッパ層Ｓ１００とＳ１００ａとが存在することになる。一方、ゲート電極１４２の上方にはストッパ層は無く、絶縁層２７０が存在することになる。
【００６１】
（１２）ストッパ層Ｓ１００，Ｓ１００ａ（図１６参照）を熱りん酸で除去する。この結果、少なくともゲート層１４０ａと境界部１４０ｃとの上面が露出する。その後、全面的にドープトポリシリコン層（図示せず）を堆積させる。
【００６２】
次いで、図１７に示すように、前記ドープトポリシリコン層上にパターニングされたレジスト層Ｒ４００を形成する。レジスト層Ｒ４００をマスクとして、前記ドープトポリシリコン層をパターニングすることにより、ワード線５０が形成される。
【００６３】
引き続き、レジスト層Ｒ４００をマスクとして、ゲート層１４０ａ（図１４参照）のエッチングが行われる。このエッチングにより、ワード線５０が上方に形成されないゲート層１４０ａが除去される。その結果、アレイ状に配列したワードゲート１４を形成することができる。ゲート層１４０ａの除去領域は、後に形成されるＰ型不純物層（素子分離用不純物層）１５の領域と対応する（図２参照）。
【００６４】
尚、このエッチング工程では、第１および第２のコントロールゲート２０、３０をなす導電層４０は、埋込み絶縁層７０で覆われているために、エッチングされずに残る。また、ロジック回路領域２０００のＭＯＳトランジスタ５００は、絶縁層２７０によって完全に覆われているため、このエッチングによって影響を受けることは無い。
【００６５】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４の相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図２参照）が形成される。このＰ型不純物層１５によって、不揮発性半導体記憶装置１００相互の素子分離がより確実に行われる。
【００６６】
以上の工程により、図１、図２および図３に示す半導体装置を製造することができる。
【００６７】
本実施の形態の製造方法による利点は、以下の通りである。
【００６８】
工程（６）において、ゲート電極１４とストッパ層Ｓ１００からなる積層体の側面に、第１および第２コントロールゲート２０、３０の上部を覆うように、第１サイドウォール絶縁層４４が形成されている。そのため、後の工程で、第２サイドウォール絶縁層１５２ａが形成される面の段差が小さくなり、第２サイドウォール絶縁層１５２ａを良好に形成することができる。すなわち、第１サイドウォール絶縁層４４と第２サイドウォール絶縁層１５２ａとで、第１および第２コントロールゲート２０、３０を完全に覆う絶縁層を形成することができる。第１および第２コントロールゲート２０、３０の側面にサイドウォール絶縁層が良好に形成されない場合、コントロールゲートの表面にシリサイドが形成されることがある。このような場合、不純物層１６によって構成されるビット線６０とコントロールゲートが、ショートしてしまうという問題が生じることがあるが、本発明によれば、そのような問題を回避することができる。
【００６９】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】半導体装置のレイアウトを模式的に示す平面図である。
【図２】半導体装置の要部を模式的に示す平面図である。
【図３】図２のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図４】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図５】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図６】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図７】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図８】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図９】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１０】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１１】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１２】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１３】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１４】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１５】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１６】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１７】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１８】公知のＭＯＮＯＳ型メモリセルを示す断面図である。
【符号の説明】
１０ 半導体基板
１２ 第１ゲート絶縁層
１４ ワードゲート
１６，１８ 不純物層
２０ 第１コントロールゲート
２２ 第２ゲート絶縁層（電荷蓄積膜）
２４ サイド絶縁層
３０ 第２コントロールゲート
５０ ワード線
６０ ビット線
７０ 埋込み絶縁層
７２ 層間絶縁層
８０ 配線層
１００ 不揮発性記憶装置（メモリセル）
１２０ 絶縁層
１２２ 第３ゲート絶縁層
１４０，１４０ａ，１４０ｂ ゲート層
１４２ ゲート電極
１５２ サイドウォール絶縁層
１６０，１８０ 開口部
１６２，１８２ 不純物層
２００ 共通コンタクト部
２１０ 第２コンタクト絶縁層
２１２ 第１コンタクト絶縁層
２１４ 第１コンタクト導電層
２２０ ＯＮＯ膜
２３０ ドープドポリシリコン層
２３２ 第２コンタクト導電層
２５２ 第３コンタクト絶縁層
２６０ 第３コンタクト導電層
２７０ 絶縁層
３００ 素子分離領域
４００ コンタクト用不純物層
５００ 絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）
Ｓ１００ ストッパ層
Ｒ１００、Ｒ２００、Ｒ３００、Ｒ４００ レジスト層
１０００ メモリ領域
２０００ ロジック回路領域
【発明の属する技術分野】
本発明は、メモリ領域とロジック回路領域とを含む半導体装置の製造方法に関し、特に、メモリ領域に形成される不揮発性記憶装置が１つのワードゲートに対して２つの電荷蓄積領域を有する半導体装置の製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性半導体記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層体からなり、前記窒化シリコン層に電荷がトラップされるＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型もしくはＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型と呼ばれるタイプがある。
【０００３】
ＭＯＮＯＳ型の不揮発性半導体記憶装置として、図１８に示すデバイスが知られている（文献：Ｙ．Ｈａｙａｓｈｉ，ｅｔ ａｌ ，２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ．１２２−ｐ．１２３）。
【０００４】
このＭＯＮＯＳ型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両側には、それぞれサイドウォール状の第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層２４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのＭＯＮＯＳ型メモリ素子を有する。また、これらの２つのＭＯＮＯＳ型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
本発明の目的は、２つの電荷蓄積領域を有するＭＯＮＯＳ型の不揮発性記憶装置を含む半導体装置の製造方法であって、ＭＯＮＯＳ型のメモリセルを含むメモリ領域と、メモリの周辺回路などを含むロジック回路領域とを同一基板上に形成する方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、以下の工程を含む。
【０００８】
（ａ）半導体層の上方に、第１絶縁層を形成し、
（ｂ）前記第１絶縁層の上方に、第１導電層を形成し、
（ｃ）前記第１導電層の上方に、ストッパ層を形成し、
（ｄ）前記メモリ領域内の前記ストッパ層と前記第１導電層とをパターニングし、
（ｅ）前記メモリ領域と前記ロジック回路領域との全面に電荷蓄積膜を形成し、
（ｆ）前記電荷蓄積膜の上方に、第２導電層を形成し、該第２導電層を異方性エッチングすることにより、少なくとも前記メモリ領域内の前記第１導電層の両側面に、前記電荷蓄積膜を介してサイドウォール状のコントロールゲートを形成し、
（ｇ）前記ストッパ層および前記第１導電層からなる積層体の両側面で、前記コントロールゲートの少なくとも上部に第１サイドウォール絶縁層を形成し、
（ｈ）前記ロジック回路領域内の前記ストッパ層を除去し、
（ｉ）前記ロジック回路領域内の前記第１導電層をパターニングして、該ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成し、
（ｊ）前記ゲート電極の両側面にサイドウォール絶縁層を形成し、かつ、前記第１サイドウォール絶縁層と前記コントロールゲートを覆うように第２サイドウォール絶縁層を形成し、
（ｋ）前記不揮発性記憶装置のソース領域またはドレイン領域となる第１不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第２不純物層とを形成し、
（ｌ）前記第１不純物層と前記第２不純物層との表面にシリサイド層を形成し、
（ｍ）前記メモリ領域と前記ロジック回路領域との全面に第２絶縁層を形成し、
（ｎ）前記メモリ領域内の前記ストッパ層は露出し、かつ、前記ロジック回路領域内の前記ゲート電極は露出しないように、前記第２絶縁層を除去し、
（ｏ）前記メモリ領域内の前記ストッパ層を除去し、
（ｐ）前記メモリ領域内の前記第１導電層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成すること。
本発明の半導体装置の製造方法によれば、ゲート電極とストッパ層からなる積層体の側面に、コントロールゲート上部を覆うように第１サイドウォール絶縁層が形成されているため、後の工程で、第２サイドウォール絶縁層が形成される面の段差が小さくなり、第２サイドウォール絶縁層を良好に形成することができる。すなわち、第１サイドウォール絶縁層と第２サイドウォール絶縁層とで、コントロールゲートを完全に覆う絶縁層を形成することができる。したがって、コントロールゲートがその上方に配置される配線とショートしてしまうという問題を回避することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。図１は、本実施の形態に係る製造方法によって得られた半導体装置のメモリ領域のレイアウトを示す平面図である。図２は、本実施の形態に係る半導体装置の一部分を示す平面図である。図３は、図２のＡ−Ａ線に沿った断面図である。
【００１０】
図１〜図３に示す半導体装置は、ＭＯＮＯＳ型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および列に格子状に配列されてメモリセルアレイを構成しているメモリ領域１０００と、メモリの周辺回路などを含むロジック回路領域２０００とを含む。
【００１１】
（デバイスの構造）
まず、図１を参照しながら、メモリ領域１０００のレイアウトについて説明する。
【００１２】
図１には、メモリ領域１０００の一部である第１のブロックＢ１と、これに隣り合う第２のブロックＢ２とが示されている。
【００１３】
第１のブロックＢ１と第２のブロックＢ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックＢ１，Ｂ２においては、Ｘ方向（行方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線５０は、Ｘ方向に配列された複数のワードゲート１４に接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００１４】
第１および第２コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、第１，第２コントロールゲート２０，３０は、それぞれＹ方向に延びており、１組の第１，第２コントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。また、１組の第１および第２コントロールゲート２０，３０の他方の端部はともに１つの共通コンタクト部２００に接続されている。したがって、各第１および第２コントロールゲート２０，３０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００１５】
単一のメモリセル１００は、１つのワードゲート１４と、このワードゲート１４の両側に形成された第１および第２コントロールゲート２０，３０と、これらの第１および第２コントロールゲート２０，３０の外側であって、半導体基板内に形成された不純物層１６，１８とを含む。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００１６】
Ｙ方向に互いに隣り合う不純物層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物層１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００１７】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００１８】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８は、共通コンタクト部２００が配置されていない側において、コンタクト用不純物層４００によって互いに電気的に接続されている。
【００１９】
図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。
【００２０】
次に、図２および図３を参照しながら、半導体装置の平面構造および断面構造について説明する。メモリ領域１０００と隣り合う位置に、例えばメモリの周辺回路を構成するロジック回路領域２０００が形成されている。メモリ領域１０００とロジック回路領域２０００とは、素子分離領域３００によって電気的に分離されている。メモリ領域１０００には、少なくともメモリセル１００が形成されている。ロジック回路領域２０００には、少なくともロジック回路を構成する絶縁ゲート電界効果トランジスタ（以下、「ＭＯＳトランジスタ」という）５００が形成されている。
【００２１】
まず、メモリ領域１０００について説明する。
【００２２】
メモリセル１００は、半導体基板１０の上方に第１ゲート絶縁層１２を介して形成されたワードゲート１４と、半導体基板１０内に形成された、ソース領域またはドレイン領域を構成する不純物層１６，１８と、ワードゲート１４の両側に沿ってそれぞれ形成された、サイドウォール状の第１および第２のコントロールゲート２０，３０とを含む。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００２３】
第１コントロールゲート２０は、半導体基板１０の上方に第２ゲート絶縁層（電荷蓄積膜）２２を介して形成され、かつ、ワードゲート１４の一方の側面に対してサイド絶縁層２４を介して形成されている。同様に、第２コントロールゲート３０は、半導体基板１０の上方に第２ゲート絶縁層２２を介して形成され、かつ、ワードゲート１４の他方の側面に対してサイド絶縁層２４を介して形成されている。
【００２４】
第２ゲート絶縁層２２およびサイド絶縁層２４は、ＯＮＯ膜である。具体的には、第２ゲート絶縁層２２およびサイド絶縁層２４は、ボトム酸化シリコン層（第１酸化シリコン層）、窒化シリコン層、トップ酸化シリコン層（第２酸化シリコン層）の積層膜である。
【００２５】
第２ゲート絶縁層２２の第１酸化シリコン層は、チャネル領域と電荷蓄積領域との間に電位障壁（ｐｏｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）を形成する。第２ゲート絶縁層２２の窒化シリコン層は、キャリア（たとえば電子）をトラップする電荷蓄積領域として機能する。第２ゲート絶縁層２２の第２酸化シリコン層は、コントロールゲートと電荷蓄積領域との間に電位障壁を形成する。
【００２６】
サイド絶縁層２４は、ワードゲート１４と、第１および第２コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、サイド絶縁層２４の上端は、ワードゲート１４と第１および第２コントロールゲート２０，３０とのショートを防ぐために、第１および第２コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置している。
【００２７】
サイド絶縁層２４と第２ゲート絶縁層２２とは、同一の成膜工程で形成され、それぞれの層構造は等しくなる。
【００２８】
そして、隣り合うメモリセル１００において、隣り合う第１コントロールゲート２０と第２コントロールゲート３０との間には、埋め込み絶縁層７０が形成される。この埋め込み絶縁層７０は、少なくとも第１および第２コントロールゲート２０，３０が露出しないようにこれらを覆っている。具体的には、埋込み絶縁層７０の上面は、サイド絶縁層２４の上端より半導体基板１０に対して上方に位置している。埋込み絶縁層７０をこのように形成することで、第１および第２コントロールゲート２０，３０と、ワードゲート１４およびワード線５０との電気的分離をより確実に行うことができる。
【００２９】
また、第１および第２コントロールゲート２０および３０の上部を覆うように、第１サイドウォール絶縁層４４が形成されている。さらに、第１サイドウォール絶縁層４４と、第１および第２コントロールゲート２０および３０を覆うように第２サイドウォール絶縁層１５２ａが形成されている。第２サイドウォール絶縁層１５２ａは、ロジック領域２０００のサイドウォール絶縁層１５２と同一の工程によって形成される。
【００３０】
共通コンタクト部２００には、第１および第２コントロールゲート２０，３０に所定の電位を供給するための導電層が形成されている。共通コンタクト部２００は、図２に示すように、第１コンタクト導電層２１４、第１コンタクト導電層２１４の下方に位置する第１コンタクト絶縁層（図示せず）、第２コンタクト絶縁層２１０、第２コンタクト導電層２３２、第３コンタクト絶縁層２５２および第３コンタクト導電層２６０から構成されている。
【００３１】
第２コンタクト絶縁層２１０は、第１酸化シリコン層，窒化シリコン層および第２酸化シリコン層の積層体から構成されている。第１コンタクト導電層２１４は、第２コンタクト絶縁層２１０の外側に形成されている。第２コンタクト導電層２３２は、第２コンタクト絶縁層２１０の内側に形成されている。第２コンタクト導電層２３２は、第１および第２コントロールゲート２０，３０と同一の材質で形成されている。第３コンタクト絶縁層２５２は、第２コンタクト導電層２３２の内側に形成されている。第３コンタクト導電層２６０は、第１コンタクト導電層２１４と第２コンタクト導電層２３２とに接続されている。
【００３２】
ついで、ロジック回路領域２０００について説明する。
【００３３】
ロジック回路領域２０００においては、ＭＯＳトランジスタ５００が形成されている。ＭＯＳトランジスタ５００は、半導体基板１０の上方に第３ゲート絶縁層１２２を介して形成されたゲート電極１４２と、半導体基板１０内に形成されたソース領域またはドレイン領域を構成する不純物層１６２，１８２と、ゲート電極１４２の両側面に沿ってそれぞれ形成されたサイドウォール絶縁層１５２とを含む。さらに、不純物層１６２，１８２の上面にはシリサイド層１９２が形成され、ゲート電極１４２の上面にはシリサイド層１９４が形成されている。
【００３４】
ＭＯＳトランジスタ５００は絶縁層２７０によって覆われている。この絶縁層２７０は、埋込み絶縁層７０と同一の工程で形成される。
【００３５】
メモリ領域１０００とロジック回路領域２０００との境界領域には、図２および図３に示すように、ワードゲート１４およびゲート電極１４２と同一の材質からなる境界部１４０ｃが形成される。この境界部１４０ｃは、ワードゲート１４およびゲート電極１４２と同一の成膜工程で形成される。また、境界部１４０ｃの少なくとも一部は、素子分離領域３００の上方に形成されている。
【００３６】
境界部１４０ｃの一方の側面（メモリ領域１０００側）には、第１および第２コントロールゲート２０，３０と同一の材質のサイドウォール状導電層２０ａが形成されている。このサイドウォール状導電層２０ａは、Ｙ方向に延びており、共通コンタクト部２００を介して隣り合う第２コントロールゲート３０と電気的に接続されている。このサイドウォール状導電層２０ａは、メモリセルのコントロールゲートとしては利用されない。しかしながら、サイドウォール状導電層２０ａを隣り合う第２コントロールゲート３０と電気的に接続させることによって、サイドウォール状導電層２０ａと隣り合う第２コントロールゲート３０の電気特性を、他のコントロールゲートの電気特性と等しくすることができる。
【００３７】
また、境界部１４０ｃの他の側面（ロジック回路領域２０００側）には、ＭＯＳトランジスタ５００のサイドウォール絶縁層１５２の形成と同一の工程によって形成されたサイドウォール状絶縁層１５２が形成されている。
【００３８】
メモリセル１００およびＭＯＳトランジスタ５００などが形成された半導体基板１０上方には、層間絶縁層７２が形成されている。
【００３９】
（半導体装置の製造方法）
次に、図４〜図１７を参照しながら、本実施の形態に係る半導体装置の製造方法について説明する。各断面図は、図２のＡ−Ａ線に沿った部分に対応する。図４〜図１７において、図１〜図３で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００４０】
（１）図４に示すように、まず、半導体基板１０の表面に、トレンチアイソレーション法によって素子分離領域３００を形成する。
【００４１】
次いで、半導体基板１０の表面に、ゲート絶縁層となる絶縁層１２０を形成する。次いで、ワードゲート１４とゲート電極１４２とになるゲート層（第１導電層）１４０を絶縁層１２０上に堆積する。ゲート層１４０はドープトポリシリコンからなる。次いで、後のＣＭＰ工程におけるストッパ層Ｓ１００をゲート層１４０上に形成する。ストッパ層Ｓ１００は、窒化シリコン層からなる。
【００４２】
（２）次いで、ロジック回路領域２０００の全てを覆い、さらに、メモリ領域１０００の一部にまで張り出したレジスト層（図示しない）を形成する。次いで、このレジスト層をマスクとしてストッパ層Ｓ１００をパターニングする。その後、レジスト層を除去し、パターニングされたストッパ層Ｓ１００をマスクとして、ゲート層１４０をエッチングする。図５に示すように、メモリ領域１０００では、ゲート層１４０がパターニングされゲート層１４０ａとなる。一方、この工程では、ロジック回路領域２０００内のゲート層１４０はパターニングされない（以後、ロジック回路領域内のゲート層１４０を便宜的に１４０ｂと呼ぶ）。
【００４３】
パターニング後の様子を平面的に示したのが図６である。このパターニングによって、メモリ領域１０００内のゲート層１４０ａおよびストッパ層Ｓ１００の積層体には、開口部１６０，１８０が設けられる。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿ってサイド絶縁層とコントロールゲートとが形成される。
【００４４】
（３）図７に示すように、半導体基板１０上に、電荷蓄積膜であるＯＮＯ膜２２０を全面的に形成する。ＯＮＯ膜２２０は、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層を順次堆積させることで形成される。第１酸化シリコン層は、たとえば熱酸化法、ＣＶＤ法を用いて成膜することができる。窒化シリコン層は、たとえばＣＶＤ法によって成膜することができる。第２酸化シリコン層は、ＣＶＤ法、具体的には高温酸化法（ＨＴＯ）を用いて成膜することができる。これらの各層を成膜した後、アニール処理を行い、各層を緻密化することが好ましい。
【００４５】
ＯＮＯ膜２２０は、後のパターニングによって、第２ゲート絶縁層２２およびサイド絶縁層２４となる（図３参照）。
【００４６】
（４）図８に示すように、ドープトポリシリコン層（第２導電層）２３０を、ＯＮＯ膜２２０上に全面的に形成する。ドープトポリシリコン層２３０は、後にエッチングされて、第１および第２コントロールゲート２０，３０を構成する導電層４０（図１参照）となる。
【００４７】
（５）図９に示すように、ドープトポリシリコン層２３０（図８参照）を全面的に異方性エッチングすることにより、第１および第２コントロールゲート２０，３０を形成する。
【００４８】
すなわち、このエッチング工程によって、メモリ領域１０００の開口部１６０，１８０（図６参照）の側面に沿って、サイドウォール状の第１および第２コントロールゲート２０，３０が形成される。一方、ロジック回路領域２０００内に堆積されたドープトポリシリコン層２３０は完全に除去される。但し、境界領域においては、ゲート層１４０ｂの一方の端部（メモリ領域１０００側）の側面に、ドープトポリシリコン層２３０がサイドウォール状に残存し、サイドウォール状導電層２０ａが形成される。
【００４９】
（６）図１０に示すように、酸化シリコンまたは窒化シリコンなどの絶縁層４２を全面的に形成する。ついで、図１１に示すように、絶縁層４２を全面的に異方性エッチングをすることにより、ゲート層１４０ａとストッパ層Ｓ１００ａからなる積層体の側面に、第１および第２コントロールゲート２０、３０の少なくとも上部を覆うように第１サイドウォール絶縁層４４が形成される。すなわち、第１サイドウォール絶縁層４４は、ゲート層１４０ａとストッパ層Ｓ１００からなる積層体の側面と、第１および第２コントロールゲート２０、３０との段差を減少させる役割を果すように形成される。
【００５０】
（７）図１２に示すように、メモリ領域１０００の全てを覆い、さらにロジック回路領域の一部にまで張り出したレジスト層Ｒ２００を形成する。次いで、レジスト層Ｒ２００をマスクとしてロジック回路領域２０００におけるＯＮＯ膜２２０とストッパ層Ｓ１００とを除去する。このエッチング工程によって、境界領域を除くロジック回路領域２０００内のストッパ層Ｓ１００は全て除去される。
【００５１】
このとき、メモリ領域１０００とロジック回路領域２０００との境界領域に位置するゲート層１４０ｂであって、上記（２）のエッチング工程で使用されるレジスト層と、この（７）のエッチング工程で使用されるレジスト層Ｒ２００とに共に覆われていた領域は、後の工程で境界部１４０ｃ（図３参照）となる。また、このパターニングによって形成されたストッパ層Ｓ１００ａは、メモリ領域１０００内の他のストッパ層Ｓ１００より幅が大きい。その後、レジスト層Ｒ２００は除去される。
【００５２】
（８）図１３に示すように、ゲート電極１４２を形成するためのレジスト層Ｒ３００が形成される。このレジスト層Ｒ３００は、メモリ領域１０００の全てと、ロジック回路領域２０００内の所定の部分とを覆うようにパターニングされている。次いで、レジスト層Ｒ３００をマスクとしてゲート層１４０ｂ（図１２参照）をエッチングすることにより、ロジック回路領域２０００内にゲート電極１４２が形成される。また、このエッチングによって、境界領域にはレジスト層Ｒ３００とストッパ層Ｓ１００ａとをマスクとして自己整合的に境界部１４０ｃがパターニングされる。
【００５３】
その後、レジスト層Ｒ３００は除去される。次いで、Ｎ型不純物をドープすることで、ロジック回路領域２０００においてソース領域およびドレイン領域のエクステンション層１６１，１８１が形成される。ついで、レジスト層Ｒ３００を除去する。
【００５４】
（９）図１４に示すように、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層２５０を全面的に形成する。ついで、図１５に示すように、絶縁層２５０（図１４参照）を全面的に異方性エッチングすることにより、ロジック回路領域２０００において、ゲート電極１４２の両側面にサイドウォール絶縁層１５２が形成される。これと共に、境界部１４０ｃのロジック回路領域２０００側の側面に第２サイドウォール絶縁層１５２が形成される。また、第１および第２コントロールゲート２０，３０および第１サイドウォール絶縁層４４を覆うように第２サイドウォール絶縁層１５２ａが形成される。さらに、このエッチングによって、後の工程でシリサイド層が形成される領域に堆積された絶縁層は除去され、半導体基板が露出する。
【００５５】
（１０）次いで、Ｎ型不純物をイオン注入することにより、半導体基板１０内に、メモリ領域１０００のソース領域またはドレイン領域を構成する不純物層１６，１８、およびロジック回路領域２０００のソース領域またはドレイン領域を構成する不純物層１６２，１８２を形成する。
【００５６】
次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタンやコバルトである。その後、不純物層１６，１８，１６２，１８２と、ゲート電極１４２との上に形成された金属をシリサイド化反応させることにより、不純物層１６，１８の上面にシリサイド層９２を形成させ、不純物層１６２，１８２の上面にシリサイド層１９２を形成させ、ゲート電極１４２の上面にシリサイド層１９４を形成させる。従って、このシリサイド工程によって、ロジック回路領域２０００のＭＯＳトランジスタ５００は、ゲート電極と、ソース領域またはドレイン領域とが共に自己整合的にシリサイド化される。また、同一のシリサイド工程によって、メモリ領域１０００のメモリセル１００は、ソース領域またはドレイン領域の表面が自己整合的にシリサイド化される。
【００５７】
次いで、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層２７０を全面的に形成する。絶縁層２７０は、ストッパ層Ｓ１００とＳ１００ａとを覆うように形成される。
【００５８】
（１１）図１６に示すように、絶縁層２７０をＣＭＰ法を用いて、ストッパ層Ｓ１００，Ｓ１００ａが露出するまで研磨し、絶縁層２７０を平坦化する。この研磨によって、第１および第２コントロールゲート２０，３０をはさんで対向する２つのサイド絶縁層２４の間に絶縁層２７０が残存され、埋込み絶縁層７０となる。
【００５９】
このとき、メモリ領域１０００においては、ゲート層１４０ａおよびストッパ層Ｓ１００の側面に形成されたサイド絶縁層２４の上端は、第１および第２コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置する。また、ロジック回路領域２０００においては、ＭＯＳトランジスタ５００は絶縁層２７０によって完全に覆われている。
【００６０】
従って、この研磨工程が終わった段階で、ワードゲート１４となるゲート層１４０ａと境界部１４０ｃとの上方にはそれぞれストッパ層Ｓ１００とＳ１００ａとが存在することになる。一方、ゲート電極１４２の上方にはストッパ層は無く、絶縁層２７０が存在することになる。
【００６１】
（１２）ストッパ層Ｓ１００，Ｓ１００ａ（図１６参照）を熱りん酸で除去する。この結果、少なくともゲート層１４０ａと境界部１４０ｃとの上面が露出する。その後、全面的にドープトポリシリコン層（図示せず）を堆積させる。
【００６２】
次いで、図１７に示すように、前記ドープトポリシリコン層上にパターニングされたレジスト層Ｒ４００を形成する。レジスト層Ｒ４００をマスクとして、前記ドープトポリシリコン層をパターニングすることにより、ワード線５０が形成される。
【００６３】
引き続き、レジスト層Ｒ４００をマスクとして、ゲート層１４０ａ（図１４参照）のエッチングが行われる。このエッチングにより、ワード線５０が上方に形成されないゲート層１４０ａが除去される。その結果、アレイ状に配列したワードゲート１４を形成することができる。ゲート層１４０ａの除去領域は、後に形成されるＰ型不純物層（素子分離用不純物層）１５の領域と対応する（図２参照）。
【００６４】
尚、このエッチング工程では、第１および第２のコントロールゲート２０、３０をなす導電層４０は、埋込み絶縁層７０で覆われているために、エッチングされずに残る。また、ロジック回路領域２０００のＭＯＳトランジスタ５００は、絶縁層２７０によって完全に覆われているため、このエッチングによって影響を受けることは無い。
【００６５】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４の相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図２参照）が形成される。このＰ型不純物層１５によって、不揮発性半導体記憶装置１００相互の素子分離がより確実に行われる。
【００６６】
以上の工程により、図１、図２および図３に示す半導体装置を製造することができる。
【００６７】
本実施の形態の製造方法による利点は、以下の通りである。
【００６８】
工程（６）において、ゲート電極１４とストッパ層Ｓ１００からなる積層体の側面に、第１および第２コントロールゲート２０、３０の上部を覆うように、第１サイドウォール絶縁層４４が形成されている。そのため、後の工程で、第２サイドウォール絶縁層１５２ａが形成される面の段差が小さくなり、第２サイドウォール絶縁層１５２ａを良好に形成することができる。すなわち、第１サイドウォール絶縁層４４と第２サイドウォール絶縁層１５２ａとで、第１および第２コントロールゲート２０、３０を完全に覆う絶縁層を形成することができる。第１および第２コントロールゲート２０、３０の側面にサイドウォール絶縁層が良好に形成されない場合、コントロールゲートの表面にシリサイドが形成されることがある。このような場合、不純物層１６によって構成されるビット線６０とコントロールゲートが、ショートしてしまうという問題が生じることがあるが、本発明によれば、そのような問題を回避することができる。
【００６９】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】半導体装置のレイアウトを模式的に示す平面図である。
【図２】半導体装置の要部を模式的に示す平面図である。
【図３】図２のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図４】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図５】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図６】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図７】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図８】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図９】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１０】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１１】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１２】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１３】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１４】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１５】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１６】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１７】本実施の形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１８】公知のＭＯＮＯＳ型メモリセルを示す断面図である。
【符号の説明】
１０ 半導体基板
１２ 第１ゲート絶縁層
１４ ワードゲート
１６，１８ 不純物層
２０ 第１コントロールゲート
２２ 第２ゲート絶縁層（電荷蓄積膜）
２４ サイド絶縁層
３０ 第２コントロールゲート
５０ ワード線
６０ ビット線
７０ 埋込み絶縁層
７２ 層間絶縁層
８０ 配線層
１００ 不揮発性記憶装置（メモリセル）
１２０ 絶縁層
１２２ 第３ゲート絶縁層
１４０，１４０ａ，１４０ｂ ゲート層
１４２ ゲート電極
１５２ サイドウォール絶縁層
１６０，１８０ 開口部
１６２，１８２ 不純物層
２００ 共通コンタクト部
２１０ 第２コンタクト絶縁層
２１２ 第１コンタクト絶縁層
２１４ 第１コンタクト導電層
２２０ ＯＮＯ膜
２３０ ドープドポリシリコン層
２３２ 第２コンタクト導電層
２５２ 第３コンタクト絶縁層
２６０ 第３コンタクト導電層
２７０ 絶縁層
３００ 素子分離領域
４００ コンタクト用不純物層
５００ 絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）
Ｓ１００ ストッパ層
Ｒ１００、Ｒ２００、Ｒ３００、Ｒ４００ レジスト層
１０００ メモリ領域
２０００ ロジック回路領域
Claims (4)
- 不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域と、を含む半導体装置の製造方法であって、以下の工程を含む、半導体装置の製造方法。
（ａ）半導体層の上方に、第１絶縁層を形成し、
（ｂ）前記第１絶縁層の上方に、第１導電層を形成し、
（ｃ）前記第１導電層の上方に、ストッパ層を形成し、
（ｄ）前記メモリ領域内の前記ストッパ層と前記第１導電層とをパターニングし、
（ｅ）前記メモリ領域と前記ロジック回路領域との全面に電荷蓄積膜を形成し、
（ｆ）前記電荷蓄積膜の上方に、第２導電層を形成し、該第２導電層を異方性エッチングすることにより、少なくとも前記メモリ領域内の前記第１導電層の両側面に、前記電荷蓄積膜を介してサイドウォール状のコントロールゲートを形成し、
（ｇ）前記ストッパ層および前記第１導電層からなる積層体の両側面で、前記コントロールゲートの少なくとも上部に第１サイドウォール絶縁層を形成し、
（ｈ）前記ロジック回路領域内の前記ストッパ層を除去し、
（ｉ）前記ロジック回路領域内の前記第１導電層をパターニングして、該ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成し、
（ｊ）前記ゲート電極の両側面にサイドウォール絶縁層を形成し、かつ、前記第１サイドウォール絶縁層と前記コントロールゲートを覆うように第２サイドウォール絶縁層を形成し、
（ｋ）前記不揮発性記憶装置のソース領域またはドレイン領域となる第１不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第２不純物層とを形成し、
（ｌ）前記第１不純物層と前記第２不純物層との表面にシリサイド層を形成し、
（ｍ）前記メモリ領域と前記ロジック回路領域との全面に第２絶縁層を形成し、
（ｎ）前記メモリ領域内の前記ストッパ層は露出し、かつ、前記ロジック回路領域内の前記ゲート電極は露出しないように、前記第２絶縁層を除去し、
（ｏ）前記メモリ領域内の前記ストッパ層を除去し、
（ｐ）前記メモリ領域内の前記第１導電層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成すること。 - 請求項１において、
前記（ｌ）において、前記ゲート電極の表面にシリサイド層を形成すること、を含む、半導体装置の製造方法。 - 請求項１または２において、
前記（ｎ）において、前記第２絶縁層は、研磨することにより除去される、半導体装置の製造方法。 - 請求項１〜３のいずれかにおいて、
前記電荷蓄積膜は、ＯＮＯ膜を用いる、半導体装置の製造方法。
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