JP2004111629A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004111629A JP2004111629A JP2002271723A JP2002271723A JP2004111629A JP 2004111629 A JP2004111629 A JP 2004111629A JP 2002271723 A JP2002271723 A JP 2002271723A JP 2002271723 A JP2002271723 A JP 2002271723A JP 2004111629 A JP2004111629 A JP 2004111629A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductive layer
- forming
- sidewall
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 89
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 58
- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 70
- 239000011159 matrix material Substances 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 claims description 51
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 35
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 abstract description 31
- 238000003860 storage Methods 0.000 abstract description 12
- 230000006866 deterioration Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 321
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 17
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 230000005684 electric field Effects 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000005381 potential energy Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- -1 Metal Oxide Nitride Chemical class 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
【課題】データの書き込み／消去の際の劣化に対する耐性を有する不揮発性記憶装置を含む半導体装置の製造方法を提供することにある。
【解決手段】半導体装置の製造方法は、不揮発性記憶装置がマトリクス状に配列されたメモリセルアレイを構成するメモリ領域１０００を含む、半導体装置の製造方法であって、半導体基板１０の上方に第１ゲート絶縁層１２が形成され、第１導電層ワードゲート１４およびストッパ層を形成し、前記メモリ領域の全面に、第１絶縁層２２、第２導電層を形成し、該第２導電層を異方性エッチングすることにより、第１サイドウォール導電層を形成し、前記メモリ領域の全面に第３導電層を形成し、異方性エッチングすることにより、第２サイドウォール導電層２４２を形成し、前記第１および第２サイドウォール導電層を等方性エッチングすることにより、コントロールゲート２０、３０を形成する。
【選択図】 図２
【解決手段】半導体装置の製造方法は、不揮発性記憶装置がマトリクス状に配列されたメモリセルアレイを構成するメモリ領域１０００を含む、半導体装置の製造方法であって、半導体基板１０の上方に第１ゲート絶縁層１２が形成され、第１導電層ワードゲート１４およびストッパ層を形成し、前記メモリ領域の全面に、第１絶縁層２２、第２導電層を形成し、該第２導電層を異方性エッチングすることにより、第１サイドウォール導電層を形成し、前記メモリ領域の全面に第３導電層を形成し、異方性エッチングすることにより、第２サイドウォール導電層２４２を形成し、前記第１および第２サイドウォール導電層を等方性エッチングすることにより、コントロールゲート２０、３０を形成する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ領域を含む半導体装置の製造方法に関し、特に、メモリ領域に形成される不揮発性記憶装置が１つのワードゲートに対して２つの電荷蓄積領域を有する半導体装置の製造方法に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層体からなり、前記窒化シリコン層に電荷がトラップされるＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型もしくはＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型と呼ばれるタイプがある。
【０００３】
ＭＯＮＯＳ型の不揮発性半導体記憶装置として、図２２に示すデバイスが知られている。（非特許文献１参照）
【０００４】
このＭＯＮＯＳ型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両側には、それぞれサイドウォール状の第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層２４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのＭＯＮＯＳ型メモリ素子を有する。また、これらの２つのＭＯＮＯＳ型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【非特許文献１】
Ｙ．Ｈａｙａｓｈｉ，ｅｔ ａｌ ，２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ．１２２−ｐ．１２３
【０００６】
【発明が解決しようとする課題】
本発明の目的は、２つの電荷蓄積領域を有するＭＯＮＯＳ型の不揮発性記憶装置を含む半導体装置であって、特に、データの書き込み／消去の際の劣化に対する耐性を有する半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、不揮発性記憶装置が複数の行および列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含む、半導体装置の製造方法であって、以下の工程を含む。
【０００８】
（ａ）半導体層の上方に、ゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方に、第１導電層を形成し、
（ｃ）前記第１導電層の上方に、ストッパ層を形成し、
（ｄ）前記ストッパ層と前記第１導電層とをパターニングし、該ストッパ層と該第１導電層とからなる積層体を形成し、
（ｅ）前記メモリ領域の全面に、第１絶縁層を形成し、
（ｆ）前記第１絶縁層の上方に、第２導電層を形成し、該第２導電層を異方性エッチングすることにより、前記第１導電層の両側面に、前記半導体層に対して、前記第１絶縁層を介して第１サイドウォール導電層を形成し、
（ｇ）前記メモリ領域の全面に第３導電層を形成し、該第３導電層を異方性エッチングすることにより、前記第１サイドウォール導電層の側面に、前記半導体層に対して、第２絶縁層を介して第２サイドウォール導電層を形成し、
（ｈ）前記第１および第２サイドウォール導電層に等方性エッチングを行ない、第１および第２コントロールゲートを形成し、
（ｉ）ソース領域またはドレイン領域となる不純物層を前記半導体層内に形成し、
（ｊ）前記メモリ領域の全面に第３絶縁層を形成した後、前記ストッパ層が露出するように、該第３絶縁層を除去し、
（ｋ）前記ストッパ層を除去した後、第４導電層を形成し、該第４導電層をパターニングして、ワードラインを形成すること。
【０００９】
本発明の半導体装置の製造方法によれば、（ｆ）および（ｇ）において異方性エッチングにより第１および第２サイドウォール導電層が形成され、ついで等方性エッチングを行ない第１および第２コントロールゲートが形成される。そのため、第１サイドウォール導電層と、第２サイドウォール導電層との間に自然酸化膜が存在することにより生じるエッチング残りを除去することができ、所望の形状のコントロールゲートを形成することができる。
【００１０】
本発明は、下記の態様をとることができる。
【００１１】
（Ａ）本発明の半導体装置の製造方法において、前記（ｆ）の後に、前記第１サイドウォール導電層をマスクとして前記第１絶縁層の一部を除去して、第２絶縁層を形成すること、を含むことができる。
【００１２】
（Ｂ）本発明の半導体装置の製造方法において、前記（ｇ）の後に、前記第１および第２サイドウォール導電層に、等方性エッチングを行なった後、異方性エッチングを行ない、前記第１および第２サイドウォール導電層の高さを調整すること、を少なくとも１回以上行なうこと、を含むことができる。
【００１３】
（Ｃ）本発明の半導体装置の製造方法において、前記（ｆ）において、前記第１サイドウォール導電層は、その頂部が前記積層体の上面よりも低く、前記積層体を構成する前記導電層の上面よりも上に位置するように形成されることができる。
【００１４】
（Ｄ）本発明の半導体装置の製造方法において、前記（ｆ）において、前記第１サイドウォール導電層は、その頂部が前記積層体を構成する前記導電層の上面よりも下に位置することができる。
【００１５】
（Ｅ）本発明の半導体装置の製造方法において、前記第３導電層は、前記第２コントロールゲートの幅の値よりも大きな膜厚であることができる。
【００１６】
（Ｆ）本発明の半導体装置の製造方法において、前記等方性エッチングは、ケミカルドライエッチングにより行なうことができる。
【００１７】
（Ｇ）本発明の半導体装置の製造方法において、前記第１絶縁層は、第１酸化シリコン膜と、窒化シリコン膜と、第２酸化シリコン膜との積層膜であることができる。
【００１８】
【発明の実施の形態】
（デバイスの構造）
まず、本実施の形態の半導体装置の製造方法により得られる半導体装置の構造について説明する。図１は、本実施の形態にかかる半導体装置のレイアウトを示す平面図である。半導体装置は、不揮発性記憶装置を有するメモリ領域１０００を含む。
【００１９】
メモリ領域１０００には、ＭＯＮＯＳ型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および列にマトリクス状に配列されている。メモリ領域１０００には、第１のブロックＢ１と、それに隣り合う他のブロックＢ０，Ｂ２の一部とが示されている。ブロックＢ０，Ｂ２は、ブロックＢ１を反転させた構成となる。
【００２０】
ブロックＢ１とそれに隣り合うブロックＢ０，Ｂ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックにおいては、Ｘ方向（行方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線５０は、Ｘ方向に配列された複数のワードゲート１４に接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００２１】
コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、コントロールゲート２０，３０は、それぞれＹ方向に延びており、１組のコントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。また、１組のコントロールゲート２０，３０の他方の端部はともに１つの共通コンタクト部２００に接続されている。したがって、導電層４０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００２２】
単一のメモリセル１００は、１つのワードゲート１４と、コントロールゲート２０，３０と、不純物層１６，１８とを含む。コントロールゲート２０，３０は、ワードゲート１４の両側に形成されている。不純物層１６，１８は、コントロールゲート２０，３０の外側に形成されている。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００２３】
Ｙ方向に互いに隣り合う不純物層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板１０内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物層１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００２４】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００２５】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８であって、ブロックＢ１に形成された不純物層１８とブロックＢ０に形成された不純物層１８とは、共通コンタクト部２００が配置されていない側において、コンタクト用不純物層４００によって互いに電気的に接続されている。図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。また、１つのブロックに対し、複数のコンタクト用不純物層４００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。
【００２６】
次に図２を参照しながら、半導体装置の断面構造について説明する。図２は、図１のＡ−Ａ線に沿った断面図である。
【００２７】
メモリ領域１０００において、メモリセル１００は、ワードゲート１４と、不純物層１６，１８と、コントロールゲート２０、３０とを含む。ワードゲート１４は、半導体基板１０の上方にゲート絶縁層１２を介して形成されている。不純物層１６，１８は、半導体基板１０内に形成されている。各不純物層は、ソース領域またはドレイン領域となる。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００２８】
コントロールゲート２０，３０は、ワードゲート１４の両側に沿ってそれぞれ形成されている。コントロールゲート２０は、互いに接する第１コントロールゲート２０ａと、第２コントロールゲート２０ｂとからなる。第１コントロールゲート２０ａは、半導体基板１０の上方に第１絶縁層２２を介して形成され、かつ、ワードゲート１４の一方の側面に対してサイド絶縁層２６を介して形成されている。第２コントロールゲート２０ｂは、半導体基板１０の上方に第２絶縁層２４を介して形成されている。同様に、コントロールゲート３０は、第１コントロールゲート３０ａと、第２コントロールゲート３０ｂとからなる。
【００２９】
第１絶縁層２２は、ＯＮＯ膜である。具体的には、第１絶縁層２２は、半導体基板１０側からボトム酸化シリコン層（第１酸化シリコン層）２２ａ、窒化シリコン層２２ｂ、トップ酸化シリコン層（第２酸化シリコン層）２２ｃの積層膜である。
【００３０】
第２絶縁層２４は、ＮＯ膜である。具体的には、第２絶縁層２４は、半導体基板１０側からボトム酸化シリコン層（第１酸化シリコン層）２４ａ、窒化シリコン層２４ｂ、の積層膜である。
【００３１】
第１酸化シリコン層２２ａは、チャネル領域と電荷蓄積領域との間に電位障壁（ｐｏｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）を形成する。窒化シリコン層２２ｂは、キャリア（たとえば電子）をトラップする電荷蓄積領域として機能する。第２酸化シリコン層２２ｃは、コントロールゲートと電荷蓄積領域との間に電位障壁を形成する。
【００３２】
サイド絶縁層２６は、ＯＮＯ膜である。具体的には、サイド絶縁層２６は、ワードゲート１４側から第１酸化シリコン層２６ａ、窒化シリコン層２６ｂ、第２酸化シリコン層２６ｃの積層膜である。サイド絶縁層２６は、ワードゲート１４と、コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、サイド絶縁層２６において、少なくとも第１酸化シリコン層２６ａの上端は、ワードゲート１４とコントロールゲート２０，３０とのショートを防ぐために、コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置している。
【００３３】
サイド絶縁層２６と第１絶縁層２２とは、それぞれの層構造は等しくなる。
【００３４】
コントロールゲート２０、３０は、その表面をサイドウォール絶縁層１５２に覆われている。
【００３５】
そして、隣り合うメモリセル１００において、隣り合うコントロールゲート２０とコントロールゲート３０との間には、埋め込み絶縁層７０が形成される。この埋め込み絶縁層７０は、少なくともコントロールゲート２０，３０が露出しないようにこれらを覆っている。さらに、埋め込み絶縁層７０の上面は、ワードゲート１４の上面より半導体基板１０に対して上方に位置している。埋め込み絶縁層７０をこのように形成することで、コントロールゲート２０，３０と、ワードゲート１４およびワード線５０との電気的分離をより確実に行うことができる。
【００３６】
ワードゲート１４の上には、図２に示すように、ワード線５０が形成される。
【００３７】
本実施の形態の製造方法により得られる半導体装置は、コントロールゲート２０、３０が、異なる膜厚の絶縁層の上に形成された第１コントロールゲート２０ａ、３０ａと、第２コントロールゲート２０ｂ、３０ｂとからなる。そのため、コントロールゲート２０、３０の下方の基板表面の電位も二段階に変動し、電界強度はワードゲート１４とコントロールゲート２０、３０の境界、第１コントロールゲート２０ａ、３０ａと第２コントロールゲート２０ｂ、３０ｂとの境界、不純物領域の端部の三箇所でピークを有することとなる。このことは、メモリセル１００へのデータの書き込み／消去の動作に関して以下のような利点がある。
【００３８】
まず、データの書き込みについて説明する。データの書き込みの際は、不純物領域１６から移動してきた電子は、ワードゲート１４と、コントロールゲート３０との境界でエネルギーを与えられ、第１コントロールゲート３０ａと、第２コントロールゲート３０ｂとの境界領域で再びエネルギーを与えられてホットエレクトロンとなり、段差部近傍の第１絶縁層２２に注入・トラップされることとなる。
【００３９】
本実施の形態の半導体装置において、電子の注入位置は第１コントロールゲート３０ａと、第２コントロールゲート３０ｂの境界部を中心に分布することになる。しかし、第２コントロールゲート３０ｂの下方には、ＮＯ膜からなる第２絶縁層２４があるため、電荷はコントロールゲート３０へ抜けてしまう。結果として第１コントロールゲート３０ａ側にトラップされた電子が残ることになる。
【００４０】
次に、データを消去する動作について図２３を参照しながら説明する。図２３は電子のポテンシャルエネルギーを縦軸、実空間座標を横軸としたバンド図であり、不純物層１８の端部、すなわちｐｎ接合部分の状態を示している。
【００４１】
まず、不純物層１８に高い正の電圧を印加し、コントロールゲート３０に負の電圧を印加する。その結果、ｎ型領域である不純物層１８において、電子のポテンシャルエネルギーが小さくなる（図２３において、ｎ型領域の電子のポテンシャルエネルギーが矢印方向にシフトする）。そして、高濃度のｐｎ接合では、空乏層の厚みは数ｎｍと非常に小さいため、ｐ型価電子帯にある電子はｎ型伝導帯中へトンネル効果により移動することが可能となる。つまり、電子の移動に伴い、ｐ型領域である不純物層１８の端部近傍には正孔が発生することになる。すなわち、不純物層の端部近傍にはホール蓄積層が形成されることを意味する。
【００４２】
ここで、コントロールゲート３０において、第２絶縁層２４の上方に形成されている第２コントロールゲート３０ｂと、第１絶縁層２２の上方に形成されている第１コントロールゲート３０ａと、基板表面との電界に着目する。第２絶縁層２４においては、ホール蓄積層が形成されているため、キャリアの伝導度は高い。従って横方向（ゲート長方向）の電界は相対的に小さい。また第２絶縁層２４は、第１絶縁層２２と比して膜厚が薄いために、垂直方向の電界は相対的に大きい。従って、不純物層１８の端部近傍で発生した正孔は、第２絶縁層２４の領域では第２絶縁層２４に飛び込むことができない。
【００４３】
一方、第１絶縁層２２の領域では、横方向の電界は相対的に大きく、垂直方向の電界は相対的に小さい。したがって、不純物層１８の端部近傍で発生した正孔は、第２絶縁層２４の領域と第１絶縁層２２の領域との境界部で大きなエネルギーを持つこととなり、電荷蓄積膜中に飛び込むことになる。すなわち、電荷蓄積膜の厚みが異なる領域に近いところで正孔の注入が行なわれ、消去はこの位置で行なわれることになる。
【００４４】
このようにして、書き込み時に電子が注入される位置と消去時に正孔が注入される位置とを一致させることができる。その結果、書き込み／消去サイクルを繰り返しても劣化しない不揮発性記憶装置を実現することができる。
【００４５】
［第１の実施の形態］
（半導体装置の製造方法）
次に、図３〜図１５を参照しながら、第１の実施の形態にかかる半導体装置の製造方法について説明する。各断面図は、図１のＡ−Ａ線に沿った部分に対応する。図３〜図１５において、図１，図２で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００４６】
（１）まず、図３に示すように、半導体基板１０の表面に、トレンチアイソレーション法によって素子分離領域３００（図１参照）を形成する。次いで、チャネルドープとしてＰ型不純物をイオン注入する。次いで、イオン注入によって、コンタクト用Ｎ型不純物層４００（図１参照）を半導体基板１０内に形成する。
【００４７】
次いで、半導体基板１０の表面に、ゲート絶縁層となる絶縁層１２０を形成する。次いで、ワードゲート１４になるゲート層（第１導電層）１４０を絶縁層１２０上に堆積する。ゲート層１４０はドープトポリシリコンからなる。次いで、後のＣＭＰ工程におけるストッパ層Ｓ１００をゲート層１４０上に形成する。ストッパ層Ｓ１００は、窒化シリコン層からなる。
【００４８】
（２）次いで、レジスト層（図示しない）を形成する。次いで、このレジスト層をマスクとしてストッパ層Ｓ１００をパターニングする。その後、パターニングされたストッパ層をマスクとして、ゲート層１４０をエッチングする。図４に示すように、ゲート層１４０がパターニングされゲート層（ワードゲート）１４０ａとなる。
【００４９】
パターニング後の様子を平面的に示したのが図５である。このパターニングによって、メモリ領域１０００内のゲート層１４０ａおよびストッパ層Ｓ１００の積層体には、開口部１６０，１８０が設けられる。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿ってサイド絶縁層とコントロールゲートとが形成される。
【００５０】
（３）次いで、希フッ酸を用いて半導体基板１０の表面を洗浄する。これにより、露出していた絶縁層１２０が除去される。次に、図６に示すように、第１酸化シリコン層２２０ａを熱酸化法により成膜する。第１酸化シリコン層２２０ａは、半導体基板１０とゲート層１４０ａとの露出面に形成される。なお、第１酸化シリコン層２２０ａの形成にＣＶＤ法を用いてもよい。
【００５１】
次に、第１酸化シリコン層２２０ａに対しアニール処理を施す。このアニール処理は、ＮＨ３ガスを含む雰囲気で行なわれる。この前処理により、第１酸化シリコン層２２０ａ上に窒化シリコン層２２０ｂを均一に堆積し易くなる。その後、窒化シリコン層２２０ｂを、ＣＶＤ法によって成膜することができる。
【００５２】
次に、第２酸化シリコン層２２０ｃを、ＣＶＤ法、具体的には高温酸化法（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）で形成する。第２酸化シリコン層２２０ｃは、ＩＳＳＧ（Ｉｎ‐ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）処理を用いて成膜することもできる。ＩＳＳＧ処理によって成膜された膜は緻密である。ＩＳＳＧ処理によって成膜した場合、後述するＯＮＯ膜を緻密化するためのアニール処理を省略することができる。
【００５３】
なお、上記工程において、窒化シリコン層２２０ｂと第２酸化シリコン層２２０ｃとを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均質なＯＮＯ膜を形成することができるため、安定した電気特性を有するメモリセル１００が得られる。
【００５４】
本実施の形態においては、ＯＮＯ膜２２０は、後のパターニングによって、第１絶縁層２２、第２絶縁層２４、およびサイド絶縁層２６となる（図２参照）。
【００５５】
（４）図７に示すように、ドープトポリシリコン層（第２導電層）２３０を、第２酸化シリコン層２２０ｃ上に形成する。ドープトポリシリコン層２３０は、後にエッチングされて、第１コントロールゲート２０ａ，３０ａを構成する導電層４０（図１参照）となる。
【００５６】
（５）次いで、図８に示すように、ドープトポリシリコン層２３０を全面的に異方性エッチングする。これにより、メモリ領域１０００の開口部１６０，１８０（図５参照）の側面に沿って、サイドウォール状の導電層（第１サイドウォール導電層）２３２ａが形成される。サイドウォール状の導電層２３２ａは、後の工程でエッチングされ第１コントロールゲート２０ａ、３０ａとなる。
【００５７】
（６）ついで、図９に示すように、サイドウォール状の導電層２３２ａをマスクとして、ＯＮＯ膜２２０の一部を除去する。たとえば、第２酸化シリコン膜２２０ｃをエッチングすることができ、このエッチングは、希フッ酸によるウェットエッチングにより行なうことができる。これにより、第１コントロールゲート２０ａ、３０ａの下方にＯＮＯ膜からなる第１絶縁層２２が残存することとなる。
【００５８】
（７）ついで、図１０に示すように、ドープトポリシリコン層２４０を全面的に形成する。その後、ドープトポリシリコン層２４０を全面的に異方性エッチングする。これにより、図１１に示すように、サイドウォール状の導電層２３２ａの高さを低くし、サイドウォール状の導電層２３２ｂを形成するとともに、サイドウォール状の導電層２３２ｂの側方にサイドウォール状の導電層（第２サイドウォール導電層）２４２が形成される。サイドウォール状の導電層２４２は、半導体基板１０に対して第２絶縁層２４を介して形成されている。サイドウォール状の導電層２４２は、後の工程のエッチングにより、第２コントロールゲート２０ｂ、３０ｂとなる。このエッチングでは、サイドウォール状の導電層２３２ｂは、第１コントロールゲート２０ａ、３０ａの所望の高さより高い位置になるように、かつ、サイドウォール状の導電層２４２は、第２コントロールゲート２０ｂ、３０ｂの所望の高さより高い位置になるようにエッチングを行なう。
【００５９】
このエッチングでは、選択比（シリコンのエッチングレート／酸化シリコンのエッチングレート）が３００という条件でエッチングが行なわれる。そのため、図１１に示すように、サイドウォール状の導電層２３２ｂと、サイドウォール状の導電層２４２との間や、サイドウォール状の導電層２４２の表面に、自然酸化膜のエッチング残り（以下「フェンス」ということもある）が生じることがある。
【００６０】
次に、サイドウォール状の導電層２３２ｂ、２４２に等方性のエッチングを施す。これにより、図１２に示すように、サイドウォール状の導電層２３２ｂ、２４２の表面をなだらかな面とすることができる。この等方性エッチングは、たとえば、ケミカルドライエッチングにより行なうことができる。ケミカルドライエッチングは、プラズマを発生させるプラズマ発生室と、エッチング処理室が異なるエッチング装置で行なわれるエッチングである。このケミカルドライエッチングを行なうと、被処理物へのダメージが少なく、均一なエッチングを行なうことができる。
【００６１】
次に、再び、異方性エッチングを行なうことにより、サイドウォール状の導電層２３２ｂ、２４２が所定の高さになるようにエッチングを行なう。これにより、図１３に示すように、サイドウォール状の導電層２３２ｂは、第１コントロールゲート２０ａ、３０ａに、サイドウォール状の導電層２４２は、第２コントロールゲート２０ｂ、３０ｂとなる。ついで、等方性エッチング行ない、コントロールゲート２０、３０の表面をなだらかな面にする。等方性エッチングは、ケミカルドライエッチングにより行なうことができる。異方性エッチングと、等方性エッチングとは必要に応じて複数回行なうことができる。
【００６２】
（８）次に、メモリ領域１０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層（図示しない）を全面的に形成する。次いで、この絶縁層を異方性エッチングすることにより、図１４に示すように、コントロールゲート２０，３０を覆うようにサイドウォール絶縁層１５２が形成される。
さらに、このエッチングによって、後の工程でシリサイド層が形成される領域に堆積された絶縁層は除去され、半導体基板１０が露出する。
【００６３】
次いで、図１４に示すように、Ｎ型不純物をイオン注入することにより、半導体基板１０内に、不純物層１６，１８を形成する。
【００６４】
次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタンやコバルトである。その後、半導体基板１０の上に形成された金属をシリサイド化反応させることにより、半導体基板の露出面にシリサイド層９２を形成させる。次いで、メモリ領域１０００において、酸化シリコンまたは窒化酸化シリコンなどの第３絶縁層２７０を全面的に形成する。第３絶縁層２７０は、ストッパ層Ｓ１００を覆うように形成される。
【００６５】
（９）図１５に示すように、第３絶縁層２７０をＣＭＰ法により、ストッパ層Ｓ１００が露出するまで研磨し、第３絶縁層２７０を平坦化する。この研磨によって、対向するコントロールゲート２０，３０の間に埋め込み絶縁層７０が残存される。
【００６６】
（１０）ストッパ層Ｓ１００を熱りん酸で除去する。この結果、少なくともゲート層１４０ａの上面が露出し、図１６に示すように、第３絶縁層２７０に開口部１７０が形成される。すなわち、この開口部１７０はストッパ層Ｓ１００が除去されることにより形成された領域であり、ゲート層１４０ａの上に位置する領域である。
【００６７】
（１１）その後、全面的にドープトポリシリコン層（図示せず）を堆積させる。次いで、前記ドープトポリシリコン層上にパターニングされたレジスト層（図示せず）を形成する。レジスト層をマスクとして、前記ドープトポリシリコン層をパターニングすることにより、ワード線５０が形成される。
【００６８】
引き続き、レジスト層をマスクとして、ゲート層１４０ａのエッチングが行われる。このエッチングにより、ワード線５０が上方に形成されないゲート層１４０ａが除去される。その結果、アレイ状に配列したワードゲート１４を形成することができる。ゲート層１４０ａの除去領域は、後に形成されるＰ型不純物層（素子分離用不純物層）１５の領域と対応する（図１参照）。
【００６９】
なお、このエッチング工程では、第１，第２のコントロールゲート２０、３０は、埋め込み絶縁層７０で覆われているために、エッチングされずに残る。
【００７０】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４の相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図１参照）が形成される。このＰ型不純物層１５によって、不揮発性半導体記憶装置１００相互の素子分離がより確実に行われる。
【００７１】
以上の工程により、図１、図２に示す半導体装置を製造することができる。
【００７２】
第１の実施の形態の製造方法による利点は以下の通りである。
【００７３】
本実施の形態の製造方法では、異方性ドライエッチングによりサイドウォール状の導電層２３２ｂおよび２４２を形成した後に、等方性エッチングにより自然酸化膜のエッチング残りを除去し、なだらかな形状を形成する。そして、再び異方性エッチングおよび等方性エッチングを行ない、所望の高さのコントロールゲートを形成し、さらに、等方性エッチングによりなだらかな形状を形成し、第１コントロールゲート２０ａ、３０ａおよび第２コントロールゲート２０ｂ、３０ｂが形成される。つまり、異方性エッチングと等方性エッチングとを繰り返し行なうことでコントロールゲート２０、３０が形成される。異方性エッチングでは、シリコンのエッチングレート／酸化シリコン膜のエッチングレートの比が大きいため、サイドウォール状の導電層２３２ｂと、サイドウォール状の導電層２４２との間に自然酸化膜がある場合、自然酸化膜のエッチング残りを生じ、コントロールゲートを良好に形成できないことがある。しかし、本実施の形態の製造方法は、異方性エッチングと、等方性エッチングを組み合わせて行なうことにより、そのような問題を防止することができる。その結果、コントロールゲート２０、３０の高さの調整が容易となり、所望の形状のコントロールゲート２０、３０を形成することができる。
【００７４】
コントロールゲート２０、３０は、２段階の工程に分けて形成される。具体的には、第１コントロールゲート２０ａ、３０ａを形成し、ついで、ＯＮＯ膜２２０のうち、第２酸化シリコン膜２２０ｃを除去し、その後、第２コントロールゲート２０ｂ、３０ｂが形成される。そのため、コントロールゲート２０、３０を膜厚の異なる絶縁層の上に形成することができる。その結果、コントロールゲート２０、３０と基板表面との電界強度が不均一となる半導体装置を製造することができる
［第２の実施の形態］
次に、第２の実施の形態の半導体装置の製造方法について図１７、１８を参照しながら説明する。なお、以下の説明では、第１の実施の形態と同様の工程については、第１の実施の形態と共通の図面を用いて説明する。
【００７５】
（１）〜（４）までは、第１の実施の形態と同様に行なう。
【００７６】
（５）次いで、ドープトポリシリコン層２３０を全面的に異方性エッチングする。これにより、図１７に示めすように、メモリ領域１０００の開口部１６０，１８０（図５参照）の側面に沿って、サイドウォール状の導電層２３２ａが形成される。サイドウォール状の導電層２３２ａは、後の工程でエッチングされ第１コントロールゲート２０ａ、３０ａとなる。このとき、サイドウォール状の導電層２３２ａは、その頂部の位置がゲート層１４０ａとストッパ層Ｓ１００とからなる積層体の上面より下で、ゲート層１４０ａの上面より上に位置することが好ましい。サイドウォール導電層２３２ａの頂部が、ゲート層１４０ａの上面より下の位置にある場合、後述するサイドウォール状の導電層２４２を良好に形成できないことがある。
【００７７】
（６）ついで、図９に示すように、サイドウォール状の導電層２３２ａをマスクとして、ＯＮＯ膜２２０の一部を除去する。たとえば、第２酸化シリコン膜２２０ｃをエッチングすることができ、このエッチングは、希フッ酸によるウェットエッチングにより行なうことができる。これにより、第１コントロールゲート２０ａ、３０ａの下方にＯＮＯ膜からなる第１絶縁層２２が残存することとなる。
【００７８】
（７）ついで、図１０に示すように、ドープトポリシリコン層２４０を全面的に形成する。その後、ドープトポリシリコン層２４０を全面的に異方性エッチングする。これにより、図１８に示すように、サイドウォール状の導電層２３２ａの高さを低くし、サイドウォール導電層２３２ｂを形成すると共に、第１コントロールゲート２０ａ、３０ａの側方に、サイドウォール状の導電層２４２が形成される。この異方性エッチングは、第１の実施の形態と同様に、シリコンのエッチングレート／酸化シリコン膜のエッチングレートの比が大きい条件で行なわれるため、図１８に示すように、サイドウォール状の導電層２３２ｂと、サイドウォール状の導電層２４２との境界に、フェンスが生じることがある。
【００７９】
次に、サイドウォール導電層２３２ｂと、サイドウォール状の導電層２４２とに等方性のエッチングを施す。これにより、図１３に示すように、第１コントロールゲート２０ａ、３０ａと、第２コントロールゲート２０ｂ、３０ｂとが形成される。この等方性エッチングでは、サイドウォール導電層２３２ｂと、サイドウォール状の導電層２４２との間に自然酸化膜があることによる生じるエッチング残りを除去しなだらかな面を形成することができる。この等方性エッチングは、たとえば、ケミカルドライエッチングにより行なうことができる。
【００８０】
ついで、（８）〜（１１）を第１の実施の形態と同様に行ない、本実施の形態の半導体装置の製造方法による半導体装置を製造することができる。
【００８１】
第２の実施の形態の半導体装置の製造方法の利点は、以下の通りである。
【００８２】
本実施の形態では、（５）において、サイドウォール状の導電層２３２ａは、その頂部の位置がストッパ層Ｓ１００の上面よりは低い位置に形成される。よって、第１コントロールゲート２０ａ、３０ａと第２コントロールゲート２０ｂ、３０ｂを形成する際に生じるフェンスの位置を低くすることができる。そのため、コントロールゲート２０、３０を所望の高さに形成することができる。その結果、コントロールゲート２０、３０と、ワードゲート１４とが接触しショートするということを防ぐことができる。
【００８３】
［第３の実施の形態］
次に、第３の実施の形態の半導体装置の製造方法について図１９〜２１を参照しながら説明する。なお、以下の説明では、第１の実施の形態と同様に行なう工程については共通の図面を用いて説明する。
【００８４】
（１）〜（４）までは、第１の実施の形態と同様に行なう。
【００８５】
（５）次いで、ドープトポリシリコン層２３０を全面的に異方性エッチングする。これにより、図１９に示すように、メモリ領域１０００の開口部１６０，１８０（図５参照）の側面に沿って、サイドウォール状の導電層２３２ａが形成される。サイドウォ−ル状の導電層２３２ａは、その頂部の位置がゲート層１４０ａの上面よりも低い位置であることが好ましい。サイドウォール状の導電層２３２は、後の工程でエッチングされ第１コントロールゲート２０ａ、３０ａとなる。
【００８６】
（６）ついで、図９に示すように、サイドウォール状の導電層２３２ａをマスクとして、ＯＮＯ膜２２０の一部を除去する。たとえば、第２酸化シリコン膜２２０ｃをエッチングすることができ、このエッチングは、希フッ酸によるウェットエッチングにより行なうことができる。これにより、第１コントロールゲート２０ａ、３０ａの下方にＯＮＯ膜からなる第１絶縁層２２が残存することとなる。
【００８７】
（７）ついで、図２０に示すように、ドープトポリシリコン層２４０を全面的に形成する。このとき、ドープトポリシリコン層２４０は、第２コントロールゲート２０ｂ、３０ｂの幅の値よりも大きな膜厚であることが好ましい。これは、後述する等方性エッチングの際に、サイドウォール状の導電層２４２が良好に形成されるために十分な膜厚を有するためである。
【００８８】
次に、ドープトポリシリコン層を全面的に異方性エッチングする。これにより、図２１に示すように、サイドウォール状の導電層２３２ａの高さを低くし、サイドウォール状の導電層２３２ｂが形成され、サイドウォール状の導電層２３２ｂの側方に、サイドウォール状の導電層２４２が形成される。サイドウォール状の導電層２４２は、後の工程で第２コントロールゲート２０ｂ、３０ｂとなる。
【００８９】
この異方性エッチングは、第１の実施の形態と同様に、シリコンのエッチングレート／酸化シリコン膜のエッチングレートの比が大きい条件で行なわれるため、図１８に示すように、サイドウォール状の導電層２３２ｂと、サイドウォール状の導電層２４２との境界に、フェンスが生じることがある。
【００９０】
次に、図１３に示すように、等方性エッチングにより、サイドウォール状の導電層２３２ｂの高さを低くし、第１コントロールゲート２０ａ、３０ａを形成すると共に、サイドウォール状の導電層２４２の高さを低くし、幅を狭くすることにより第２コントロールゲート２０ｂ、３０ｂを形成することができる。
【００９１】
ついで、（８）〜（１１）を第１の実施の形態と同様に行ない、本実施の形態の半導体装置の製造方法による半導体装置を製造することができる。
【００９２】
第３の実施の形態にかかる半導体の製造方法の利点は以下の通りである。
【００９３】
本実施の形態では、サイドウォール導電層２３２ａは、ゲート層１４０ａの上面よりも低い位置に形成される。また、第２コントロールゲート２０ｂ、３０ｂのためのドープトポリシリコン層は、第２コントロールゲート２０ｂ、３０ｂの所望の幅の値よりも大きい膜厚で形成されている。そのため、フェンスの位置を低くすることができるともに、等方性エッチングを十分に行なうことができる。その結果、良好にコントロールゲート２０、３０を良好に形成することができる。
【００９４】
以上、本発明の実施の形態について述べたが、本発明は、これに限定されず、本発明の要旨の範囲内で種々の態様をとることができる。たとえば、上述の実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。なお、上述の実施の形態では、これらを「半導体層」と称することとする。
【図面の簡単な説明】
【図１】半導体装置のメモリ領域のレイアウトを模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図３】第１の実施の形態の製造方法の一工程を示す断面図である。
【図４】第１の実施の形態の製造方法の一工程を示す断面図である。
【図５】第１の実施の形態の製造方法の一工程を示す断面図である。
【図６】図５に示す半導体装置の製造方法の一工程を示す平面図である。
【図７】第１の実施の形態の製造方法の一工程を示す断面図である。
【図８】第１の実施の形態の製造方法の一工程を示す断面図である。
【図９】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１０】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１１】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１２】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１３】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１４】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１５】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１６】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１７】第２の実施の形態の製造方法の一工程を示す断面図である。
【図１８】第２の実施の形態の製造方法の一工程を示す断面図である。
【図１９】第３の実施の形態の製造方法の一工程を示す断面図である。
【図２０】第３の実施の形態の製造方法の一工程を示す断面図である。
【図２１】第３の実施の形態の製造方法の一工程を示す断面図である。
【図２２】公知のＭＯＮＯＳ型メモリセルを示す断面図である。
【図２３】本発明の半導体装置の消去動作を説明する図である。
【符号の説明】
１０ 半導体基板、 １２ 第１ゲート絶縁層、 １４ ワードゲート、 １６，１８ 不純物層、 ２０，３０ コントロールゲート、 ２０ａ，３０ａ 第１コントロールゲート、 ２０ｂ，３０ｂ 第２コントロールゲート、 ２２ 第１絶縁層、 ２４ 第２絶縁層、 ２６ サイド絶縁層、 ５０ ワード線、６０ ビット線、 ７０ 埋込み絶縁層、 ７２ 層間絶縁層、 ８０ 配線層、 １００ 不揮発性記憶装置（メモリセル）、 １２０ 絶縁層、 １４０ａ ゲート層、 １６０，１８０ 開口部、 ２００ 共通コンタクト部、２２０ ＯＮＯ膜、 ２３２ａ、２３２ｂ、２４２ サイドウォール状の導電層、 ３００ 素子分離領域、 ４００ コンタクト用不純物層、 Ｓ１００ ストッパ層、 １０００ メモリ領域
【発明の属する技術分野】
本発明は、メモリ領域を含む半導体装置の製造方法に関し、特に、メモリ領域に形成される不揮発性記憶装置が１つのワードゲートに対して２つの電荷蓄積領域を有する半導体装置の製造方法に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層体からなり、前記窒化シリコン層に電荷がトラップされるＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型もしくはＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型と呼ばれるタイプがある。
【０００３】
ＭＯＮＯＳ型の不揮発性半導体記憶装置として、図２２に示すデバイスが知られている。（非特許文献１参照）
【０００４】
このＭＯＮＯＳ型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両側には、それぞれサイドウォール状の第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層２４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのＭＯＮＯＳ型メモリ素子を有する。また、これらの２つのＭＯＮＯＳ型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【非特許文献１】
Ｙ．Ｈａｙａｓｈｉ，ｅｔ ａｌ ，２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ．１２２−ｐ．１２３
【０００６】
【発明が解決しようとする課題】
本発明の目的は、２つの電荷蓄積領域を有するＭＯＮＯＳ型の不揮発性記憶装置を含む半導体装置であって、特に、データの書き込み／消去の際の劣化に対する耐性を有する半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、不揮発性記憶装置が複数の行および列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含む、半導体装置の製造方法であって、以下の工程を含む。
【０００８】
（ａ）半導体層の上方に、ゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方に、第１導電層を形成し、
（ｃ）前記第１導電層の上方に、ストッパ層を形成し、
（ｄ）前記ストッパ層と前記第１導電層とをパターニングし、該ストッパ層と該第１導電層とからなる積層体を形成し、
（ｅ）前記メモリ領域の全面に、第１絶縁層を形成し、
（ｆ）前記第１絶縁層の上方に、第２導電層を形成し、該第２導電層を異方性エッチングすることにより、前記第１導電層の両側面に、前記半導体層に対して、前記第１絶縁層を介して第１サイドウォール導電層を形成し、
（ｇ）前記メモリ領域の全面に第３導電層を形成し、該第３導電層を異方性エッチングすることにより、前記第１サイドウォール導電層の側面に、前記半導体層に対して、第２絶縁層を介して第２サイドウォール導電層を形成し、
（ｈ）前記第１および第２サイドウォール導電層に等方性エッチングを行ない、第１および第２コントロールゲートを形成し、
（ｉ）ソース領域またはドレイン領域となる不純物層を前記半導体層内に形成し、
（ｊ）前記メモリ領域の全面に第３絶縁層を形成した後、前記ストッパ層が露出するように、該第３絶縁層を除去し、
（ｋ）前記ストッパ層を除去した後、第４導電層を形成し、該第４導電層をパターニングして、ワードラインを形成すること。
【０００９】
本発明の半導体装置の製造方法によれば、（ｆ）および（ｇ）において異方性エッチングにより第１および第２サイドウォール導電層が形成され、ついで等方性エッチングを行ない第１および第２コントロールゲートが形成される。そのため、第１サイドウォール導電層と、第２サイドウォール導電層との間に自然酸化膜が存在することにより生じるエッチング残りを除去することができ、所望の形状のコントロールゲートを形成することができる。
【００１０】
本発明は、下記の態様をとることができる。
【００１１】
（Ａ）本発明の半導体装置の製造方法において、前記（ｆ）の後に、前記第１サイドウォール導電層をマスクとして前記第１絶縁層の一部を除去して、第２絶縁層を形成すること、を含むことができる。
【００１２】
（Ｂ）本発明の半導体装置の製造方法において、前記（ｇ）の後に、前記第１および第２サイドウォール導電層に、等方性エッチングを行なった後、異方性エッチングを行ない、前記第１および第２サイドウォール導電層の高さを調整すること、を少なくとも１回以上行なうこと、を含むことができる。
【００１３】
（Ｃ）本発明の半導体装置の製造方法において、前記（ｆ）において、前記第１サイドウォール導電層は、その頂部が前記積層体の上面よりも低く、前記積層体を構成する前記導電層の上面よりも上に位置するように形成されることができる。
【００１４】
（Ｄ）本発明の半導体装置の製造方法において、前記（ｆ）において、前記第１サイドウォール導電層は、その頂部が前記積層体を構成する前記導電層の上面よりも下に位置することができる。
【００１５】
（Ｅ）本発明の半導体装置の製造方法において、前記第３導電層は、前記第２コントロールゲートの幅の値よりも大きな膜厚であることができる。
【００１６】
（Ｆ）本発明の半導体装置の製造方法において、前記等方性エッチングは、ケミカルドライエッチングにより行なうことができる。
【００１７】
（Ｇ）本発明の半導体装置の製造方法において、前記第１絶縁層は、第１酸化シリコン膜と、窒化シリコン膜と、第２酸化シリコン膜との積層膜であることができる。
【００１８】
【発明の実施の形態】
（デバイスの構造）
まず、本実施の形態の半導体装置の製造方法により得られる半導体装置の構造について説明する。図１は、本実施の形態にかかる半導体装置のレイアウトを示す平面図である。半導体装置は、不揮発性記憶装置を有するメモリ領域１０００を含む。
【００１９】
メモリ領域１０００には、ＭＯＮＯＳ型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および列にマトリクス状に配列されている。メモリ領域１０００には、第１のブロックＢ１と、それに隣り合う他のブロックＢ０，Ｂ２の一部とが示されている。ブロックＢ０，Ｂ２は、ブロックＢ１を反転させた構成となる。
【００２０】
ブロックＢ１とそれに隣り合うブロックＢ０，Ｂ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックにおいては、Ｘ方向（行方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線５０は、Ｘ方向に配列された複数のワードゲート１４に接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００２１】
コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、コントロールゲート２０，３０は、それぞれＹ方向に延びており、１組のコントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。また、１組のコントロールゲート２０，３０の他方の端部はともに１つの共通コンタクト部２００に接続されている。したがって、導電層４０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００２２】
単一のメモリセル１００は、１つのワードゲート１４と、コントロールゲート２０，３０と、不純物層１６，１８とを含む。コントロールゲート２０，３０は、ワードゲート１４の両側に形成されている。不純物層１６，１８は、コントロールゲート２０，３０の外側に形成されている。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００２３】
Ｙ方向に互いに隣り合う不純物層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板１０内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物層１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００２４】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００２５】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８であって、ブロックＢ１に形成された不純物層１８とブロックＢ０に形成された不純物層１８とは、共通コンタクト部２００が配置されていない側において、コンタクト用不純物層４００によって互いに電気的に接続されている。図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。また、１つのブロックに対し、複数のコンタクト用不純物層４００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。
【００２６】
次に図２を参照しながら、半導体装置の断面構造について説明する。図２は、図１のＡ−Ａ線に沿った断面図である。
【００２７】
メモリ領域１０００において、メモリセル１００は、ワードゲート１４と、不純物層１６，１８と、コントロールゲート２０、３０とを含む。ワードゲート１４は、半導体基板１０の上方にゲート絶縁層１２を介して形成されている。不純物層１６，１８は、半導体基板１０内に形成されている。各不純物層は、ソース領域またはドレイン領域となる。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００２８】
コントロールゲート２０，３０は、ワードゲート１４の両側に沿ってそれぞれ形成されている。コントロールゲート２０は、互いに接する第１コントロールゲート２０ａと、第２コントロールゲート２０ｂとからなる。第１コントロールゲート２０ａは、半導体基板１０の上方に第１絶縁層２２を介して形成され、かつ、ワードゲート１４の一方の側面に対してサイド絶縁層２６を介して形成されている。第２コントロールゲート２０ｂは、半導体基板１０の上方に第２絶縁層２４を介して形成されている。同様に、コントロールゲート３０は、第１コントロールゲート３０ａと、第２コントロールゲート３０ｂとからなる。
【００２９】
第１絶縁層２２は、ＯＮＯ膜である。具体的には、第１絶縁層２２は、半導体基板１０側からボトム酸化シリコン層（第１酸化シリコン層）２２ａ、窒化シリコン層２２ｂ、トップ酸化シリコン層（第２酸化シリコン層）２２ｃの積層膜である。
【００３０】
第２絶縁層２４は、ＮＯ膜である。具体的には、第２絶縁層２４は、半導体基板１０側からボトム酸化シリコン層（第１酸化シリコン層）２４ａ、窒化シリコン層２４ｂ、の積層膜である。
【００３１】
第１酸化シリコン層２２ａは、チャネル領域と電荷蓄積領域との間に電位障壁（ｐｏｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）を形成する。窒化シリコン層２２ｂは、キャリア（たとえば電子）をトラップする電荷蓄積領域として機能する。第２酸化シリコン層２２ｃは、コントロールゲートと電荷蓄積領域との間に電位障壁を形成する。
【００３２】
サイド絶縁層２６は、ＯＮＯ膜である。具体的には、サイド絶縁層２６は、ワードゲート１４側から第１酸化シリコン層２６ａ、窒化シリコン層２６ｂ、第２酸化シリコン層２６ｃの積層膜である。サイド絶縁層２６は、ワードゲート１４と、コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、サイド絶縁層２６において、少なくとも第１酸化シリコン層２６ａの上端は、ワードゲート１４とコントロールゲート２０，３０とのショートを防ぐために、コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置している。
【００３３】
サイド絶縁層２６と第１絶縁層２２とは、それぞれの層構造は等しくなる。
【００３４】
コントロールゲート２０、３０は、その表面をサイドウォール絶縁層１５２に覆われている。
【００３５】
そして、隣り合うメモリセル１００において、隣り合うコントロールゲート２０とコントロールゲート３０との間には、埋め込み絶縁層７０が形成される。この埋め込み絶縁層７０は、少なくともコントロールゲート２０，３０が露出しないようにこれらを覆っている。さらに、埋め込み絶縁層７０の上面は、ワードゲート１４の上面より半導体基板１０に対して上方に位置している。埋め込み絶縁層７０をこのように形成することで、コントロールゲート２０，３０と、ワードゲート１４およびワード線５０との電気的分離をより確実に行うことができる。
【００３６】
ワードゲート１４の上には、図２に示すように、ワード線５０が形成される。
【００３７】
本実施の形態の製造方法により得られる半導体装置は、コントロールゲート２０、３０が、異なる膜厚の絶縁層の上に形成された第１コントロールゲート２０ａ、３０ａと、第２コントロールゲート２０ｂ、３０ｂとからなる。そのため、コントロールゲート２０、３０の下方の基板表面の電位も二段階に変動し、電界強度はワードゲート１４とコントロールゲート２０、３０の境界、第１コントロールゲート２０ａ、３０ａと第２コントロールゲート２０ｂ、３０ｂとの境界、不純物領域の端部の三箇所でピークを有することとなる。このことは、メモリセル１００へのデータの書き込み／消去の動作に関して以下のような利点がある。
【００３８】
まず、データの書き込みについて説明する。データの書き込みの際は、不純物領域１６から移動してきた電子は、ワードゲート１４と、コントロールゲート３０との境界でエネルギーを与えられ、第１コントロールゲート３０ａと、第２コントロールゲート３０ｂとの境界領域で再びエネルギーを与えられてホットエレクトロンとなり、段差部近傍の第１絶縁層２２に注入・トラップされることとなる。
【００３９】
本実施の形態の半導体装置において、電子の注入位置は第１コントロールゲート３０ａと、第２コントロールゲート３０ｂの境界部を中心に分布することになる。しかし、第２コントロールゲート３０ｂの下方には、ＮＯ膜からなる第２絶縁層２４があるため、電荷はコントロールゲート３０へ抜けてしまう。結果として第１コントロールゲート３０ａ側にトラップされた電子が残ることになる。
【００４０】
次に、データを消去する動作について図２３を参照しながら説明する。図２３は電子のポテンシャルエネルギーを縦軸、実空間座標を横軸としたバンド図であり、不純物層１８の端部、すなわちｐｎ接合部分の状態を示している。
【００４１】
まず、不純物層１８に高い正の電圧を印加し、コントロールゲート３０に負の電圧を印加する。その結果、ｎ型領域である不純物層１８において、電子のポテンシャルエネルギーが小さくなる（図２３において、ｎ型領域の電子のポテンシャルエネルギーが矢印方向にシフトする）。そして、高濃度のｐｎ接合では、空乏層の厚みは数ｎｍと非常に小さいため、ｐ型価電子帯にある電子はｎ型伝導帯中へトンネル効果により移動することが可能となる。つまり、電子の移動に伴い、ｐ型領域である不純物層１８の端部近傍には正孔が発生することになる。すなわち、不純物層の端部近傍にはホール蓄積層が形成されることを意味する。
【００４２】
ここで、コントロールゲート３０において、第２絶縁層２４の上方に形成されている第２コントロールゲート３０ｂと、第１絶縁層２２の上方に形成されている第１コントロールゲート３０ａと、基板表面との電界に着目する。第２絶縁層２４においては、ホール蓄積層が形成されているため、キャリアの伝導度は高い。従って横方向（ゲート長方向）の電界は相対的に小さい。また第２絶縁層２４は、第１絶縁層２２と比して膜厚が薄いために、垂直方向の電界は相対的に大きい。従って、不純物層１８の端部近傍で発生した正孔は、第２絶縁層２４の領域では第２絶縁層２４に飛び込むことができない。
【００４３】
一方、第１絶縁層２２の領域では、横方向の電界は相対的に大きく、垂直方向の電界は相対的に小さい。したがって、不純物層１８の端部近傍で発生した正孔は、第２絶縁層２４の領域と第１絶縁層２２の領域との境界部で大きなエネルギーを持つこととなり、電荷蓄積膜中に飛び込むことになる。すなわち、電荷蓄積膜の厚みが異なる領域に近いところで正孔の注入が行なわれ、消去はこの位置で行なわれることになる。
【００４４】
このようにして、書き込み時に電子が注入される位置と消去時に正孔が注入される位置とを一致させることができる。その結果、書き込み／消去サイクルを繰り返しても劣化しない不揮発性記憶装置を実現することができる。
【００４５】
［第１の実施の形態］
（半導体装置の製造方法）
次に、図３〜図１５を参照しながら、第１の実施の形態にかかる半導体装置の製造方法について説明する。各断面図は、図１のＡ−Ａ線に沿った部分に対応する。図３〜図１５において、図１，図２で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００４６】
（１）まず、図３に示すように、半導体基板１０の表面に、トレンチアイソレーション法によって素子分離領域３００（図１参照）を形成する。次いで、チャネルドープとしてＰ型不純物をイオン注入する。次いで、イオン注入によって、コンタクト用Ｎ型不純物層４００（図１参照）を半導体基板１０内に形成する。
【００４７】
次いで、半導体基板１０の表面に、ゲート絶縁層となる絶縁層１２０を形成する。次いで、ワードゲート１４になるゲート層（第１導電層）１４０を絶縁層１２０上に堆積する。ゲート層１４０はドープトポリシリコンからなる。次いで、後のＣＭＰ工程におけるストッパ層Ｓ１００をゲート層１４０上に形成する。ストッパ層Ｓ１００は、窒化シリコン層からなる。
【００４８】
（２）次いで、レジスト層（図示しない）を形成する。次いで、このレジスト層をマスクとしてストッパ層Ｓ１００をパターニングする。その後、パターニングされたストッパ層をマスクとして、ゲート層１４０をエッチングする。図４に示すように、ゲート層１４０がパターニングされゲート層（ワードゲート）１４０ａとなる。
【００４９】
パターニング後の様子を平面的に示したのが図５である。このパターニングによって、メモリ領域１０００内のゲート層１４０ａおよびストッパ層Ｓ１００の積層体には、開口部１６０，１８０が設けられる。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿ってサイド絶縁層とコントロールゲートとが形成される。
【００５０】
（３）次いで、希フッ酸を用いて半導体基板１０の表面を洗浄する。これにより、露出していた絶縁層１２０が除去される。次に、図６に示すように、第１酸化シリコン層２２０ａを熱酸化法により成膜する。第１酸化シリコン層２２０ａは、半導体基板１０とゲート層１４０ａとの露出面に形成される。なお、第１酸化シリコン層２２０ａの形成にＣＶＤ法を用いてもよい。
【００５１】
次に、第１酸化シリコン層２２０ａに対しアニール処理を施す。このアニール処理は、ＮＨ３ガスを含む雰囲気で行なわれる。この前処理により、第１酸化シリコン層２２０ａ上に窒化シリコン層２２０ｂを均一に堆積し易くなる。その後、窒化シリコン層２２０ｂを、ＣＶＤ法によって成膜することができる。
【００５２】
次に、第２酸化シリコン層２２０ｃを、ＣＶＤ法、具体的には高温酸化法（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）で形成する。第２酸化シリコン層２２０ｃは、ＩＳＳＧ（Ｉｎ‐ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）処理を用いて成膜することもできる。ＩＳＳＧ処理によって成膜された膜は緻密である。ＩＳＳＧ処理によって成膜した場合、後述するＯＮＯ膜を緻密化するためのアニール処理を省略することができる。
【００５３】
なお、上記工程において、窒化シリコン層２２０ｂと第２酸化シリコン層２２０ｃとを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均質なＯＮＯ膜を形成することができるため、安定した電気特性を有するメモリセル１００が得られる。
【００５４】
本実施の形態においては、ＯＮＯ膜２２０は、後のパターニングによって、第１絶縁層２２、第２絶縁層２４、およびサイド絶縁層２６となる（図２参照）。
【００５５】
（４）図７に示すように、ドープトポリシリコン層（第２導電層）２３０を、第２酸化シリコン層２２０ｃ上に形成する。ドープトポリシリコン層２３０は、後にエッチングされて、第１コントロールゲート２０ａ，３０ａを構成する導電層４０（図１参照）となる。
【００５６】
（５）次いで、図８に示すように、ドープトポリシリコン層２３０を全面的に異方性エッチングする。これにより、メモリ領域１０００の開口部１６０，１８０（図５参照）の側面に沿って、サイドウォール状の導電層（第１サイドウォール導電層）２３２ａが形成される。サイドウォール状の導電層２３２ａは、後の工程でエッチングされ第１コントロールゲート２０ａ、３０ａとなる。
【００５７】
（６）ついで、図９に示すように、サイドウォール状の導電層２３２ａをマスクとして、ＯＮＯ膜２２０の一部を除去する。たとえば、第２酸化シリコン膜２２０ｃをエッチングすることができ、このエッチングは、希フッ酸によるウェットエッチングにより行なうことができる。これにより、第１コントロールゲート２０ａ、３０ａの下方にＯＮＯ膜からなる第１絶縁層２２が残存することとなる。
【００５８】
（７）ついで、図１０に示すように、ドープトポリシリコン層２４０を全面的に形成する。その後、ドープトポリシリコン層２４０を全面的に異方性エッチングする。これにより、図１１に示すように、サイドウォール状の導電層２３２ａの高さを低くし、サイドウォール状の導電層２３２ｂを形成するとともに、サイドウォール状の導電層２３２ｂの側方にサイドウォール状の導電層（第２サイドウォール導電層）２４２が形成される。サイドウォール状の導電層２４２は、半導体基板１０に対して第２絶縁層２４を介して形成されている。サイドウォール状の導電層２４２は、後の工程のエッチングにより、第２コントロールゲート２０ｂ、３０ｂとなる。このエッチングでは、サイドウォール状の導電層２３２ｂは、第１コントロールゲート２０ａ、３０ａの所望の高さより高い位置になるように、かつ、サイドウォール状の導電層２４２は、第２コントロールゲート２０ｂ、３０ｂの所望の高さより高い位置になるようにエッチングを行なう。
【００５９】
このエッチングでは、選択比（シリコンのエッチングレート／酸化シリコンのエッチングレート）が３００という条件でエッチングが行なわれる。そのため、図１１に示すように、サイドウォール状の導電層２３２ｂと、サイドウォール状の導電層２４２との間や、サイドウォール状の導電層２４２の表面に、自然酸化膜のエッチング残り（以下「フェンス」ということもある）が生じることがある。
【００６０】
次に、サイドウォール状の導電層２３２ｂ、２４２に等方性のエッチングを施す。これにより、図１２に示すように、サイドウォール状の導電層２３２ｂ、２４２の表面をなだらかな面とすることができる。この等方性エッチングは、たとえば、ケミカルドライエッチングにより行なうことができる。ケミカルドライエッチングは、プラズマを発生させるプラズマ発生室と、エッチング処理室が異なるエッチング装置で行なわれるエッチングである。このケミカルドライエッチングを行なうと、被処理物へのダメージが少なく、均一なエッチングを行なうことができる。
【００６１】
次に、再び、異方性エッチングを行なうことにより、サイドウォール状の導電層２３２ｂ、２４２が所定の高さになるようにエッチングを行なう。これにより、図１３に示すように、サイドウォール状の導電層２３２ｂは、第１コントロールゲート２０ａ、３０ａに、サイドウォール状の導電層２４２は、第２コントロールゲート２０ｂ、３０ｂとなる。ついで、等方性エッチング行ない、コントロールゲート２０、３０の表面をなだらかな面にする。等方性エッチングは、ケミカルドライエッチングにより行なうことができる。異方性エッチングと、等方性エッチングとは必要に応じて複数回行なうことができる。
【００６２】
（８）次に、メモリ領域１０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層（図示しない）を全面的に形成する。次いで、この絶縁層を異方性エッチングすることにより、図１４に示すように、コントロールゲート２０，３０を覆うようにサイドウォール絶縁層１５２が形成される。
さらに、このエッチングによって、後の工程でシリサイド層が形成される領域に堆積された絶縁層は除去され、半導体基板１０が露出する。
【００６３】
次いで、図１４に示すように、Ｎ型不純物をイオン注入することにより、半導体基板１０内に、不純物層１６，１８を形成する。
【００６４】
次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタンやコバルトである。その後、半導体基板１０の上に形成された金属をシリサイド化反応させることにより、半導体基板の露出面にシリサイド層９２を形成させる。次いで、メモリ領域１０００において、酸化シリコンまたは窒化酸化シリコンなどの第３絶縁層２７０を全面的に形成する。第３絶縁層２７０は、ストッパ層Ｓ１００を覆うように形成される。
【００６５】
（９）図１５に示すように、第３絶縁層２７０をＣＭＰ法により、ストッパ層Ｓ１００が露出するまで研磨し、第３絶縁層２７０を平坦化する。この研磨によって、対向するコントロールゲート２０，３０の間に埋め込み絶縁層７０が残存される。
【００６６】
（１０）ストッパ層Ｓ１００を熱りん酸で除去する。この結果、少なくともゲート層１４０ａの上面が露出し、図１６に示すように、第３絶縁層２７０に開口部１７０が形成される。すなわち、この開口部１７０はストッパ層Ｓ１００が除去されることにより形成された領域であり、ゲート層１４０ａの上に位置する領域である。
【００６７】
（１１）その後、全面的にドープトポリシリコン層（図示せず）を堆積させる。次いで、前記ドープトポリシリコン層上にパターニングされたレジスト層（図示せず）を形成する。レジスト層をマスクとして、前記ドープトポリシリコン層をパターニングすることにより、ワード線５０が形成される。
【００６８】
引き続き、レジスト層をマスクとして、ゲート層１４０ａのエッチングが行われる。このエッチングにより、ワード線５０が上方に形成されないゲート層１４０ａが除去される。その結果、アレイ状に配列したワードゲート１４を形成することができる。ゲート層１４０ａの除去領域は、後に形成されるＰ型不純物層（素子分離用不純物層）１５の領域と対応する（図１参照）。
【００６９】
なお、このエッチング工程では、第１，第２のコントロールゲート２０、３０は、埋め込み絶縁層７０で覆われているために、エッチングされずに残る。
【００７０】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４の相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図１参照）が形成される。このＰ型不純物層１５によって、不揮発性半導体記憶装置１００相互の素子分離がより確実に行われる。
【００７１】
以上の工程により、図１、図２に示す半導体装置を製造することができる。
【００７２】
第１の実施の形態の製造方法による利点は以下の通りである。
【００７３】
本実施の形態の製造方法では、異方性ドライエッチングによりサイドウォール状の導電層２３２ｂおよび２４２を形成した後に、等方性エッチングにより自然酸化膜のエッチング残りを除去し、なだらかな形状を形成する。そして、再び異方性エッチングおよび等方性エッチングを行ない、所望の高さのコントロールゲートを形成し、さらに、等方性エッチングによりなだらかな形状を形成し、第１コントロールゲート２０ａ、３０ａおよび第２コントロールゲート２０ｂ、３０ｂが形成される。つまり、異方性エッチングと等方性エッチングとを繰り返し行なうことでコントロールゲート２０、３０が形成される。異方性エッチングでは、シリコンのエッチングレート／酸化シリコン膜のエッチングレートの比が大きいため、サイドウォール状の導電層２３２ｂと、サイドウォール状の導電層２４２との間に自然酸化膜がある場合、自然酸化膜のエッチング残りを生じ、コントロールゲートを良好に形成できないことがある。しかし、本実施の形態の製造方法は、異方性エッチングと、等方性エッチングを組み合わせて行なうことにより、そのような問題を防止することができる。その結果、コントロールゲート２０、３０の高さの調整が容易となり、所望の形状のコントロールゲート２０、３０を形成することができる。
【００７４】
コントロールゲート２０、３０は、２段階の工程に分けて形成される。具体的には、第１コントロールゲート２０ａ、３０ａを形成し、ついで、ＯＮＯ膜２２０のうち、第２酸化シリコン膜２２０ｃを除去し、その後、第２コントロールゲート２０ｂ、３０ｂが形成される。そのため、コントロールゲート２０、３０を膜厚の異なる絶縁層の上に形成することができる。その結果、コントロールゲート２０、３０と基板表面との電界強度が不均一となる半導体装置を製造することができる
［第２の実施の形態］
次に、第２の実施の形態の半導体装置の製造方法について図１７、１８を参照しながら説明する。なお、以下の説明では、第１の実施の形態と同様の工程については、第１の実施の形態と共通の図面を用いて説明する。
【００７５】
（１）〜（４）までは、第１の実施の形態と同様に行なう。
【００７６】
（５）次いで、ドープトポリシリコン層２３０を全面的に異方性エッチングする。これにより、図１７に示めすように、メモリ領域１０００の開口部１６０，１８０（図５参照）の側面に沿って、サイドウォール状の導電層２３２ａが形成される。サイドウォール状の導電層２３２ａは、後の工程でエッチングされ第１コントロールゲート２０ａ、３０ａとなる。このとき、サイドウォール状の導電層２３２ａは、その頂部の位置がゲート層１４０ａとストッパ層Ｓ１００とからなる積層体の上面より下で、ゲート層１４０ａの上面より上に位置することが好ましい。サイドウォール導電層２３２ａの頂部が、ゲート層１４０ａの上面より下の位置にある場合、後述するサイドウォール状の導電層２４２を良好に形成できないことがある。
【００７７】
（６）ついで、図９に示すように、サイドウォール状の導電層２３２ａをマスクとして、ＯＮＯ膜２２０の一部を除去する。たとえば、第２酸化シリコン膜２２０ｃをエッチングすることができ、このエッチングは、希フッ酸によるウェットエッチングにより行なうことができる。これにより、第１コントロールゲート２０ａ、３０ａの下方にＯＮＯ膜からなる第１絶縁層２２が残存することとなる。
【００７８】
（７）ついで、図１０に示すように、ドープトポリシリコン層２４０を全面的に形成する。その後、ドープトポリシリコン層２４０を全面的に異方性エッチングする。これにより、図１８に示すように、サイドウォール状の導電層２３２ａの高さを低くし、サイドウォール導電層２３２ｂを形成すると共に、第１コントロールゲート２０ａ、３０ａの側方に、サイドウォール状の導電層２４２が形成される。この異方性エッチングは、第１の実施の形態と同様に、シリコンのエッチングレート／酸化シリコン膜のエッチングレートの比が大きい条件で行なわれるため、図１８に示すように、サイドウォール状の導電層２３２ｂと、サイドウォール状の導電層２４２との境界に、フェンスが生じることがある。
【００７９】
次に、サイドウォール導電層２３２ｂと、サイドウォール状の導電層２４２とに等方性のエッチングを施す。これにより、図１３に示すように、第１コントロールゲート２０ａ、３０ａと、第２コントロールゲート２０ｂ、３０ｂとが形成される。この等方性エッチングでは、サイドウォール導電層２３２ｂと、サイドウォール状の導電層２４２との間に自然酸化膜があることによる生じるエッチング残りを除去しなだらかな面を形成することができる。この等方性エッチングは、たとえば、ケミカルドライエッチングにより行なうことができる。
【００８０】
ついで、（８）〜（１１）を第１の実施の形態と同様に行ない、本実施の形態の半導体装置の製造方法による半導体装置を製造することができる。
【００８１】
第２の実施の形態の半導体装置の製造方法の利点は、以下の通りである。
【００８２】
本実施の形態では、（５）において、サイドウォール状の導電層２３２ａは、その頂部の位置がストッパ層Ｓ１００の上面よりは低い位置に形成される。よって、第１コントロールゲート２０ａ、３０ａと第２コントロールゲート２０ｂ、３０ｂを形成する際に生じるフェンスの位置を低くすることができる。そのため、コントロールゲート２０、３０を所望の高さに形成することができる。その結果、コントロールゲート２０、３０と、ワードゲート１４とが接触しショートするということを防ぐことができる。
【００８３】
［第３の実施の形態］
次に、第３の実施の形態の半導体装置の製造方法について図１９〜２１を参照しながら説明する。なお、以下の説明では、第１の実施の形態と同様に行なう工程については共通の図面を用いて説明する。
【００８４】
（１）〜（４）までは、第１の実施の形態と同様に行なう。
【００８５】
（５）次いで、ドープトポリシリコン層２３０を全面的に異方性エッチングする。これにより、図１９に示すように、メモリ領域１０００の開口部１６０，１８０（図５参照）の側面に沿って、サイドウォール状の導電層２３２ａが形成される。サイドウォ−ル状の導電層２３２ａは、その頂部の位置がゲート層１４０ａの上面よりも低い位置であることが好ましい。サイドウォール状の導電層２３２は、後の工程でエッチングされ第１コントロールゲート２０ａ、３０ａとなる。
【００８６】
（６）ついで、図９に示すように、サイドウォール状の導電層２３２ａをマスクとして、ＯＮＯ膜２２０の一部を除去する。たとえば、第２酸化シリコン膜２２０ｃをエッチングすることができ、このエッチングは、希フッ酸によるウェットエッチングにより行なうことができる。これにより、第１コントロールゲート２０ａ、３０ａの下方にＯＮＯ膜からなる第１絶縁層２２が残存することとなる。
【００８７】
（７）ついで、図２０に示すように、ドープトポリシリコン層２４０を全面的に形成する。このとき、ドープトポリシリコン層２４０は、第２コントロールゲート２０ｂ、３０ｂの幅の値よりも大きな膜厚であることが好ましい。これは、後述する等方性エッチングの際に、サイドウォール状の導電層２４２が良好に形成されるために十分な膜厚を有するためである。
【００８８】
次に、ドープトポリシリコン層を全面的に異方性エッチングする。これにより、図２１に示すように、サイドウォール状の導電層２３２ａの高さを低くし、サイドウォール状の導電層２３２ｂが形成され、サイドウォール状の導電層２３２ｂの側方に、サイドウォール状の導電層２４２が形成される。サイドウォール状の導電層２４２は、後の工程で第２コントロールゲート２０ｂ、３０ｂとなる。
【００８９】
この異方性エッチングは、第１の実施の形態と同様に、シリコンのエッチングレート／酸化シリコン膜のエッチングレートの比が大きい条件で行なわれるため、図１８に示すように、サイドウォール状の導電層２３２ｂと、サイドウォール状の導電層２４２との境界に、フェンスが生じることがある。
【００９０】
次に、図１３に示すように、等方性エッチングにより、サイドウォール状の導電層２３２ｂの高さを低くし、第１コントロールゲート２０ａ、３０ａを形成すると共に、サイドウォール状の導電層２４２の高さを低くし、幅を狭くすることにより第２コントロールゲート２０ｂ、３０ｂを形成することができる。
【００９１】
ついで、（８）〜（１１）を第１の実施の形態と同様に行ない、本実施の形態の半導体装置の製造方法による半導体装置を製造することができる。
【００９２】
第３の実施の形態にかかる半導体の製造方法の利点は以下の通りである。
【００９３】
本実施の形態では、サイドウォール導電層２３２ａは、ゲート層１４０ａの上面よりも低い位置に形成される。また、第２コントロールゲート２０ｂ、３０ｂのためのドープトポリシリコン層は、第２コントロールゲート２０ｂ、３０ｂの所望の幅の値よりも大きい膜厚で形成されている。そのため、フェンスの位置を低くすることができるともに、等方性エッチングを十分に行なうことができる。その結果、良好にコントロールゲート２０、３０を良好に形成することができる。
【００９４】
以上、本発明の実施の形態について述べたが、本発明は、これに限定されず、本発明の要旨の範囲内で種々の態様をとることができる。たとえば、上述の実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。なお、上述の実施の形態では、これらを「半導体層」と称することとする。
【図面の簡単な説明】
【図１】半導体装置のメモリ領域のレイアウトを模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図３】第１の実施の形態の製造方法の一工程を示す断面図である。
【図４】第１の実施の形態の製造方法の一工程を示す断面図である。
【図５】第１の実施の形態の製造方法の一工程を示す断面図である。
【図６】図５に示す半導体装置の製造方法の一工程を示す平面図である。
【図７】第１の実施の形態の製造方法の一工程を示す断面図である。
【図８】第１の実施の形態の製造方法の一工程を示す断面図である。
【図９】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１０】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１１】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１２】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１３】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１４】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１５】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１６】第１の実施の形態の製造方法の一工程を示す断面図である。
【図１７】第２の実施の形態の製造方法の一工程を示す断面図である。
【図１８】第２の実施の形態の製造方法の一工程を示す断面図である。
【図１９】第３の実施の形態の製造方法の一工程を示す断面図である。
【図２０】第３の実施の形態の製造方法の一工程を示す断面図である。
【図２１】第３の実施の形態の製造方法の一工程を示す断面図である。
【図２２】公知のＭＯＮＯＳ型メモリセルを示す断面図である。
【図２３】本発明の半導体装置の消去動作を説明する図である。
【符号の説明】
１０ 半導体基板、 １２ 第１ゲート絶縁層、 １４ ワードゲート、 １６，１８ 不純物層、 ２０，３０ コントロールゲート、 ２０ａ，３０ａ 第１コントロールゲート、 ２０ｂ，３０ｂ 第２コントロールゲート、 ２２ 第１絶縁層、 ２４ 第２絶縁層、 ２６ サイド絶縁層、 ５０ ワード線、６０ ビット線、 ７０ 埋込み絶縁層、 ７２ 層間絶縁層、 ８０ 配線層、 １００ 不揮発性記憶装置（メモリセル）、 １２０ 絶縁層、 １４０ａ ゲート層、 １６０，１８０ 開口部、 ２００ 共通コンタクト部、２２０ ＯＮＯ膜、 ２３２ａ、２３２ｂ、２４２ サイドウォール状の導電層、 ３００ 素子分離領域、 ４００ コンタクト用不純物層、 Ｓ１００ ストッパ層、 １０００ メモリ領域
Claims (8)
- 不揮発性記憶装置が複数の行および列にマトリクス状に配列されたメモリセルアレイを構成するメモリ領域を含む、半導体装置の製造方法であって、以下の工程を含む、半導体装置の製造方法。
（ａ）半導体層の上方に、ゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方に、第１導電層を形成し、
（ｃ）前記第１導電層の上方に、ストッパ層を形成し、
（ｄ）前記ストッパ層と前記第１導電層とをパターニングし、該ストッパ層と該第１導電層とからなる積層体を形成し、
（ｅ）前記メモリ領域の全面に、第１絶縁層を形成し、
（ｆ）前記第１絶縁層の上方に、第２導電層を形成し、該第２導電層を異方性エッチングすることにより、前記第１導電層の両側面に、前記半導体層に対して、前記第１絶縁層を介して第１サイドウォール導電層を形成し、
（ｇ）前記メモリ領域の全面に第３導電層を形成し、該第３導電層を異方性エッチングすることにより、前記第１サイドウォール導電層の側面に、前記半導体層に対して、第２絶縁層を介して第２サイドウォール導電層を形成し、
（ｈ）前記第１および第２サイドウォール導電層を等方性エッチングすることにより、第１および第２コントロールゲートを形成し、
（ｉ）ソース領域またはドレイン領域となる不純物層を前記半導体層内に形成し、
（ｊ）前記メモリ領域の全面に第３絶縁層を形成した後、前記ストッパ層が露出するように、該第３絶縁層を除去し、
（ｋ）前記ストッパ層を除去した後、第４導電層を形成し、該第４導電層をパターニングして、ワードラインを形成すること。 - 請求項１において、
前記（ｆ）の後に、
前記第１サイドウォール導電層をマスクとして前記第１絶縁層の一部を除去して、前記第２絶縁層を形成すること、を含む、半導体装置の製造方法。 - 請求項１または２において、
前記（ｇ）の後に、
前記第１および第２サイドウォール導電層に、等方性エッチングを行なった後、異方性エッチングを行ない、前記第１および第２サイドウォール導電層の高さを調整することを少なくとも、一回以上行なうこと、を含む、半導体装置の製造方法。 - 請求項１〜３のいずれかにおいて、
前記（ｆ）において、前記第１サイドウォール導電層は、その頂部が前記積層体の上面よりも低く、前記積層体を構成する前記導電層の上面よりも上に位置するように形成される、半導体装置の製造方法。 - 請求項１〜３のいずれかにおいて、
前記（ｆ）において、前記第１サイドウォール導電層は、その頂部が前記積層体を構成する前記導電層の上面よりも下に位置する、半導体装置の製造方法。 - 請求項５において、
前記第３導電層は、前記第２コントロールゲートの幅よりも大きな膜厚である、半導体装置の製造方法。 - 請求項１〜６のいずれかにおいて、
前記等方性エッチングは、ケミカルドライエッチングにより行なう、半導体装置の製造方法。 - 請求項１〜７のいずれかにおいて、
前記第１絶縁層は、第１酸化シリコン膜と、窒化シリコン膜と、第２酸化シリコン膜との積層膜である、半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002271723A JP3972196B2 (ja) | 2002-09-18 | 2002-09-18 | 半導体装置の製造方法 |
| US10/636,581 US6930003B2 (en) | 2002-09-18 | 2003-08-08 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002271723A JP3972196B2 (ja) | 2002-09-18 | 2002-09-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004111629A true JP2004111629A (ja) | 2004-04-08 |
| JP3972196B2 JP3972196B2 (ja) | 2007-09-05 |
Family
ID=32268953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002271723A Expired - Fee Related JP3972196B2 (ja) | 2002-09-18 | 2002-09-18 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6930003B2 (ja) |
| JP (1) | JP3972196B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007086304A1 (ja) * | 2006-01-25 | 2007-08-02 | Nec Corporation | 半導体装置および半導体装置の製造方法 |
| US7709874B2 (en) | 2006-01-04 | 2010-05-04 | Renesas Technology Corp. | Semiconductor device having a split gate structure with a recessed top face electrode |
| JP2013077841A (ja) * | 2013-01-16 | 2013-04-25 | Renesas Electronics Corp | 半導体装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3674564B2 (ja) * | 2001-09-25 | 2005-07-20 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3671889B2 (ja) | 2001-09-25 | 2005-07-13 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3664159B2 (ja) | 2002-10-29 | 2005-06-22 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| KR100616499B1 (ko) * | 2003-11-21 | 2006-08-28 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| US7405119B2 (en) * | 2006-01-06 | 2008-07-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for a sidewall SONOS memory device |
| JP5504745B2 (ja) * | 2009-03-27 | 2014-05-28 | 富士通株式会社 | 半導体素子 |
| US7955981B2 (en) * | 2009-06-30 | 2011-06-07 | Sandisk 3D Llc | Method of making a two-terminal non-volatile memory pillar device with rounded corner |
| US8372699B2 (en) * | 2010-02-22 | 2013-02-12 | Freescale Semiconductor, Inc. | Method for forming a split-gate memory cell |
| US9449981B2 (en) | 2014-10-21 | 2016-09-20 | Sandisk Technologies Llc | Three dimensional NAND string memory devices and methods of fabrication thereof |
| TWI685085B (zh) * | 2019-02-26 | 2020-02-11 | 華邦電子股份有限公司 | 記憶元件及其製造方法 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161851A (ja) | 1993-12-10 | 1995-06-23 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
| US5408115A (en) | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| US5422504A (en) | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5969383A (en) | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| JP2978477B1 (ja) | 1998-06-12 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US6255166B1 (en) | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
| US6177318B1 (en) | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
| US6248633B1 (en) | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| JP4325972B2 (ja) | 2001-01-30 | 2009-09-02 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置を含む半導体集積回路装置の製造方法 |
| JP3496932B2 (ja) | 2001-01-30 | 2004-02-16 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置を含む半導体集積回路装置 |
| JP3452056B2 (ja) | 2001-09-14 | 2003-09-29 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US6413821B1 (en) | 2001-09-18 | 2002-07-02 | Seiko Epson Corporation | Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit |
| US6518124B1 (en) | 2001-09-18 | 2003-02-11 | Seiko Epson Corporation | Method of fabricating semiconductor device |
| JP3671889B2 (ja) | 2001-09-25 | 2005-07-13 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3674564B2 (ja) | 2001-09-25 | 2005-07-20 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3671890B2 (ja) | 2001-09-25 | 2005-07-13 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3956709B2 (ja) | 2002-01-23 | 2007-08-08 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP3531641B2 (ja) | 2002-01-24 | 2004-05-31 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2003218244A (ja) | 2002-01-24 | 2003-07-31 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2003243542A (ja) * | 2002-02-15 | 2003-08-29 | Seiko Epson Corp | 不揮発性記憶装置の製造方法 |
| JP2003243617A (ja) | 2002-02-20 | 2003-08-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2003243618A (ja) | 2002-02-20 | 2003-08-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2003243616A (ja) | 2002-02-20 | 2003-08-29 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP3726760B2 (ja) | 2002-02-20 | 2005-12-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2003249575A (ja) * | 2002-02-22 | 2003-09-05 | Seiko Epson Corp | 不揮発性記憶装置の製造方法 |
| JP3664160B2 (ja) * | 2002-10-30 | 2005-06-22 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3664161B2 (ja) * | 2002-10-30 | 2005-06-22 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
-
2002
- 2002-09-18 JP JP2002271723A patent/JP3972196B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-08 US US10/636,581 patent/US6930003B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7709874B2 (en) | 2006-01-04 | 2010-05-04 | Renesas Technology Corp. | Semiconductor device having a split gate structure with a recessed top face electrode |
| US7816207B2 (en) | 2006-01-04 | 2010-10-19 | Renesas Technology Corp. | Semiconductor device having electrode and manufacturing method thereof |
| US7939448B2 (en) | 2006-01-04 | 2011-05-10 | Renesas Electronics Corporation | Semiconductor device having electrode and manufacturing method thereof |
| WO2007086304A1 (ja) * | 2006-01-25 | 2007-08-02 | Nec Corporation | 半導体装置および半導体装置の製造方法 |
| US7791129B2 (en) | 2006-01-25 | 2010-09-07 | Nec Corporation | Semiconductor device and method of producing the same including a charge accumulation layer with differing charge trap surface density |
| JP2013077841A (ja) * | 2013-01-16 | 2013-04-25 | Renesas Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040097035A1 (en) | 2004-05-20 |
| US6930003B2 (en) | 2005-08-16 |
| JP3972196B2 (ja) | 2007-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3726760B2 (ja) | 半導体装置の製造方法 | |
| JP3664161B2 (ja) | 半導体装置およびその製造方法 | |
| JP3640186B2 (ja) | 半導体装置の製造方法 | |
| JP3531641B2 (ja) | 半導体装置の製造方法 | |
| JP3972196B2 (ja) | 半導体装置の製造方法 | |
| JP2003243617A (ja) | 半導体装置の製造方法 | |
| JP3664159B2 (ja) | 半導体装置およびその製造方法 | |
| JP3664160B2 (ja) | 半導体装置およびその製造方法 | |
| JP3975349B2 (ja) | 半導体装置およびその製造方法 | |
| US6812097B2 (en) | Method for manufacturing non-volatile memory device | |
| US6849500B2 (en) | Method for manufacturing a nonvolatile memory device including an opening formed into an inverse-tapered shape | |
| US6943082B2 (en) | Method for manufacturing a nonvolatile memory device | |
| JP3622741B2 (ja) | 半導体装置の製造方法 | |
| JP3975350B2 (ja) | 半導体装置の製造方法 | |
| JP2003249575A (ja) | 不揮発性記憶装置の製造方法 | |
| JP3743514B2 (ja) | 半導体装置およびその製造方法 | |
| US7087487B2 (en) | Method for fabricating nonvolatile memory device and method for fabricating semiconductor device | |
| JP4314452B2 (ja) | 不揮発性記憶装置の製造方法および半導体装置の製造方法 | |
| JP3675381B2 (ja) | 半導体装置の製造方法 | |
| JP2004064012A (ja) | 半導体装置およびその製造方法 | |
| JP3653540B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041220 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070320 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070418 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070516 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070529 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130622 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |