JP5504745B2 - 半導体素子 - Google Patents

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Description

本発明は、半導体素子に関し、特に高周波の微弱な電気信号の検波に適した半導体素子に関する。
ミリ波領域の微弱な電波を検出するために、ローノイズアンプと共に検波器が必要である。この検波器に、例えばショットキダイオードを用いることができる。
図２０Ａに、ショットキダイオードの電流電圧特性の一例を示す。横軸及び縦軸が、それぞれ電圧及び電流を表す。横軸の正の向きが逆方向電圧に対応する。図２０Ａの点線１００が、通常の電流電圧特性を示す。順方向電圧がオフセット電圧Ｖｏｓを超えると、電流が急峻に立ち上がる。従って、入力電圧がオフセット電圧Ｖｏｓ以下の領域では、十分な検波特性を得ることが困難である。
オフセットＶｏｓを修正するためのバイアスを印加した場合の電流電圧特性を、図２０Ａに実線１０１で示す。この場合には、印加された順方向電圧が微小であっても、電流が急峻に立ち上がる。ただし、逆方向電圧が印加されている状態で、逆方向電流Ｉｒが増加してしまう。このため、検波特性が劣化する。
図２０Ｂに、エサキダイオードの電流電圧特性の一例を示す。横軸及び縦軸が、それぞれ電圧及び電流を表す。横軸の正の向きが順方向電圧に対応する。順方向電圧を印加すると、ｎ型層の伝導帯からｐ型層の価電子帯に電子がトンネルする。さらに順方向電圧を高くすると、ｎ型層の伝導帯の下端のエネルギレベルが、ｐ型層の禁制帯に位置することにより、電子がトンネルしなくなる。これにより、負性抵抗が現れる。
逆方向電圧を印加すると、ｐ型層の価電子帯の電子がｎ型層の伝導帯にトンネリングすることにより、電流が流れる。このため、ショットキダイオードのようにオフセット電圧を示すことなく、逆方向電流が流れる。これにより、電圧と電流との間に非線形特性が得られる。
順方向バイアス時に、負性抵抗が現れる電圧よりも低い電圧の領域に、電流の山が現れる。エサキダイオードを検波器に適用した場合、この電流の山が、逆方向リーク電流として観測されてしまう。
順方向バイアス時におけるｎ型層の伝導帯からｐ型層の価電子帯への電子のトンネリングを抑制したバックワードダイオードが知られている。図２０Ｃに、バックワードダイオードの電流電圧特性の一例を示す。順方向バイアス印加時における電流が、エサキダイオードの電流に比べて低下している。バックワードダイオードを検波器に適用すると、エサキダイオードに比べて逆方向リーク電流を抑制することができる。
さらに、ｐ型ＧａＳｂとｎ型ＩｎＡｓとを用いたバックワードダイオードが知られている。
図２１に、このバックワードダイオードのエネルギバンド図を示す。ｎ型ＩｎＡｓ層とｐ型ＧａＳｂ層との間に、電子がトンネル可能な厚さのＡｌＳｂ層が配置されている。実際には、各層の界面近傍にエネルギバンドの曲がりが生じるが、図２１ではこの曲がりが省略されている。ＡｌＳｂ層の両側で、ｐ型ＧａＳｂ層の価電子帯とｎ型ＩｎＡｓ層の伝導帯とが部分的に重なっている。
ｎ型ＩｎＡｓ層に正電圧を印加すると、実線の矢印で示したように、ｐ型ＧａＳｂ層の価電子帯の電子が、ｎ型ＩｎＡｓ層の価電子帯にトンネリングにより輸送される。ｐ型ＧａＳｂ層に、ある大きさの正電圧を印加した状態では、ｎ型ＩｎＡｓ層の伝導帯下端の電子のエネルギレベルが、ｐ型ＧａＳｂ層の禁制帯内に位置することになる。このため、電流が流れない。
このバックワードダイオードでは、インターバンドトンネリングを生じさせることにより、良好な検波特性を得ることができる。
特表２００３−５１８３２６号公報
図２１に示したバックワードダイオードにおいて、ｐ型ＧａＳｂ層に微小な正電圧を印加した場合を考える。ｎ型ＩｎＡｓ層の伝導帯下端の電子のエネルギレベルが、ｐ型ＧａＳｂ層内の価電子帯内に位置する程度に印加電圧が微小である場合には、図の破線の矢印で示したように、ｎ型ＩｎＡｓ層の伝導帯の電子が、トンネリングによりｐ型ＧａＳｂ層内の価電子帯の空準位に輸送される。このため、微小な電圧領域では、十分な検波特性が得られない。
上記課題を解決する半導体素子は、
電子及び正孔が、ダイレクトトンネル現象により透過可能な厚さの空乏層を挟んで相互に接合されたｐ型半導体層及びｎ型半導体層を有し、
前記ｎ型半導体層と前記ｐ型半導体層との間に、両者のエネルギバンドがフラットになるフラットバンド電圧を印加した状態で、前記ｎ型半導体層の禁制帯と前記ｐ型半導体層の禁制帯とが部分的に重なり、電圧無印加時の平衡状態で、前記空乏層に連続するエネルギバンドの曲がり部よりも該空乏層から離れた領域において、前記ｐ型半導体層の価電子帯上端の電子のエネルギレベルが、前記ｎ型半導体層の伝導帯下端の電子のエネルギレベルと同等（等しい）か、またはそれよりも高い。
上記課題を解決する他の半導体素子は、電子がダイレクトトンネリング現象により通過できる厚さを有する障壁層と、前記障壁層を挟むように配置されたｐ型半導体層及びｎ型半導体層とを有し、前記障壁層の禁制帯幅が、前記ｎ型半導体層及び前記ｐ型半導体層のいずれの禁制帯幅よりも広く、前記ｎ型半導体層と前記ｐ型半導体層との間に、両者のエネルギバンドがフラットになるフラットバンド電圧を印加した状態で、前記ｎ型半導体層の禁制帯と前記ｐ型半導体層の禁制帯とが部分的に重なり、かつ、前記障壁層の価電子帯上端の正孔のエネルギレベルが、前記ｎ型半導体層の価電子帯上端の正孔のエネルギレベルよりも高く、電圧無印加時の平衡状態で、前記障壁層と前記ｎ型半導体層との界面、及び前記障壁層と前記ｐ型半導体層との界面におけるエネルギバンド曲がり部よりも該界面から離れた領域において、前記ｐ型半導体層の価電子帯上端の電子のエネルギレベルが、前記ｎ型半導体層の伝導帯下端の電子のエネルギレベルと同等（等しい）か、またはそれよりも高い。
微小な電圧において、良好な検波特性が確保される。
実施例１による半導体素子の製造方法を説明する断面図である。 実施例１による半導体素子に種々のバイアスを印加したときのエネルギバンド図である。 実施例１による半導体素子の電流電圧特性を示すグラフである。 実施例１の変形例による半導体素子のエネルギバンド図である。 実施例２による半導体素子の製造方法を説明する断面図である。 実施例３による半導体素子の製造方法を説明する断面図である。 実施例３による半導体素子のエネルギバンド図である。 （８Ａ）は、実施例１と実施例３による半導体素子の電流電圧特性の測定結果を示すグラフっであり、（８Ｂ）は、検波感度を示す図表である。 実施例４による半導体素子の製造方法を説明する断面図である。 実施例４による半導体素子の電流電圧特性の測定結果を示すグラフである。 実施例４による半導体素子のエネルギバンド図である。 実施例５による半導体素子の製造方法を説明する断面図（その１）である。 実施例５による半導体素子の製造方法を説明する断面図（その２）である。 実施例５による半導体素子の製造方法を説明する断面図（その３）である。 実施例５による半導体素子の製造方法を説明する断面図（その４）である。 実施例５による半導体素子を用いた受信装置の等価回路図である。 （１４Ａ）は、実施例６による半導体素子のエネルギバンド図であり、（１４Ｂ）はその断面図である。 （１５Ａ）及び（１５Ｂ）は、実施例６の変形例による半導体素子の断面図である。 （１６Ａ）は、実施例７による半導体素子の断面図であり、（１６Ｂ）は、そのエネルギバンド図である。 （１７Ａ）〜（１７Ｃ）は、ｎ型半導体層の不純物濃度を変えたときのエネルギバンド図のシミュレーション結果を示すグラフである。 （１８Ａ）は、実施例８による半導体素子のエネルギバンド図であり、（１８Ｂ）及び（１８Ｃ）は、その変形例による半導体素子のエネルギバンド図である。 （１９Ａ）は、実施例９による半導体素子のエネルギバンド図であり、（１９Ｂ）及び（１９Ｃ）は、その変形例による半導体素子のエネルギバンド図である。 従来のショットキダイオード、エサキダイオード、及びバックワードダイオードの電流電圧特性を示すグラフである。 従来のインターバンドトンネリングを利用したバックワードダイオードのエネルギバンド図である。
図面を参照しながら、実施例について説明する。
図１Ａ〜図１Ｄを参照して、実施例１による半導体素子の製造方法について説明する。
図１Ａに示すように、半絶縁性のＩｎＰからなる半導体基板１０の上に、イントリンシック（真性）のＩｎＡｌＡｓからなる厚さ３００ｎｍのバッファ層１１、ｎ型ＩｎＧａＡｓからなる厚さ２００ｎｍのｎ型半導体層１２、真性のＩｎＡｌＡｓからなる厚さ３ｎｍの障壁層１３、及びｐ型のＧａＡｓＳｂからなる厚さ１００ｎｍのｐ型半導体層１４を、この順番に形成する。これらの層の形成には、例えば有機金属化学気相成長（ＭＯＣＶＤ）を適用することができる。また、これらの層の元素組成比は、ＩｎＰからなる半導体基板１０に格子整合するように選択されている。
障壁層１３の厚さは、３ｎｍに限定されず、電子がダイレクトトンネリングにより透過できる厚さであればよい。例えば、障壁層１３の厚さは、１０ｎｍ以下とすることが好ましい。また、成膜プロセスの安定性を考慮すると、障壁層１３の厚さは３ｎｍ以上とすることが好ましい。
ｎ型半導体層１２のｎ型不純物濃度、及びｐ型半導体層１４の不純物濃度は、例えば１×１０１９ｃｍ−３である。このように多量の不純物がドープされた半導体層においては、フェルミレベルが、伝導帯または価電子帯内に位置するか、または禁制帯内の伝導帯下端または価電子帯上端の極近傍に位置する。
図１Ｂに示すように、レジストパターン２０をエッチングマスクとして、ｐ型半導体層１４及び障壁層１３をエッチングする。ｐ型半導体層１４及び障壁層１３のエッチングには、例えばリン酸と過酸化水素水との混合液を用いることができる。障壁層１３及びｐ型半導体層１４をエッチングした後、レジストパターン２０を除去する。ｎ型半導体層１２の一部の領域上に、障壁層１３及びｐ型半導体層１４が残る。
図１Ｃに示すように、他のレジストパターン２１をエッチングマスクとして、ｎ型半導体層１２をエッチングする。レジストパターン２１は、平面視において、ｐ型半導体層１４を内包する。ｎ型半導体層１２のエッチングには、例えばリン酸と過酸化水素水との混合液を用いることができる。ｎ型半導体層１２をエッチングした後、レジストパターン２１を除去する。レジストパターン２１で覆われていた領域のｎ型半導体層１２は、その上のｐ型半導体層１４の縁よりも外側まで張り出している。
図１Ｄに示すように、ｎ型半導体層１２の張り出した領域上にｎ側電極１５を形成し、ｐ型半導体層１４の上にｐ側電極１６を形成する。ｎ側電極１５及びｐ側電極１６は、例えば厚さ１０ｎｍのＴｉ膜、厚さ３０ｎｍのＰｔ膜、及び厚さ３００ｎｍのＡｕ膜がこの順番に積層された構造を有する。ｎ側電極１５及びｐ側電極１６は、例えば蒸着及びリフトオフ法により形成される。ｎ側電極１５はｎ型半導体層１２にオーミック接触し、ｐ側電極１６はｐ型半導体層１４にオーミック接触する。ｎ側電極１５及びｐ側電極１６を一対の端子とするダイオードが得られる。
図２Ａに、実施例１による半導体素子のｎ型半導体層１２、障壁層１３、及びｐ型半導体層１４のフラットバンド状態のエネルギバンド図を示す。ｎ型半導体層１２とｐ型半導体層１４との間にフラットバンド電圧が印加されており、ｎ型半導体層１２と障壁層１３との界面近傍、及び障壁層１３とｐ型半導体層１４との界面近傍のエネルギバンドの曲がりが解消され、エネルギバンドがフラットになっている。
ｎ型半導体層１２内において、フェルミレベルＥｆは伝導帯内に位置し、ｐ型半導体層１４内において、フェルミレベルＥｆは価電子帯内に位置する。すなわち、ｎ型半導体層１２及びｐ型半導体層１４の各々は縮退している。
障壁層１３の禁制帯幅は、ｎ型半導体層１２及びｐ型半導体層１４のいずれの禁制帯幅よりも広い。ｎ型半導体層１２の伝導帯下端Ｅｃは、ｐ型半導体層１４の伝導帯下端Ｅｃよりも低く、ｎ型半導体層１２の価電子帯上端Ｅｖは、ｐ型半導体層１４の価電子帯上端Ｅｖよりも低い。また、ｎ型半導体層１２の禁制帯とｐ型半導体層１４の禁制帯とが、部分的に重なっている。
ｎ型半導体層１２とｐ型半導体層１４との間に配置された障壁層１３が、空乏層を形成する。
図２Ｂに、電圧無印加時、すなわち平衡状態におけるエネルギバンド図を示す。ｎ型半導体層１２内のフェルミレベルＥｆとｐ型半導体層１４内のフェルミレベルＥｆとが一致する。ｎ型半導体層１２と障壁層１３との界面近傍において、ｎ型半導体層１２のエネルギバンドが上方に曲がる。ｐ型半導体層１４と障壁層１３との界面近傍において、ｐ型半導体層１４のエネルギバンドが下方に曲がる。ｎ型半導体層１２内においてエネルギバンドに曲がりが生じている領域の厚さは、ｎ型半導体層１２の不純物濃度に依存する。不純物濃度が高くなると、曲がりが生じている領域が薄くなる。
障壁層１３とｎ型半導体層１２との界面、及び障壁層１３とｐ型半導体層１４との界面におけるエネルギバンドの曲がり部よりも界面から離れた領域において、エネルギバンドはフラットになる。エネルギバンドがフラットな領域において、ｐ型半導体層１４の価電子帯上端の電子のエネルギレベルが、ｎ型半導体層１２の伝導帯下端の電子のエネルギレベルと同等か、またはそれよりも高い。
ｎ型半導体層１２のうち障壁層１３に接する領域、ｐ型半導体層１４のうち障壁層１３に接する領域、及び障壁層１３が、空乏層を形成する。この空乏層は、電子及び正孔がダイレクトトンネル現象により透過できる厚さである。
図３に、実施例１による半導体素子の電流電圧特性を示す。横軸は電圧を表し、縦軸は電流を表す。ｎ型半導体層１２よりもｐ型半導体層１４の方が高電位になる向きの電圧を正（順方向）とした。電圧無印加状態は、図３の原点２Ｂに対応する。
図２Ｃに示すように、半導体素子に逆方向電圧を印加すると、ｐ型半導体層１２の価電子帯の電子が、障壁層１３、及びｎ型半導体層１２とｐ型半導体層１４とのエネルギバンドの曲がり部分のポテンシャル障壁をダイレクトトンネリングにより通過し、ｎ型半導体層１２の伝導帯に輸送される。このため、図３のグラフの領域２Ｃに示したように、逆方向電圧が増加するに従って、電流が急峻に立ち上がる。図２Ｃ〜図２Ｅにおいて、Ｅｆｐ及びＥｆｎは疑似フェルミレベルを表す。
ｎ型半導体層１２及びｐ型半導体層１４の不純物濃度が十分高い場合には、エネルギバンドの曲がり部分が薄いため、微小な逆方向電圧の印加でも、電子がダイレクトトンネリングする程度までポテシャル障壁が薄くなる。ｎ型半導体層１２及びｐ型半導体層１４の不純物濃度が十分高くない場合には、エネルギバンドの曲がり部分が厚くなる。このため、逆方向電圧が微小な範囲では、ポテンシャル障壁の厚さが十分薄くならず、電子のダイレクトトンネリングによる電流が立ち上がらない。逆方向電圧が微小な領域で電流が立ち上がるようにするために、ｎ型半導体層１２及びｐ型半導体層１４の不純物濃度を１×１０１８ｃｍ−３以上にすることが好ましい。
図２Ｄに、半導体素子に微小な順方向電圧を印加した状態のエネルギバンド図を示す。ｎ型半導体層１２及びｐ型半導体層１４内のエネルギバンドの曲がりが小さくなり、フラットバンド状態に近づく。この状態では、ｎ型半導体層１２の伝導帯下端のエネルギレベルが、ｐ型半導体層１４の禁制帯内に位置する。このため、ｎ型半導体層１２の伝導帯下端近傍の電子は、ｐ型半導体層１４に輸送されない。この状態は、図３のグラフにおいて、電流が殆ど流れない領域２Ｄに対応する。すなわち、順方向電圧が微小である場合には、電流はほとんど流れない。
また、図２Ａに示したフラットバンド状態で、障壁層１３の価電子帯上端の正孔のエネルギレベルが、ｎ型半導体層１２の価電子帯上端及びｐ型半導体層１４の価電子帯上端のいずれの正孔のエネルギレベルよりも高い。このため、図２Ｄに示した順バイアス状態において、障壁層１３が正孔に対してポテンシャル障壁を形成する。これにより、順バイアス状態での正孔による電流も抑制される。
図２Ｅに示すように、順方向電圧を大きくすると、ｎ型半導体層１２の伝導帯の電子が、障壁層１３によるポテンシャル障壁を乗り越えて、ｐ型半導体層１４の伝導帯に輸送される。この状態は、図３のグラフにおいて、電流の立ち上がり部分２Ｅに対応する。
図３に示すように、微小な電圧の領域において、十分な検波特性が得られる。なお、一般のダイオードとは逆に、微小な電圧の範囲内において、逆方向バイアスを印加した場合に電流が流れ、順方向バイアスを印加した場合に電流が流れない。
フラットバンド電圧を印加した状態で、ｎ型半導体層１２の伝導帯下端の電子のエネルギレベルが、ｐ型半導体層１４の価電子帯上端の電子のエネルギレベルよりも低い場合には、図２Ｄに示したような微小な順方向バイアスを印加した場合に、インターバンドトンネリングによる順方向電流が流れてしまう。実施例１においては、図２Ａに示したように、フラットバンド状態で、ｎ型半導体層１２の伝導帯下端の電子のエネルギレベルが、ｐ型半導体層１４の禁制帯内に位置するため、微小な順方向バイアスを印加した状態で、インターバンドトンネリングによる電流が流れない。このため、順方向バイアスを印加した状態におけるリーク電流を抑制することができる。
上記実施例１では、ｎ型半導体層１２、障壁層１３、及びｐ型半導体層１４を、ＩｎＰからなる半導体基板１０に格子整合する組成としたが、必ずしも格子整合させる必要はない。格子整合しない場合には、各層の厚さを臨界膜厚以下にすればよい。
また、実施例１では、ｎ型半導体層１２にＩｎＧａＡｓを用い、ｐ型半導体層１４にＧａＡｓＳｂを用いたが、以下の条件を満たす他の半導体材料を用いてもよい。
第１に、ｎ型半導体層１２の伝導帯下端の電子のエネルギレベルが、ｐ型半導体層１４の伝導帯下端の電子のエネルギレベルよりも低い。
第２に、ｎ型半導体層１２の価電子帯上端の電子のエネルギレベルが、ｐ型半導体層１４の価電子帯上端の電子のエネルギレベルよりも低い。
第３に、ｎ型半導体層１２とｐ型半導体層１４との間にフラットバンド電圧を印加した状態で、ｎ型半導体層１２の禁制帯とｐ型半導体層１４の禁制帯とが部分的に重なる。
第４に、電圧無印加時の平衡状態で、障壁層１３とｎ型半導体層１２との界面、及び障壁層１３とｐ型半導体層１４との界面におけるエネルギバンド曲がり部よりも界面から離れたエネルギバンドがフラットの領域において、ｐ型半導体層１４の価電子帯上端の電子のエネルギレベルが、ｎ型半導体層１２の伝導帯下端の電子のエネルギレベルと同等か、またはそれよりも高い。
この条件において、ｎ型半導体層１２とｐ型半導体層１４との間に逆バイアスを印加すると、ｐ型半導体層１４の価電子帯の電子が、障壁層をダイレクトトンネリングしてｎ型半導体層１２の伝導帯に輸送される。また、順バイアスを印加したときは、インターバンドトンネリングによる電子の輸送は生じない。
ｎ型半導体層１２に用いられるＩＩＩ−Ｖ族化合物半導体の例として、ＩｎとＡｓを含む化合物半導体、例えば、ＩｎＡｌＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＡｓＰ等が挙げられる。ｐ型半導体層１４に用いられるＩＩＩ−Ｖ族化合物半導体の例として、Ａｓ及びＳｂを含む化合物半導体、例えばＧａＡｌＡｓＳｂ、ＩｎＧａＡｓＳｂ等が挙げられる。
図４に、実施例１の変形例による半導体素子のエネルギバンド図を示す。この変形例では、障壁層１３として、真性ＩｎＡｌＡｓに代えて、真性ＩｎＰが用いられる。真性ＩｎＰを用いると、正孔に対するポテンシャル障壁を高くすることができる。また、ＩｎＰは、図１Ｂに示したｐ型半導体層１４のエッチング時にエッチング停止層として機能する。このため、エッチング後に露出したｎ型半導体層１２の厚さの、プロセス起因のばらつきを抑制することができる。
ｎ型半導体層１２の厚さが一定になると、障壁層１３の直下のｎ型半導体層１２と、ｎ側電極１５との間の電気抵抗のばらつきを抑制することができる。
図５Ａ〜図５Ｅを参照して、実施例２による半導体素子の製造方法について説明する。以下の説明では、実施例１による半導体素子の製造方法との相違点に着目し、同一の構成については説明を省略する。
図５Ａに示すように、実施例２においては、バッファ層１１とｎ型半導体層１２との間に、ｎ側オーミックコンタクト層２５及びエッチング停止層２６が配置されている。エッチング停止層２６は、ｎ側オーミックコンタクト層２５とｎ型半導体層１２との間に配置される。ｎ側オーミックコンタクト層２５は、ｎ型半導体層１２と同一の組成を持つｎ型半導体で形成される。エッチング停止層２６は、Ｉｎ及びＰを含むｎ型半導体、例えばｎ型ＩｎＰで形成される。エッチング停止層２６の厚さは、例えば５ｎｍであり、ｎ型不純物濃度は、５×１０１８ｃｍ−３である。
図５Ｂに示すように、ｐ型半導体層１４からｎ型半導体層１２までの３層を、リン酸と過酸化水素水との混合液を用いてパターニングする。Ｖ族元素としてＰを含む化合物半導体は、このエッチャントに対してエッチング速度が遅い。このため、エッチング停止層２６が露出した時点で、再現性よくエッチングを停止させることができる。
図５Ｃに示すように、塩酸とリン酸との混合液を用いて、エッチング停止層２６の露出した部分をエッチングする。このとき、ｎ側オーミックコンタクト層２５が露出した時点で、再現性よくエッチングを停止させることができる。
図５Ｄに示すように、ｎ側オーミックコンタクト層２５をパターニングする。このパターニングは、図１Ｃに示した実施例１のｎ型半導体層１２のパターニングと同一条件で行う。ｎ側オーミックコンタクト層２５は、平面視において、ｐ型半導体層１４からエッチング停止層２６までの積層構造の縁から外側に張り出した張り出し領域を有する。
図５Ｅに示すように、ｎ側オーミックコンタクト層２５の張り出し領域の上にｎ側電極１５を形成し、ｐ型半導体層１４の表面上にｐ側電極１６を形成する。
実施例２では、図５Ｂに示した工程で、エッチング停止層２６でエッチングを停止させ、図５Ｃに示した工程で、ｎ側オーミックコンタクト層２５でエッチングを停止させることができる。このため、ｎ側電極１５をオーミック接触させるためのｎ側オーミックコンタクト層２５の表面を、再現性よく露出させることができる。
また、ｎ側オーミックコンタクト層２５の厚さの、プロセス起因によるばらつきを抑制することができる。このため、電極を横方向へ引き出すための領域の電気抵抗のばらつきを抑制することができる。
実施例２では、ｎ型ＩｎＧａＡｓからなるｎ側オーミックコンタクト層２５とｎ型半導体層１２との間に、ｎ型ＩｎＰからなるエッチング停止層２６が挿入されることになる。ただし、エッチング停止層２５は、電子がダイレクトトンネリングにより通過できる程度に薄いこと、及び多量のｎ型不純物がドープされているため縮退していることにより、ダイオードの電流電圧特性に影響を及ぼさない。
図６Ａ〜図６Ｃを参照して、実施例３による半導体素子の製造方法について説明する。以下の説明では、実施例１による半導体素子の製造方法との相違点に着目し、同一の構成については説明を省略する。
図６Ａに示すように、実施例３では、ｎ型半導体層１２が、相対的にＩｎ組成比の低い低Ｉｎ組成層１２Ａと、相対的にＩｎ組成比の高い高Ｉｎ組成層１２Ｂとに区分されている。高Ｉｎ組成層１２Ｂが、低Ｉｎ組成層１２Ａと障壁層１３との間に配置されている。
低Ｉｎ組成層１２Ａは、実施例１による半導体素子のｎ型半導体層１２の組成比と同一の組成比を有し、ＩｎＰからなる半導体基板１０に格子整合する。具体的には、低Ｉｎ組成層１２ＡのＩｎ組成比は０．５３であり、高Ｉｎ組成層１２ＢのＩｎ組成比は０．５３よりも高く、例えば０．６である。低Ｉｎ組成層１２Ａの厚さは、例えば２００ｎｍであり、高Ｉｎ組成層１２Ｂの厚さは、例えば１０ｎｍである。低Ｉｎ組成層１２Ａと高Ｉｎ組成層１２Ｂとのｎ型不純物濃度は、実施例１による半導体素子のｎ型半導体層１２のｎ型不純物濃度と同一である。
ｐ型半導体層１４の上に、ｐ側オーミック接続層３１及びｐ側オーミックコンタクト層３２がこの順番に積層されている。ｐ側オーミック接続層３１及びｐ側オーミックコンタクト層３２は、Ｉｎ、Ｇａ、及びＡｓを含むｎ型化合物半導体、例えばｎ型ＩｎＧａＡｓで形成されている。ｎ型不純物濃度は、１×１０１９ｃｍ−３である。
ｐ側オーミック接続層３１のＩｎ組成比は、ＩｎＰに格子整合する組成比よりも高く、例えば０．８であり、その厚さは１０ｎｍである。ｐ側オーミックコンタクト層３２のＩｎ組成比は０．５３であり、その厚さは５０ｎｍである。すなわち、ｐ側オーミックコンタクト層３２は、ＩｎＰからなる半導体基板１０に格子整合する。
ｐ側オーミックコンタクト層３２の上に、ＷＳｉからなる導電層３５を、スパッタリングにより形成する。導電層３５を、ＣＦ４またはＳＦ６等のエッチングガスを用いたドライエッチングによりパターニングする。
図６Ｂに示すように、導電膜３５をエッチングマスクとして、ｐ側オーミックコンタクト層３２から高Ｉｎ組成層１２Ｂの底面までの各層をエッチングする。このエッチングには、リン酸と過酸化水素水との混合液を用いたウェットエッチングが適用される。なお、低Ｉｎ組成層１２Ａの表層部を薄くエッチングしてもよい。高Ｉｎ組成層１２Ｂからｐ側オーミックコンタクト層３２までの積層構造からなるメサ３６が残る。メサ３６の側面がサイドエッチングされるため、導電膜３５の縁が、メサ３６の側面から庇状に突出した構造が得られる。
低Ｉｎ組成層１２Ａの表面上にｎ側電極１５を形成し、導電膜３５の表面上にｐ側電極１６を形成する。これらの電極の形成には、蒸着及びリフトオフ法が適用される。なお、メサ３６の側面から庇状に突出した導電膜３５が、蒸着時のマスクとして作用するため、その直下にはｎ側電極１５が付着しない。このように、ｎ側電極１５の、メサ３６に対向する縁は、自己整合的に画定される。このため、ｎ側電極１５を、メサ３６に近接して配置することができる。これにより、高Ｉｎ組成層１２Ｂからｎ側電極１５までの抵抗成分の低減させることができる。
図７に、実施例３による半導体素子のエネルギバンド図を示す。高Ｉｎ組成層１２Ｂの禁制帯幅は、低Ｉｎ組成層１２Ａの禁制帯幅よりも狭く、フラットバンド状態において、高Ｉｎ組成層１２Ｂの伝導帯下端の電子のエネルギ準位が、低Ｉｎ組成層１２Ａの伝導帯下端の電子のエネルギ準位よりも低い。図７と図２Ｂとを対比すると、実施例３による半導体素子では、ｎ型半導体層１２のエネルギバンドの曲がり部分のポテンシャル障壁が、実施例１の半導体素子に比べて低いことがわかる。このため、図３に示す電流電圧特性において、逆バイアスを印加したときに、電子のダイレクトトンネルによる電流が流れやすい。これにより、検波特性を、より高めることができる。
ｐ型半導体層１４とｐ側オーミックコンタクト層３２との間に、ｐ側オーミックコンタクト層３２よりも禁制帯幅の狭いｐ側オーミック接続層３１が配置されている。ｐ側オーミック接続層３１は、ｐ型半導体層１４とｐ側オーミックコンタクト層３２との間のエネルギバンドの曲がりによるポテンシャル障壁を低減させる。ｎ型半導体層１２とｐ型半導体層１４とが逆バイアスされる向きの電圧が印加たとき、ｐ側オーミックコンタクト層３２の伝導帯の電子が、ｐ型半導体層１４の価電子帯の空準位に輸送される。このため、ｐ型半導体層１４とｐ側オーミックコンタクト層３２とが、低抵抗で接続される。
図８Ａに、実施例３による半導体素子の電流電圧特性の測定結果を、図２Ａ〜図２Ｅに示した実施例１による半導体素子の電流電圧特性の測定結果と比較して示す。図８Ａの横軸は、印加電圧を単位「Ｖ」で表し、縦軸は電流を単位「×１０−７Ａ」で表す。図８Ａの実線Ｅ３及びＥ１が、それぞれ実施例３及び実施例１による半導体素子の電流電圧特性を示す。なお、ｐ型半導体層１４の不純物濃度を２×１０１９ｃｍ−３、低Ｉｎ組成層１２Ａ及び高Ｉｎ組成層１２Ｂの不純物濃度を１×１０１９ｃｍ−３とした。実施例３による半導体素子の高Ｉｎ組成層１２Ｂの厚さを１０ｎｍとし、Ｉｎ組成比を０．６３とした。
実施例３による半導体素子は、実施例１による半導体素子に比べて、逆バイアスを印加したときに大きな電流が流れている。順バイアスを印加したときの両者の特性は、ほぼ同等である。これは、上述のように、実施例３による半導体素子では、逆バイアスを印加したときのポテンシャル障壁が低いためである。
図８Ｂに、実施例３と実施例１の半導体素子を検波回路に適用したときの検波感度の測定結果を示す。半導体素子の入力電力を−３０ｄＢｍにしたところ、実施例１による半導体素子を用いた検波回路の検出電圧は１．８５ｍＶ、感度は１，８５０Ｖ／Ｗであった。これに対し、実施例３による半導体素子を用いた検波回路の検出電圧は２．５０ｍＶ、感度は２，５００Ｖ／Ｗであった。このように、実施例３による半導体素子を用いることにより、高い検波感度が得られる。
図９Ａ〜図９Ｃを参照して、実施例４による半導体素子の製造方法について説明する。以下の説明では、実施例３による半導体素子の製造方法との相違点に着目し、同一の構成については説明を省略する。
図９Ａに示すように、低Ｉｎ組成層１２Ａと高Ｉｎ組成層１２Ｂとの間に、ＩｎとＰとを含むｎ型化合物半導体、例えばｎ型ＩｎＰからなるエッチング停止層３８が挿入されている。エッチング停止層３８の厚さは、例えば５ｎｍであり、そのｎ型不純物濃度は５×１０１８ｃｍ−３である。その他の積層構造は、図６Ａに示した実施例３の構造と同一である。
図９Ｂに示すように、導電膜３５をエッチングマスクとして、ｐ側オーミックコンタクト層３２から低Ｉｎ組成層１２Ｂの底面までの各層をエッチングする。エッチング停止層３８が露出した時点で、再現性よくエッチングを停止させることができる。
図９Ｃに示すように、エッチング停止層３８の露出した部分をエッチングする。このとき、低Ｉｎ組成層１２Ａが露出した時点でエッチングを再現性よく停止させることができる。その後、実施例３と同様に、ｎ側電極１５及びｐ側電極１６を形成する。
実施例４では、エッチング停止層３８が配置されていることにより、エッチングの深さを容易に制御することができる。これにより、過度のエッチングやエッチング不足による歩留まりの低下を抑制することができる。
エッチング停止層３８は、厚さが十分薄く、かつｎ型不純物濃度が十分高いため、ダイオードの電流電圧特性に影響を与えない。
図１０に、実施例４による半導体素子の電流電圧特性の測定結果を示す。横軸は電圧を単位「Ｖ」で表し、縦軸は電流を単位「μＡ」で表す。図１０の四角記号ａが、実施例４による半導体素子の電流電圧特性を示す。比較のために、ショットキダイオードの電流電圧特性を菱形記号ｂで示す。
信号電圧の振幅が０．３Ｖ以下の範囲内では、ショットキダイオードの特性に大きな非線型性が現れていない。これに対し、実施例４による半導体素子においては、信号電圧の振幅が０．３Ｖ以下の微小な領域においても、特性に大きな非線型性が現れている。このため、信号電圧が微小であっても、効率的な検波を行うことが可能である。
図１１に、実施例４の変形例による半導体素子のエネルギバンド図を示す。実施例４では、低Ｉｎ組成層１２Ａと高Ｉｎ組成層１２Ｂとの間にエッチング停止層３８が配置されていたが、変形例では、低Ｉｎ組成層１２Ａの内部に、エッチング停止層３８が配置されている。このように、エッチング停止層３８を、低Ｉｎ組成層１２Ａ内に配置してもよい。
図１２Ａ〜図１２Ｈを参照して、実施例５による半導体素子の製造方法について説明する。実施例５では、信号増幅用のＨＥＭＴと、検波用のダイオードとが、１枚の半導体基板上にモノリシックに形成される。
図１２Ａに示すように、図９Ａに示した実施例４の積層構造のバッファ層１１と低Ｉｎ組成層１２Ａとの間に、基板側から順番に、チャネル層４０、供給層４１、及びエッチング停止層４２の３層が挿入されている。ただし、実施例５においては、図９Ａに示した導電膜３５が形成されていない。チャネル層４０は、真性ＩｎＧａＡｓで形成され、その厚さは例えば１５ｎｍである。供給層４１はｎ型ＩｎＡｌＡｓで形成され、その厚さは例えば８ｎｍである。エッチング停止層４２は真性ＩｎＰで形成され、その厚さは例えば５ｎｍである。
図１２Ｂに示すように、レジストパターン４５をエッチングマスクとして、ｐ側オーミックコンタクト層３２からエッチング停止層３８の上面までの各層を、リン酸と過酸化水素水との混合液でエッチングする。次に、エッチング停止層３８の露出した部分を、塩酸とリン酸との混合液でエッチングする。エッチング停止層３８をエッチングした後、レジストパターン４５を除去する。
図１２Ｃに示すように、ダイオード領域及びＨＥＭＴ領域をレジストパターン４６で覆う。レジストパターン４６をエッチングマスクとして、低Ｉｎ組成層１２Ａからチャネル層４０の底面までの各層をエッチングする。このエッチングには、リン酸と過酸化水素水との混合液を用いる。このエッチングにより、ダイオードとＨＥＭＴとの素子分離が行われる。エッチング後、レジストパターン４６を除去する。
図１２Ｄに示すように、ダイオード部にｎ側電極１５及びｐ側電極１６を形成すると共に、ＨＥＭＴ部の低Ｉｎ組成層１２Ａの上に、相互に間隔を隔ててドレイン電極４８及びソース電極４９を形成する。ドレイン電極４８及びソース電極４９は、チャネル層４０にオーミックに接続される。これらの電極は、厚さ１０ｎｍのＴｉ膜、厚さ３０ｎｍのＰｔ膜、及び厚さ３００ｎｍのＡｕ膜がこの順番に積層された積層構造を有する。また、これらの電極の形成には、蒸着及びリフトオフ法が適用される。
図１２Ｅに示すように、ＨＥＭＴのリセス部に対応した開口を有するレジストパターン５０を、電子線リソグラフィにより形成する。レジストパターン５０をエッチングマスクとして、低Ｉｎ組成層１２Ａをエッチングすることにより、リセス５１を形成する。このエッチングには、クエン酸と過酸化水素水との混合液を用いたウェットエッチングが適用される。リセス５１の底面に、エッチング停止層４２が露出する。リセス５１の形成後、レジストパターン５０を除去する。
図１２Ｆに示すように、リセス５１の底面上に、ショットキゲート電極５４を形成する。ショットキゲート電極５４は、厚さ１０ｎｍのＴｉ膜、厚さ３０ｎｍのＰｔ膜、及び厚さ５００ｎｍのＡｕ膜がこの順番に積層された積層構造を有する。ショットキゲート電極５４の形成には、蒸着及びリフトオフ法が適用される。
図１２Ｇに示すように、半導体基板１０の上にベンゾシクロブテン（ＢＣＢ）やポリイミド等の層間絶縁膜５６を形成する。層間絶縁膜５６は、ダイオード及びＨＥＭＴを覆う。
図１２Ｈに示すように、層間絶縁膜５６にビアホールを形成し、素子間の配線５７を形成する。配線５７は、ＨＥＭＴのドレイン電極４８と、ダイオードのｎ側電極１５とを相互に接続する。ここまでの工程で、増幅素子としてのＨＥＭＴと、検波素子としてのダイオードとを集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）が形成される。
図１３に、実施例５による半導体素子を用いた受信装置の等価回路図を示す。増幅素子６１及び検波素子６２が、それぞれ実施例５による半導体素子のＨＥＭＴ及びダイオードに相当する。アンテナ６０が増幅素子６１の入力端子、すなわちＨＥＭＴのショットキゲート電極５４に接続される。増幅素子６１の出力端子、すなわちドレイン電極４８が、配線５７により検波素子のｎ側電極１５に接続される。検波素子のｐ側電極１６は接地される。さらに、増幅素子６１の出力端子は、インダクタ６３を介して検波回路の出力端子Ｔｏｕｔに接続される。
実施例５による半導体素子内のダイオードは、図９Ｃに示した実施例４による半導体素子と同一の積層構造を有する。このため、入力信号が微小な領域において、良好な検波特性が得られる。
図１４Ａに、実施例６による半導体素子のエネルギバンド図を示す。以下、図７に示した実施例３による半導体素子のエネルギバンド図との相違点について説明する。実施例３では、ｎ型半導体層１２のみを、低Ｉｎ組成層１２Ａと高Ｉｎ組成層１２Ｂとの２層に分け、低Ｉｎ組成層１２Ａと障壁層１３との間に、低Ｉｎ組成層１２Ａよりもバンドギャップの小さな高Ｉｎ組成層１２Ｂが挿入された構成とした。実施例６では、ｐ型半導体層１４も、低Ｓｂ組成層１４Ａと高Ｓｂ組成層１４Ｂとに分け、低Ｓｂ組成層１４Ａと障壁層１３との間に、低Ｓｂ組成層１４Ａよりもバンドギャップの小さな高Ｓｂ組成層１４Ｂが挿入された構成とされている。高Ｉｎ組成層１２Ｂ及び高Ｓｂ組成層１４ｂが、障壁層１３に接する。
低Ｉｎ組成層１２ＡのＩｎ組成比は０．５３、厚さは５０ｎｍ、ｎ型不純物濃度は５×１０１８ｃｍ−３である。高Ｉｎ組成層１２ＢのＩｎ組成比は０．７、厚さは１０ｎｍ、ｎ型不純物濃度は５×１０１８ｃｍ−３である。低Ｓｂ組成層１４ＡのＳｂ組成比は０．４９、厚さは１００ｎｍ、ｐ型不純物濃度は１×１０１９ｃｍ−３である。高Ｓｂ組成層１４ＢのＳｂ組成比は０．６、厚さは１０ｎｍ、ｐ型不純物濃度は２×１０１９ｃｍ−３である。
図１４Ｂに、実施例６による半導体素子の断面図を示す。以下、図５Ｅに示した実施例２による半導体素子との相違点に着目して説明する。実施例６による半導体素子では、図５Ｅに示したｐ型半導体層１２が、低Ｉｎ組成層１２Ａと高Ｉｎ組成層１２Ｂとの２層に分かれている。さらに、ｐ型半導体層１４が、低Ｓｂ組成層１４Ａと高Ｓｂ組成層１４Ｂとに分かれている。高Ｉｎ組成層１２Ｂが、低Ｉｎ組成層１２Ａと障壁層１３との間に挿入され、高Ｓｂ組成層１４Ｂが低Ｓｂ組成層１４Ａと障壁層１３との間に挿入されている。
実施例６による半導体素子においては、逆バイアスを印加したときのポテンシャル障壁が、図７に示した実施例３による半導体素子の場合よりも低くなる。このため、検波特性を、より高めることが可能になる。
低Ｉｎ組成層１２ＡのＩｎ組成比は、ＩｎＰに格子整合する組成比である０．５３とすることが好ましい。低Ｓｂ組成層１４ＡのＳｂ組成比は、ＩｎＰに格子整合する組成比である０．４９とすることが好ましい。
高Ｉｎ組成層１２ＢのＩｎ組成比は、低Ｉｎ組成層１２ＡのＩｎ組成比よりも高い。ただし、高Ｉｎ組成層１２ＢのＩｎ組成比を高くしすぎると、ＩｎＰとの格子不整合が大きくなり、歪緩和しないで形成できる膜厚（臨界膜厚）が薄くなる。高Ｉｎ組成層１２Ｂが薄くなりすぎると、ポテンシャル障壁を低くするという効果が不十分になる。このため、高Ｉｎ組成層１２ＢのＩｎ組成比を、０．５３よりも高く、かつ０．８以下とすることが好ましい。また、高Ｉｎ組成層１２Ｂの厚さは、５ｎｍ〜２０ｎｍの範囲内とすることが好ましい。
同様に、高Ｓｂ組成層１４ＢのＳｂ組成比は、０．４９よりも高く、かつ０．８以下とすることが好ましい。また、高Ｓｂ組成層１４Ｂの厚さは、５ｎｍ〜２０ｎｍの範囲内とすることが好ましい。
図１５Ａに、実施例６の変形例による半導体素子の断面図を示す。以下、図９Ｃに示した実施例４による半導体素子との相違点に着目して説明する。実施例４では、低Ｉｎ組成層１２Ａと高Ｉｎ組成層１２Ｂとの間に、ｎ型ＩｎＰからなるエッチング停止層３８が挿入されていたが、図１５Ａに示した例では、低Ｉｎ組成層１２Ａと高Ｉｎ組成層１２Ｂとの間には、エッチング停止層は挿入されていない。その代わりに、バッファ層１１の上に、ｎ型ＩｎＧａＡｓからなるｎ側オーミックコンタクト層２５が形成され、その一部の領域の上に、ｎ型ＩｎＰからなるエッチング停止層２６が形成されている。このエッチング停止層２６の上に、低Ｉｎ組成層１２Ａが形成される。ｎ側電極１５が、ｎ側オーミックコンタクト層２５の上面にオーミック接触する。
ｎ側オーミックコンタクト層２５の厚さは、例えば２００ｎｍであり、そのｎ型不純物濃度は、例えば１×１０１９ｃｍ−３である。エッチング停止層２６の厚さは、例えば５ｎｍであり、そのｎ型不純物濃度は、例えば５×１０１８ｃｍ−３である。ｎ型半導体層１２、障壁層１３、及びｐ型半導体層１４の各層の膜厚、組成、及び不純物濃度は、図１４Ｂに示した構成と同一である。
図１５Ａに示した例では、図９Ｃのｐ型半導体層１４が、低Ｓｂ組成層１４Ａと高Ｓｂ組成層１４Ｂとの２層に分かれている。ｎ型半導体層１２、障壁層１３、及びｐ型半導体層１４のエネルギバンド図は、図１４Ａに示したものと同一である。従って、図１５Ａに示した変形例による半導体素子を検波回路に用いると、図１４Ｂ示した半導体素子を用いた場合と同様に、良好な検波特性を得ることができる。
図１５Ｂに、実施例６の他の変形例による半導体素子の断面図を示す。以下、図１２Ｄに示した実施例５による半導体素子との相違点に着目して説明する。実施例５では、低Ｉｎ組成層１２Ａと高Ｉｎ組成層１２Ｂとの間に、ｎ型ＩｎＰからなるエッチング停止層３８が挿入されていたが、図１５Ｂに示した例では、低Ｉｎ組成層１２Ａと高Ｉｎ組成層１２Ｂとの間にエッチング停止層は配置されていない。その代わりに、エッチング停止層４２の上に、ｎ型ＩｎＧａＡｓからなるｎ側オーミックコンタクト層２５が形成され、その一部の領域の上に、ｎ型ＩｎＰからなるエッチング停止層２６が形成されている。このエッチング停止層２６の上に、低Ｉｎ組成層１２Ａが形成される。ｎ側電極１５が、ｎ側オーミックコンタクト層２５の上面にオーミック接触する。
真性ＩｎＧａＡｓチャネル層４０の厚さは、例えば１５ｎｍである。ｎ型ＩｎＡｌＡｓ電子供給層４１の厚さは、例えば８ｎｍであり、そのｎ型不純物濃度は、例えば１×１０１９ｃｍ−３である。真性ＩｎＰエッチング停止層４２の厚さは、例えば５ｎｍである。ｎ型ＩｎＧａＡｓオーミックコンタクト層２５の厚さは、例えば５０ｎｍであり、そのｎ型不純物濃度は、例えば１×１０１９ｃｍ−３である。ｎ型ＩｎＰエッチング停止層２６の厚さは、例えば５ｎｍであり、そのｎ型不純物濃度は、例えば５×１０１８ｃｍ−３である。
ｎ型半導体層１２、障壁層１３、及びｐ型半導体層１４の各層の厚さ、組成、及び不純物濃度は、図１４Ｂに示した構成と同一である。
図１５Ｂに示した例では、図１２Ｄのｐ型半導体層１４が、低Ｓｂ組成層１４Ａと高Ｓｂ組成層１４Ｂとの２層に分かれている。図１５Ｂに示した例においても、図１２Ｈに示したように、層間絶縁膜５６及び配線５７等が形成される。ｎ型半導体層１２、障壁層１３、及びｐ型半導体層１４のエネルギバンド図は、図１４Ａに示したものと同一である。従って、図１５Ｂに示した例においても、図１４Ｂに示した半導体素子を用いた検波回路と同様に、良好な検波特性を得ることができる。
図１６Ａに、実施例７による半導体素子の断面図を示す。以下、図５Ｅに示した実施例２による半導体素子との相違点に着目して説明する。実施例７による半導体素子では、図５Ｅに示したｎ型半導体層１２が、ｎ型低濃度層１２Ａとｎ型高濃度層１２Ｃとの２層に分かれ、ｐ型半導体層１４が、ｐ型低濃度層１４Ａとｐ型高濃度層１４Ｃとの２層に分かれている。ｎ型高濃度層１２Ｃは、ｎ型低濃度層１２Ａと障壁層１３との間に挿入され、障壁層１３に接している。ｐ型高濃度層１４Ｃは、ｐ型低濃度層１４Ａと障壁層１３との間に挿入され、障壁層１３に接している。
ｎ型高濃度層１２Ｃのｎ型不純物濃度は、ｎ型低濃度層１２Ａのｎ型不純物濃度よりも高い。ｐ型高濃度層１４Ｃのｐ型不純物濃度は、ｐ型低濃度層１４Ａのｐ型不純物濃度よりも高い。ｎ型高濃度層１２ＣのＩｎＧａＡｓの組成比は、ｎ型低濃度層１２ＡのＩｎＧａＡｓの組成比と同一である。ｐ型高濃度層１４ＣのＧａＡｓＳｂの組成比は、ｐ型低濃度層１４ＡのＧａＡｓＳｂの組成比と同一である。これらの組成比は、ＩｎＰに格子整合するように選択されている。
図１６Ｂに、図１６Ａに示したｎ型半導体層１２、障壁層１３、及びｐ型半導体層１４の平衡状態におけるエネルギバンド図を示す。以下、不純物濃度が相対的に高くされているｎ型高濃度層１２Ｃ及びｐ型高濃度層１４Ｃが配置されていない構成の図２Ｂに示したエネルギバンド図と対比して説明する。障壁層１３の両側に、不純物濃度の高いｎ型高濃度層１２Ｃ及びｐ型高濃度層１４Ｃを配置すると、バンドの曲がりが大きくなる。言い換えると、バンドの曲がっている領域が、障壁層１３の近傍に局在化される。障壁層１３、及び障壁層１３に隣接する極薄い領域が、空乏層を形成する。
図１７Ａ〜図１７Ｃに、ｐ型ＩｎＧａＡｓ層とｎ型ＩｎＧａＡｓ層とが接合されたｐｎ接合のエネルギバンド図のシミュレーション結果を示す。横軸は、深さ（厚さ）方向の位置を単位「ｎｍ」で表し、縦軸は、電子のエネルギレベルを、フェルミレベルを基準として、単位「ｅＶ」で表す。なお、いずれの層も、Ｉｎの組成比は０．５３である。深さ１００ｎｍの位置が、ｐｎ接合界面に相当する。
図１７Ａ〜図１７Ｃのいずれの場合も、ｐ型ＩｎＧａＡｓ層のｐ型不純物濃度は、２×１０１９ｃｍ−３である。図１７Ａに示した例では、ｎ型ＩｎＧａＡｓ層のｎ型不純物濃度が１×１０１８ｃｍ−３である。図１７Ｂに示した例では、図１７Ａの例に比べてｎ型ＩｎＧａＡｓ層のｎ型不純物濃度が高く、５×１０１８ｃｍ−３である。図１７Ｃに示した例では、ｎ型ＩｎＧａＡｓ層が、高濃度層と低濃度層との２層で構成されている。高濃度層は、ｐ型ＩｎＧａＡｓ層と低濃度層との間に配置され、その厚さは２０ｎｍである。高濃度層及び低濃度層のｎ型不純物濃度は、それぞれ５×１０１８ｃｍ−３及び１×１０１８ｃｍ−３である。
図１７Ｂ及び図１７Ｃに示した例のように、ｐｎ接合界面近傍のｎ型ＩｎＧａＡｓ層の不純物濃度を高くすると、エネルギバンドの曲がりが大きくなり、ポテンシャル障壁となる空乏層が薄くなっていることがわかる。このため、逆バイアス印加時におけるトンネル電流を増大させることができる。実際に、図１７Ａ〜図１７Ｃに示すｐｎ接合のトンネル確率を計算したところ、図１７Ａに示した例のトンネル確率が０．７７９であるのに対し、図１７Ｂ及び図１７Ｃに示した例のトンネル確率は、それぞれ０．８８８及び０．９０７であった。
図１７Ｂに示した例と図１７Ａに示した例とを比較すると、いずれの例でも、ｎ型ＩｎＧａＡｓ層の伝導帯下端のエネルギレベルが、ｐ型ＩｎＧａＡｓ層の荷電子帯上端のエネルギレベルよりも低い。ただし、エネルギレベルの差は、図１７Ｂに示した例の方が大きい。このため、図１７Ｂに示した例では、ｐｎ接合に微小な順バイアスを印加したときに、ｎ型ＩｎＧａＡｓ層の伝導帯の電子が、インターバンドトンネリングによって、ｐ型ＩｎＧａＡｓ層の荷電子帯に輸送され易くなる。また、ｐ型ＩｎＧａＡｓ層の荷電子帯の正孔が、インターバンドトンネリングによって、ｎ型ＩｎＧａＡｓ層の伝導帯に輸送され易くなる。
これに対し、図１７Ｃに示した例では、ｐｎ接合に微小な順バイアスを印加すると、ｎ型ＩｎＧａＡｓ層の伝導帯の電子のエネルギレベルは、ｐ型ＩｎＧａＡｓ層の禁制帯内に位置することになる。また、ｐ型ＩｎＧａＡｓ層の荷電子帯の正孔のエネルギレベルは、ｎ型ＩｎＧａＡｓ層の禁制帯内に位置することになる。このため、インターバンドトンネリングによる電流は殆ど流れない。
このように、ｎ型ＩｎＧａＡｓ層のうち、ｐｎ接合近傍のみの領域を高濃度にすると、全域を高濃度にする場合に比べて、微小な順バイアス印加時における電流の増加を抑制することができる。
上述のように、図１７Ｃに示した例では、逆バイアス印加時の電流を増大させ、順バイアス印加時の電流の増大を抑制することができる。このため、微小電圧印加時の電流電圧特性の非線形性を高めることができる。これにより、ｐｎ接合素子を検波回路に適用したときの検波特性を向上させることができる。
実際に、図１７Ａ〜図１７Ｃに示したｐｎ接合を持つ半導体素子を用いた検波回路の検出感度に比例する非線形係数γを計算した。図１７Ａに示したｐｎ接合を持つ半導体素子を用いた場合の非線形係数γは８３Ｖ−１であったが、図１７Ｂに示したｐｎ接合を持つ半導体素子を用いた場合の非線形係数γは３４Ｖ−１まで低下してしまった。これに対し、図１７Ｃに示したｐｎ接合を持つ半導体素子を用いた場合の非線形係数γは８３Ｖ−１であり、図１７Ａに示したｐｎ接合を持つ半導体素子を用いた場合の非線形係数γと同程度であった。
図１７Ａ〜図１７Ｃでは、図１６Ａ及び図１６Ｂに示した障壁層１３が配置されていない構成についてシミュレーションを行ったが、障壁層１３が配置されている構成においても、同様の効果が得られる。また、ｐ型半導体層１４側にも、ｐ型高濃度層１４Ｃを配置することにより、ポテンシャル障壁を、より薄くすることができる。なお、ｐ型半導体層１４側にのみ、ｐ型高濃度層１４Ｃを配置してもよい。
図１８Ａに、実施例８による半導体素子のｐｎ接合近傍のエネルギバンド図を示す。実施例８による半導体素子は、図１６Ａ及び図１６Ｂに示す実施例７による半導体素子から、障壁層１３を取り除いた構成を有する。このため、ｎ型高濃度層１２Ｃが、ｐ型高濃度層１４Ｃに直接接している。
このｐｎ接合界面を含む極薄い領域に発生する空乏層が、電子及び正孔に対してポテンシャル障壁として作用する。このため、実施例７の半導体素子と同等の電流電圧特性を得ることができる。
図１８Ｂに示すように、ｎ型半導体層１２側にのみ高濃度層１２Ｃを配置してもよいし、図１８Ｃに示すように、ｐ型半導体層１４側にのみ高濃度層１４Ｃを配置してもよい。
図１９Ａに、実施例９による半導体素子のｐｎ接合近傍のエネルギバンド図を示す。実施例９による半導体素子は、図１４Ａ及び図１４Ｂに示した実施例６による半導体素子から障壁層１３を取り除いた構成を有する。このため、ｎ型高Ｉｎ組成層１２Ｂが、ｐ型高Ｓｂ組成層１４Ｂに直接接している。
このｐｎ接合界面を含む極薄い領域に発生する空乏層が、電子及び正孔に対してポテンシャル障壁として作用する。このため、実施例６の半導体素子と同等の電流電圧特性を得ることができる。
図１９Ｂに示すように、ｎ型半導体層１２側にのみ、高Ｉｎ組成層１２Ｂを配置してもよいし、図１９Ｃに示すように、ｐ型半導体層１４側にのみ、高Ｓｂ組成層１４Ｂを配置してもよい
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
以上の実施例１〜実施例９を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
電子及び正孔が、ダイレクトトンネル現象により透過可能な厚さの空乏層を挟んで相互に接合されたｐ型半導体層及びｎ型半導体層を有し、
前記ｎ型半導体層と前記ｐ型半導体層との間に、両者のエネルギバンドがフラットになるフラットバンド電圧を印加した状態で、前記ｎ型半導体層の禁制帯と前記ｐ型半導体層の禁制帯とが部分的に重なり、電圧無印加時の平衡状態で、前記空乏層に連続するエネルギバンドの曲がり部よりも該空乏層から離れた領域において、前記ｐ型半導体層の価電子帯上端の電子のエネルギレベルが、前記ｎ型半導体層の伝導帯下端の電子のエネルギレベルと同等か、またはそれよりも高い半導体素子。
（付記２）
前記ｐ型半導体層と前記ｎ型半導体層との間に、該ｐ型半導体層と該ｎ型半導体層とのいずれの禁制帯幅よりも広い禁制帯幅を持つ障壁層が配置されており、前記空乏層が、前記障壁層を含む付記１に記載の半導体素子。
（付記３）
前記ｐ型半導体層と前記ｎ型半導体層とが直接接しており、両者の接合界面を含む領域に、前記空乏層が形成されている付記１に記載の半導体素子。
（付記４）
前記ｎ型半導体層よりも前記ｐ型半導体層が低い電位になる極性の電圧を印加すると、前記ｐ型半導体層の価電子帯の電子が、前記ポテンシャル障壁をダイレクトトンネリングして前記ｎ型半導体層の伝導帯に輸送されるが、前記ｎ型半導体層よりも前記ｐ型半導体層が高い電位になる極性の電圧を印加しても、インターバンドトンネリングによる電子の輸送は生じない付記１乃至３のいずれか１項に記載の半導体素子。
（付記５）
前記ｎ型半導体層、及び前記ｐ型半導体層がＩＩＩ−Ｖ族化合物半導体で形成されており、前記ｎ型半導体層がＩｎとＡｓとを含み、前記ｐ型半導体層がＡｓとＳｂとを含む付記１乃至４のいずれか１項に記載の半導体素子。
（付記６）
前記ｎ型半導体層が、相対的にｎ型不純物濃度の高いｎ型高濃度層と、相対的にｎ型不純物濃度の低いｎ型低濃度層とを含み、前記ｎ型高濃度層が、前記ｎ型低濃度層よりも前記ｐ型半導体層側に配置されている付記１乃至５のいずれか１項に記載の半導体素子。
（付記７）
前記ｐ型半導体層が、相対的にｐ型不純物濃度の高いｐ型高濃度層と、相対的にｐ型不純物濃度の低いｐ型低濃度層とを含み、前記ｐ型高濃度層が、前記ｐ型低濃度層よりも前記ｎ型半導体層側に配置されている付記１乃至６のいずれか１項に記載の半導体素子。
（付記８）
前記ｎ型半導体層が、相対的にＩｎ組成比の高い高Ｉｎ組成層と、相対的にＩｎ組成比の低い低Ｉｎ組成層とを含み、前記高Ｉｎ組成層が、前記低Ｉｎ組成層よりも前記ｐ型半導体層側に配置されている付記５に記載の半導体素子。
（付記９）
前記ｐ型半導体層が、相対的にＳｂ組成比の高い高Ｓｂ組成層と、相対的にＳｂ組成比の低い低Ｓｂ組成層とを含み、前記高Ｓｂ組成層が、前記低Ｓｂ組成層よりも前記ｎ型半導体層側に配置されている付記５または８に記載の半導体素子。
（付記１０）
前記ｎ型半導体層がＩｎＧａＡｓで形成され、前記ｐ型半導体層がＧａＡｓＳｂで形成されている付記１乃至７のいずれか１項に記載の半導体素子。
（付記１１）
さらに、前記ｎ型半導体層、前記障壁層、及び前記ｐ型半導体層を支持するＩｎＰ基板を有する付記１０に記載の半導体素子。
（付記１２）
前記ｎ型半導体層及びｐ型半導体層が、前記ＩｎＰ基板から上方に向かって、この順番に積層されており、
さらに、
前記ＩｎＰ基板と前記ｎ型半導体層との間に配置され、前記ｎ型半導体層と同一組成のｎ型半導体で形成されたｎ側オーミックコンタクト層と、
前記ｎ側オーミックコンタクト層と前記ｎ型半導体層との間に配置され、Ｉｎ及びＰを含むｎ型半導体で形成されたエッチング停止層と、
前記ｎ側オーミックコンタクト層にオーミックに接続されるｎ側電極と、
前記ｐ型半導体層にオーミックに接続されるｐ側電極と
を有し、
平面視において、前記ｎ側オーミックコンタクト層が、前記エッチング停止層から前記ｐ型半導体層までの積層構造の縁よりも外側まで張り出した張り出し領域を含み、
前記ｎ側電極が、前記張り出し領域の上に形成されている付記１１に記載の半導体素子。
（付記１３）
さらに、
前記ｐ型半導体層の、前記ｎ型半導体層とは反対側の表面上に配置され、前記ｎ型半導体層と同一組成のｎ型半導体で形成されたｐ側オーミックコンタクト層と、
前記ｐ側オーミックコンタクト層と前記ｐ型半導体層との間に配置され、Ｉｎ、Ｇａ、及びＡｓを含み、前記コンタクト層よりもＩｎ組成が高いｎ型半導体で形成されたｐ側オーミック接続層と
を含み、前記ｐ側電極が、前記ｐ側オーミックコンタクト層に接続される付記１２に記載の半導体素子。
（付記１４）
さらに、
前記ＩｎＰ基板の上に形成され、入力端子と出力端子とを含み、該入力端子に入力された電気信号を増幅して前記出力端子に出力する増幅素子と、
前記ＩｎＰ基板の上に形成され、前記ｎ側電極と前記出力端子とを接続する配線と
を有する付記１２または１３に記載の半導体素子。
（付記１５）
電子がダイレクトトンネリング現象により通過できる厚さを有する障壁層と、
前記障壁層を挟むように配置されたｐ型半導体層及びｎ型半導体層と
を有し、
前記障壁層の禁制帯幅が、前記ｎ型半導体層及び前記ｐ型半導体層のいずれの禁制帯幅よりも広く、前記ｎ型半導体層と前記ｐ型半導体層との間に、両者のエネルギバンドがフラットになるフラットバンド電圧を印加した状態で、前記障壁層の価電子帯上端の正孔のエネルギレベルが、前記ｎ型半導体層の価電子帯上端の正孔のエネルギレベルよりも高く、電圧無印加時の平衡状態で、前記障壁層と前記ｎ型半導体層との界面、及び前記障壁層と前記ｐ型半導体層との界面におけるエネルギバンド曲がり部よりも該界面から離れた領域において、前記ｐ型半導体層の価電子帯上端の電子のエネルギレベルが、前記ｎ型半導体層の伝導帯下端の電子のエネルギレベルと同等か、またはそれよりも高い半導体素子。
（付記１６）
付記１乃至１５に記載された半導体素子を含む検波器と、
前記検波器に接続された増幅器と
を有する受信装置。
１０ 半導体基板
１１ バッファ層
１２ ｎ型半導体層
１２Ａ 低Ｉｎ組成層、ｎ型低濃度層
１２Ｂ 高Ｉｎ組成層
１２Ｃ ｎ型高濃度層
１３ 障壁層
１４ ｐ型半導体層
１４Ａ 低Ｓｂ組成層、ｐ型低濃度層
１４Ｂ 高Ｓｂ組成層
１４Ｃ ｐ型高濃度層
１５ ｎ側電極
１６ ｐ側電極
２０、２１ レジストパターン
２５ ｎ側オーミックコンタクト層
２６ エッチング停止層
３１ ｐ側オーミック接続層
３２ ｐ側オーミックコンタクト層
３５ 導電膜
３６ メサ
３８ エッチング停止層
４０ チャネル層
４１ 供給層
４２ エッチング停止層
４５、４６ レジストパターン
４８、４９ オーミック電極
５０ レジストパターン
５１ リセス
５４ ショットキゲート電極
５６ 層間絶縁膜
５７ 配線
６０ アンテナ
６１ 増幅素子
６２ 検波素子
６３ インダクタ

Claims (10)

  1. 電子及び正孔が、ダイレクトトンネル現象により透過可能な厚さの空乏層を挟んで相互に接合されたｐ型半導体層及びｎ型半導体層を有し、
    前記ｎ型半導体層と前記ｐ型半導体層との間に、両者のエネルギバンドがフラットになるフラットバンド電圧を印加した状態で、前記ｎ型半導体層の禁制帯と前記ｐ型半導体層の禁制帯とが部分的に重なり、電圧無印加時の平衡状態で、前記空乏層に連続するエネルギバンドの曲がり部よりも該空乏層から離れた領域において、前記ｐ型半導体層の価電子帯上端の電子のエネルギレベルが、前記ｎ型半導体層の伝導帯下端の電子のエネルギレベルと同等か、またはそれよりも高い半導体素子。
  2. 前記ｐ型半導体層と前記ｎ型半導体層との間に、該ｐ型半導体層と該ｎ型半導体層とのいずれの禁制帯幅よりも広い禁制帯幅を持つ障壁層が配置されており、前記空乏層が、前記障壁層を含む請求項１に記載の半導体素子。
  3. 前記ｐ型半導体層と前記ｎ型半導体層とが直接接しており、両者の接合界面を含む領域に、前記空乏層が形成されている請求項１に記載の半導体素子。
  4. 前記ｎ型半導体層よりも前記ｐ型半導体層が低い電位になる極性の電圧を印加すると、前記ｐ型半導体層の価電子帯の電子が、前記空乏層をダイレクトトンネリングして前記ｎ型半導体層の伝導帯に輸送されるが、前記ｎ型半導体層よりも前記ｐ型半導体層が高い電位になる極性の電圧を印加しても、インターバンドトンネリングによる電子の輸送は生じない請求項１乃至３のいずれか１項に記載の半導体素子。
  5. 前記ｎ型半導体層、及び前記ｐ型半導体層がＩＩＩ−Ｖ族化合物半導体で形成されており、前記ｎ型半導体層がＩｎとＡｓとを含み、前記ｐ型半導体層がＡｓとＳｂとを含む請求項１乃至４のいずれか１項に記載の半導体素子。
  6. 前記ｎ型半導体層が、相対的にｎ型不純物濃度の高いｎ型高濃度層と、相対的にｎ型不純物濃度の低いｎ型低濃度層とを含み、前記ｎ型高濃度層が、前記ｎ型低濃度層よりも前記ｐ型半導体層側に配置されている請求項１乃至５のいずれか１項に記載の半導体素子。
  7. 前記ｐ型半導体層が、相対的にｐ型不純物濃度の高いｐ型高濃度層と、相対的にｐ型不純物濃度の低いｐ型低濃度層とを含み、前記ｐ型高濃度層が、前記ｐ型低濃度層よりも前記ｎ型半導体層側に配置されている請求項１乃至６のいずれか１項に記載の半導体素子。
  8. 前記ｎ型半導体層が、相対的にＩｎ組成比の高い高Ｉｎ組成層と、相対的にＩｎ組成比の低い低Ｉｎ組成層とを含み、前記高Ｉｎ組成層が、前記低Ｉｎ組成層よりも前記ｐ型半導体層側に配置されている請求項５に記載の半導体素子。
  9. 前記ｐ型半導体層が、相対的にＳｂ組成比の高い高Ｓｂ組成層と、相対的にＳｂ組成比の低い低Ｓｂ組成層とを含み、前記高Ｓｂ組成層が、前記低Ｓｂ組成層よりも前記ｎ型半導体層側に配置されている請求項５または８に記載の半導体素子。
  10. 電子がダイレクトトンネリング現象により通過できる厚さを有する障壁層と、
    前記障壁層を挟むように配置されたｐ型半導体層及びｎ型半導体層と
    を有し、
    前記障壁層の禁制帯幅が、前記ｎ型半導体層及び前記ｐ型半導体層のいずれの禁制帯幅よりも広く、前記ｎ型半導体層と前記ｐ型半導体層との間に、両者のエネルギバンドがフラットになるフラットバンド電圧を印加した状態で、前記ｎ型半導体層の禁制帯と前記ｐ型半導体層の禁制帯とが部分的に重なり、かつ、前記障壁層の価電子帯上端の正孔のエネルギレベルが、前記ｎ型半導体層の価電子帯上端の正孔のエネルギレベルよりも高く、電圧無印加時の平衡状態で、前記障壁層と前記ｎ型半導体層との界面、及び前記障壁層と前記ｐ型半導体層との界面におけるエネルギバンド曲がり部よりも該界面から離れた領域において、前記ｐ型半導体層の価電子帯上端の電子のエネルギレベルが、前記ｎ型半導体層の伝導帯下端の電子のエネルギレベルと同等か、またはそれよりも高い半導体素子。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5718222B2 (ja) * 2008-05-27 2015-05-13 ユニヴァーシティー オブ ノートル ダム デュ ラック Ｓｂ化合物ベースのバックワードダイオードによるミリ波検出器に係る方法及び装置
US8622939B2 (en) * 2010-09-03 2014-01-07 Bes Rehab Ltd. Apparatus for manipulating joints of a limb
US8334550B1 (en) * 2011-06-09 2012-12-18 Northrop Grumman Systems Corporation Unipolar diode with low turn-on voltage
JP5790262B2 (ja) * 2011-08-01 2015-10-07 富士通株式会社 半導体装置
JP5953840B2 (ja) 2012-03-13 2016-07-20 富士通株式会社 半導体装置及び受信機
JP6024317B2 (ja) 2012-09-10 2016-11-16 富士通株式会社 半導体装置
JP6107508B2 (ja) * 2013-07-25 2017-04-05 富士通株式会社 化合物半導体装置及びその製造方法
US10075132B2 (en) 2015-03-24 2018-09-11 Nxp Usa, Inc. RF amplifier with conductor-less region underlying filter circuit inductor, and methods of manufacture thereof
US9509251B2 (en) 2015-03-24 2016-11-29 Freescale Semiconductor, Inc. RF amplifier module and methods of manufacture thereof
US9871107B2 (en) * 2015-05-22 2018-01-16 Nxp Usa, Inc. Device with a conductive feature formed over a cavity and method therefor
US11043604B2 (en) * 2015-07-28 2021-06-22 University Of Rochester Low dark current, resonant cavity-enhanced infrared photodetectors
US9787254B2 (en) 2015-09-23 2017-10-10 Nxp Usa, Inc. Encapsulated semiconductor device package with heatsink opening, and methods of manufacture thereof
JP6788190B2 (ja) * 2016-12-02 2020-11-25 富士通株式会社 トンネル型半導体素子
CN106972056B (zh) * 2017-04-20 2019-12-03 郑州大学 基于BCB钝化的抗质子辐照InP基HEMT器件及其加工方法
GB201709006D0 (en) * 2017-06-06 2017-07-19 Univ Court Univ Of Glasgow Method of fabricating a monolithic sensor device from a layered structure
JP6826003B2 (ja) * 2017-06-26 2021-02-03 日本電信電話株式会社 トンネル電界効果トランジスタ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62128559A (ja) * 1985-11-29 1987-06-10 Fujitsu Ltd 半導体装置
JPS63147382A (ja) * 1986-12-11 1988-06-20 Nippon Telegr & Teleph Corp <Ntt> 共鳴トンネル型負性抵抗素子
JPS6449277A (en) * 1987-08-20 1989-02-23 Fujitsu Ltd Tunnel diode for negative resistance use
JPH02246378A (ja) * 1989-03-20 1990-10-02 Fujitsu Ltd 半導体装置
TW365026B (en) * 1997-04-22 1999-07-21 Koninkl Philips Electronics Nv Semiconductor cathode and electron tube comprising a semiconductor cathode
US6635907B1 (en) 1999-11-17 2003-10-21 Hrl Laboratories, Llc Type II interband heterostructure backward diodes
JP3972196B2 (ja) * 2002-09-18 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
WO2006100975A1 (ja) * 2005-03-23 2006-09-28 Nec Corporation トンネル接合発光素子

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