JP6826003B2 - トンネル電界効果トランジスタ - Google Patents

Description

本発明は、ＩｎＧａＡｓの層とＧａＡｓＳｂの層とを用いたトンネル電界効果トランジスタに関する。

情報端末やこれらを相互に接続する通信ネットワークの進展により、ＩｏＴ（Internet of Things）、クラウドコンピューティング、ネットワークを介した解像度の高い動画のリアルタイム配信など、新たなサービスやシステムが実用化されている。これらのサービスやシステムでは、大量のデータを高速に処理することが求められる。このために使用されるパーソナルコンピュータ、携帯型情報端末、ネットワーク機器などの端末機器では、高性能な電子部品が数多く使用されており、消費電力の増加が問題となっている。

電子部品の消費電力を低減するには、使用される電子デバイスの消費電力を低減する必要がある。現在、多くの電子回路では、電界効果トランジスタ（ＭＯＳＦＥＴ）が用いられている。電界効果トランジスタは、動作電圧（ゲート電圧）を制御することで、信号のオン状態とオフ状態となる際の電流を切り換えている。電子回路の消費電力を低減するには、この動作電圧を低減する必要がある。しかしながら、電界効果トランジスタでは、動作電圧が原理的な限界近くまで低減されており、今後、消費電力を劇的に低減することは困難である。

トンネル電界効果トランジスタは、従来の電界効果トランジスタより低い駆動電圧で動作させることが可能であり、電子回路の消費電力の大幅な低減が期待できるため、研究・開発が進められている。トンネル電界効果トランジスタでは、様々な構造が検討されている。この中で、トンネル接合に価電子帯の頂点と伝導帯の底が別々の層にあるタイプＩＩのバンド配列を持つヘテロ構造を用いた構造は、駆動電圧を低減する上で有利である。

図１２を用いて、タイプＩＩのヘテロ構造を用いたトンネル接合について説明する。図１２は、タイプＩＩのヘテロ接合を用いたトンネル電界効果トランジスタにおける、オフ状態（ａ）とオン状態（ｂ）におけるバンド配列の状態を示している。なお、ゲート電圧は、Ａ層とＢ層との界面に印加される。図１２に示すように、価電子帯の頂点はＡ層、伝導帯の底がＢ層にある。

ゲート電圧が低いオフ状態（ａ）では、Ａ層とＢ層との接合界面に電流は流れない。ゲート電圧を増加させることでバンド配列が図１２の（ｂ）に示す状態に変化し、接合界面を電子がトンネリングするために電流が流れる。オン状態まで電流を流すのに必要なゲート電圧が、基本的にはデバイスを動作させるために必要な駆動電圧となる。タイプＩＩのヘテロ接合を用いたトンネル電界効果トランジスタでは、図１２におけるＡ層の価電子帯の頂点とＢ層の伝導帯の底とのエネルギー差Ｅ_Beffが、重要なパラメータとなる。

このエネルギー差Ｅ_Beffは、トンネル接合における実効的な障壁高さと呼ばれる。エネルギー差Ｅ_Beffは、価電子帯のバンド不連続ΔＥ_vとＢ層のバンドギャップＥ_g（Ｂ）を用いて「Ｅ_Beff＝Ｅ_g（Ｂ）−ΔＥ_v・・・（１）」で表すことができる。

Ｅ_Beffが小さいほど、低い駆動電圧でＡ層の価電子帯からＢ層の伝導帯へと電子をトンネリングさせることができる。式（１）から分かるように、タイプＩＩのヘテロ接合では、この実効的な障壁高さを、ヘテロ接合を構成する材料のバンドギャップよりも価電子帯のバンド不連続の分だけ小さくできる。このため、タイプＩＩのヘテロ接合を用いたトンネル電界効果トランジスタは、タイプＩのヘテロ接合を用いた場合よりも駆動電圧の低減が可能である。

トンネル電界効果トランジスタに求められる主要なデバイス特性には、次の２つがある。第１に、小さなゲート電圧の変化でオン状態とオフ状態での電流比（オン電流／オフ電流）を急峻に増加できることがある。第２に、オン状態での電流が大きいことがある。

第１の特性の（オン電流／オフ電流）を急峻に増加させるためには、オフ電流を小さくする必要がある。オフ電流には、少数キャリアの拡散が関係した拡散電流、接合界面や空乏層に存在する結晶欠陥を介した発生電流、界面が酸素に晒されたことに起因する表面リーク電流、接合界面の欠陥を介したトンネル電流など、様々な要因が考えられる。

これらのオフ電流の要因は、材料のバンドギャップが関係しており、大きなバンドギャップの材料を用いることが、オフ電流の低減には有効である。

この他、オフ電流を低減するには、接合界面での結晶欠陥が少ないことも重要である。これは、界面に結晶欠陥があると、電圧が印加されなくても、結晶欠陥を介した電流が流れるためである。接合界面に結晶欠陥が少ないことは、第２の特性のオン電流を増加させるためにも必要である。これは、トンネル接合界面の結晶欠陥があると、これに起因したトラップで電子が捕獲され、オン電流が減少するためである。

ＩｎＧａＡｓとＧａＡｓＳｂは、ＩｎＰに格子整合させることが可能であり、ＩｎＧａＡｓとＧａＡｓＳｂとのヘテロ構造は、図１２で示したタイプＩＩのヘテロ接合となる。ＩｎＧａＡｓとＧａＡｓＳｂのＩｎＰに格子整合させた場合のバンドギャップは、ともに室温で０．７ｅＶ以上であり、タイプＩＩのヘテロ接合を作る際に使用する材料の中では比較的大きなバンドギャップを有している。ＩｎＧａＡｓ／ＧａＡｓＳｂヘテロ構造は、トンネル電界効果トランジスタのトンネル接合に求められる多くの要求事項を満たせる可能性が大きいため、これをトンネル接合に応用したデバイスの研究・開発が進められている。

J. Decoberta and G. Patriarche, "Transmission electron microscopy study of the InP/InGaAs and InGaAs/InP heterointerfaces grown by metalorganic vapor-phase epitaxy", Journal of Applied Physics, vol. 92, no. 10, pp. 5749-5755, 2002. R. Kaspi et al., "As-soak control of the InAs-on-GaSb interface", Journal of Crystal Growth, vol. 225, pp. 544-549, 2001. Y. Zhu et al., "Role of InAs and GaAs terminated heterointerfaces at source/channel on the mixed As-Sb staggered gap tunnel field effect transistor structures grown by molecular beam epitaxy", Journal of Applied Physics, vol. 112, no. 2, 024306, 2012. J. W. Matthews and A. B. Blakealee, "Defects in epitaxial multilayers I. Misfit dislocations", Journal of Crystal Growth, vol. 27, pp. 118-125, 1974. T. Sato et al., "Surfactant-mediated growth of InGaAs multiple-quantum-well lasers emitting at 2.1 m by metalorganic vapor phase epitaxy", Applied Physics Letters, vol. 87, no. 21, 211903, 2005. 満原 学 他、「ＭＯＭＢＥによるＩｎＰ基板上への歪ＩｎＧａＡｓＳｂ／ＩｎＧａＡｓＳｂ ＭＱＷ構造の成長」、 第76回応用物理学会秋季学術講演会 講演予稿集、14a-2W-10、2015年。

しかしながら、現在のところ、ＩｎＧａＡｓ/ＧａＡｓＳｂヘテロ構造は、トンネル電界効果トランジスタのトンネル接合として有望と考えられているにも関わらず、期待されるほどのデバイス特性は得られていない。この１つの大きな要因は、ＩｎＧａＡｓ/ＧａＡｓＳｂヘテロ構造の作製が難しいことに起因している。より詳しくは、トンネル接合界面におけるＶ族元素の切り換えが難しいことに起因している。

ＩｎＧａＡｓ/ＧａＡｓＳｂヘテロ構造の作製では、ＩｎＧａＡｓとＧａＡｓＳｂの界面でＶ族元素の切り換えが必要である。III-Ｖ族化合物半導体を用いたヘテロ界面でＶ族元素が切り換わる場合、界面付近でのＶ族組成の制御が難しく、これに起因した結晶性の劣化が起きることが知られている（例えば、非特許文献１、非特許文献２を参照）。ＩｎＧａＡｓ/ＧａＡｓＳｂヘテロ構造を用いたトンネル電界効果トランジスタでも、このヘテロ界面の形成時に結晶欠陥が発生し易く、この界面の状態がデバイス特性に大きな影響を与えることが知られている（例えば、非特許文献３を参照）。

以下に、ＩｎＧａＡｓ/ＧａＡｓＳｂヘテロ構造を用いたトンネル電界効果トランジスタの構造的な問題について図を用いて説明する。

図１３は、ＩｎＰに格子整合するＩｎＧａＡｓの層４０１と、ＧａＡｓＳｂの層４０２とのヘテロ接合に関して、界面付近のＡｓとＳｂの組成変化を示した図である。図１３に示すように組成を変化させるためには、ヘテロ界面４０３でＶ族元素を切り換える必要があり、結晶欠陥はこの界面付近で起こり易い。

ＩｎＧａＡｓ／ＧａＡｓＳｂヘテロ接合を用いたトンネル電界効果トランジスタでは、上述したヘテロ接合の界面をトンネル接合界面として用いており、ヘテロ界面における結晶性の劣化がそのままデバイス特性に反映される。すなわち、従来の構造では、結晶性の劣化が起こり易い界面と、トンネル接合界面が同じであるため、デバイス特性の改善が難しいという課題があった。

本発明は、以上のような問題点を解消するためになされたものであり、ＩｎＧａＡｓの層とＧａＡｓＳｂの層とを用いたトンネル電界効果トランジスタのデバイス特性が改善できるようにすることを目的とする。

本発明に係るトンネル電界効果トランジスタは、ＩｎＰから構成された基板の上に形成されたＩｎＧａＡｓから構成された第１半導体層および基板の上に形成されてＧａＡｓＳｂから構成された第２半導体層を備え、第１半導体層と第２半導体層との間に形成されるトンネル接合によるトンネル電界効果トランジスタであって、第１半導体層と第２半導体層との間に形成されて、ＩｎＰより格子定数が大きなＩｎＧａＡｓＳｂから構成された中間層と、中間層と第２半導体層との間に形成されるトンネル接合にゲート電界を印加するためのゲート電極とを備える。

上記トンネル電界効果トランジスタにおいて、中間層は、Ｖ族元素におけるＳｂの組成比が０．０１以上０．２以下であり、第１半導体層、中間層、および第２半導体層の積層方向の中間層の厚さは、１ｎｍ以上１５ｎｍ以下とされている。

上記トンネル電界効果トランジスタにおいて、中間層は、ＩＩＩ族元素におけるＩｎの組成比が、０．５３以上である。

以上説明したように、本発明によれば、ＩｎＧａＡｓから構成された第１半導体層とＧａＡｓＳｂから構成された第２半導体層との間に、ＩｎＰより格子定数が大きなＩｎＧａＡｓＳｂから構成された中間層を挿入したので、ＩｎＧａＡｓの層とＧａＡｓＳｂの層とを用いたトンネル電界効果トランジスタのデバイス特性が改善できるという優れた効果が得られる。

図１は、本発明の実施の形態におけるトンネル電界効果トランジスタの構成を示す構成図である。 図２は、本発明の実施の形態におけるトンネル電界効果トランジスタの、第１半導体層１０１から第２半導体層１０２にかけての、ＡｓおよびＳｂの組成変化を示した説明図である。 図３は、実施の形態のトンネル電界効果トランジスタにおける、トンネル接合１１１付近のバンド配列を模式的に示したバンド図である。 図４は、中間層１０３のＩＩＩ族元素におけるＩｎ組成比が０．５３の場合について、中間層１０３におけるＳｂ組成を０から０．４まで変化させた場合の実効的な障壁高さの変化を計算により求めた特性図である。 図５は、Ｉｎ組成が０．５３のＩｎＧａＡｓＳｂについて、Ｓｂ組成を０から０．４まで変化させた場合のＩｎＰに対する格子不整合の変化を示した特性図である。 図６は、Ｉｎ組成が０．５３のＩｎＧａＡｓＳｂについて、Ｓｂ組成を０から０．４まで変化させた場合の臨界層厚の変化を示す特性図である。 図７は、Ｓｂ組成が０．０１のＩｎＧａＡｓＳｂについて、Ｉｎ組成を０．５３から１．０まで変化させた場合の実効的な障壁高さの変化を示す特性図である。 図８は、本発明の実施の形態における実際に作製した試料の構成を示す構成図である。 図９は、本発明の実施の形態における実際に作製した試料のＸ線回折の結果を示した図である。 図１０は、本発明の実施の形態における実際に作製した試料の断面をＨＡＡＤＦ−ＳＴＥＭを用いて観察した結果を示す写真である。 図１１は、本発明の実施の形態におけるトンネル電界効果トランジスタのより詳細な構成を示す断面図である。 図１２は、タイプＩＩのヘテロ構造を用いたトンネル接合におけるバンド配列を示した図である。 図１３は、ＩｎＰに格子整合するＩｎＧａＡｓの層４０１と、ＧａＡｓＳｂの層４０２とのヘテロ接合に関して、界面付近のＡｓとＳｂの組成変化を示した説明図である。

以下、本発明の実施の形態におけるトンネル電界効果トランジスタついて図１を参照して説明する。このトンネル電界効果トランジスタは、ＩｎＧａＡｓから構成された第１半導体層１０１およびＧａＡｓＳｂから構成された第２半導体層１０２を備える。また、このトランジスタは、第１半導体層１０１と第２半導体層１０２との間に形成されて、ＩｎＰより格子定数が大きなＩｎＧａＡｓＳｂから構成された中間層１０３を備える。なお、第１半導体層１０１、第２半導体層１０２、および中間層１０３は、ＩｎＰからなる基板（不図示）の上に形成されている。

このトランジスタは、第１半導体層１０１と第２半導体層１０２との間において、中間層１０３と第２半導体層１０２との界面に形成されるトンネル接合１１１によるトンネル電界効果トランジスタである。このトンネル電界効果トランジスタは、トンネル接合１１１にゲート電界（電圧）を印加するためのゲート電極１０４を備える。

従来のＩｎＰ上のＩｎＧａＡｓ/ＧａＡｓＳｂヘテロ構造を用いたトンネル電界効果トランジスタでは、図１３に示したようにＶ族元素が切り換わる界面とトンネル接合界面が一致している。これに対し、中間層１０３を用いるようにした実施の形態によれば、図２に示すように、Ｖ族元素が切り換わる界面１１２とトンネル接合１１１の界面とが分離される。

図２は、第１半導体層１０１から中間層１０３を経由して第２半導体層１０２にかけての、ＡｓおよびＳｂの組成変化を示した説明図である。なお、図２では、第１半導体層１０１は、Ｉｎ_0.53Ｇａ_0.47Ａｓから構成し、第２半導体層１０２は、ＧａＡｓ_0.51Ｓｂ_0.49から構成した場合を示している。これは、ＩｎＰに格子整合する組成である。なお、これらの組成は、格子歪により結晶欠陥が入らない範囲で調整することが可能であり、厳密にＩｎ_0.53Ｇａ_0.47Ａｓ、ＧａＡｓ_0.51Ｓｂ_0.49である必要はない。

図２に示すように、Ｖ族組成がＡｓのみからＡｓ＋Ｓｂの混晶へと変化する界面１１２は、トンネル接合１１１とは異なる。この構成において、中間層１０３には、Ｓｂが組成レベルで含まれている必要がある。ＩＩＩ−Ｖ族化合物半導体の製造において、Ｖ族元素を組成として制御する場合、一般的にはパーセントオーダー（組成比で０．０１以上）のＶ族元素が含まれる必要がある。このため、中間層１０３のＶ族元素におけるＳｂの組成比は、０．０１以上である必要がある。この他にも、中間層１０３の組成や層厚には、より有効な範囲が存在する。

次に組成と厚さの有効的な範囲について説明する。図３は、実施の形態のトンネル電界効果トランジスタにおける、トンネル接合１１１付近のバンド配列を模式的に示したバンド図である。このバンド配列において、トンネル接合１１１に電界が加わることにより、電子は、第２半導体層１０２（ＧａＡｓＳｂ）の価電子帯から、中間層１０３（ＩｎＧａＡｓＳｂ）の伝導帯へとトンネリングする。この電界を加える際に必要な電圧は、図１２を用いて説明したように、実効的な障壁高さが小さい程、小さくすることができる。実効的な障壁高さ（Ｅ_Beff）は、中間層１０３のバンドギャップをＥ_g（ＩｎＧａＡｓＳｂ）、第２半導体層１０２と中間層１０３との間の価電子帯のバンド不連続をΔＥ_vとすると、「Ｅ_Beff＝Ｅ_g（ＩｎＧａＡｓＳｂ）−ΔＥ_v・・・（２）」で表すことができる。

式（２）から、実効的な障壁高さの低減には、価電子帯のバンド不連続を増加させること、および中間層１０３のバンドギャップを小さくすることが有効であることが分かる。中間層１０３のＶ族元素におけるＳｂの組成比（Ｓｂ組成）を増加させた場合、中間層１０３のバンドギャップと、価電子帯のバンド不連続はともに減少する。すなわち、中間層１０３のＳｂ組成を増加させた場合、実効的な障壁高さは中間層１０３のバンドギャップの減少分だけ小さくなり、価電子帯のバンド不連続の減少分だけ大きくなるため、中間層１０３のＳｂ組成の調整が重要になる。

中間層１０３をトンネル接合界面に応用する場合、実効的な障壁高さが従来のトンネル接合界面で用いられるＩｎＧａＡｓよりも小さくなるようにＳｂ組成を調整することが望ましい。図４は、中間層１０３のＩＩＩ族元素におけるＩｎ組成比（Ｉｎ組成）が０．５３の場合について、中間層１０３におけるＳｂ組成を０から０．４まで変化させた場合の実効的な障壁高さの変化を計算により求めた特性図である。

実効的な障壁高さは、中間層１０３のＳｂ組成を０から０．１まで増加させることで減少し、さらにＳｂ組成を増加させると増加する。図４から、中間層１０３を用いた場合、実効的な障壁高さをＩｎＧａＡｓよりも小さくするには、中間層１０３のＳｂ組成を０．２以下にする必要があることが分かる。前述したようにＩｎＧａＡｓＳｂのＳｂをＶ族組成として制御するには０．０１以上のＳｂ組成が必要なため、中間層１０３のＳｂ組成の有効範囲は０．０１以上、０．２以下となる。

中間層１０３のＳｂ組成を変化させた場合、層厚にも制限が加わる。以下に、この層厚の制限について説明する。図５は、Ｉｎ組成が０．５３のＩｎＧａＡｓＳｂについて、Ｓｂ組成を０から０．４まで変化させた場合のＩｎＰに対する格子不整合の変化を示した特性図である。ＩｎＧａＡｓＳｂでは、Ｓｂ組成を増加させることによりＩｎＰに対する格子不整合が増加する。この格子不整合のため、結晶内部の格子歪が増加し、一定以上の層厚になると格子緩和が起こり易くなる。この格子緩和により結晶欠陥が発生し、デバイス特性を劣化させるため、格子歪が加わった中間層１０３は一定の層厚以下にする必要がある。

図６は、Ｉｎ組成が０．５３のＩｎＧａＡｓＳｂについて、Ｓｂ組成を０から０．４まで変化させた場合の臨界層厚（格子歪により格子緩和が起き始める層厚）を、非特許文献４をもとに求めた結果を示している。ＩｎＧａＡｓＳｂには、Ｓｂ組成が０．２の場合で約＋１．５％の格子歪が加わる。この場合の臨界層厚は、約１５ｎｍである。このため、中間層１０３の層厚は、１５ｎｍ以下であることが望ましい。

次に層厚の下限について述べる。ＩｎＧａＡｓＳｂは、４つの元素からなる４元混晶である。４元混晶は、ＩｎＰなどの２元混晶と比べると組成と層厚を均一に成長することが困難である。一方、中間層１０３と同様にＩｎＰ基板上の４元混晶であるＩｎＧａＡｓＰでは、量子井戸構造で１ｎｍ刻みでの層厚制御が一般的に行われている。すなわち、中間層１０３は、１ｎｍ以上で層厚を制御することが可能である。以上より、中間層１０３の層厚の有効範囲は、１ｎｍ以上、１５ｎｍ以下となる。

上記の例では、ＩｎＧａＡｓＳｂのＩｎ組成が０．５３の場合について説明したが、Ｉｎ組成は０．５３に限定されるものではない。これは、図示しないがＩｎＧａＡｓＳｂ のＩｎ組成を変化させても実効的な障壁高さのＳｂ組成に対する変化は、実効的な障壁高さの絶対値が異なるだけで図４と同様の傾向を示すためである。したがって、中間層１０３のＩｎ組成が０．５３以外の場合であっても、Ｓｂ組成の有効範囲（０．０１以上、０．２以下）は変わるものではない。

ＩｎＧａＡｓＳｂは、Ｉｎ組成を増加させることにより式（２）における価電子帯のバンド不連続をほとんど変化させることなく、バンドギャップを小さくすることができる。このため、ＩｎＧａＡｓＳｂのＩｎ組成を増加させることは、実効的な障壁高さを低減する上で有効である。

図７は、Ｓｂ組成が０．０１のＩｎＧａＡｓＳｂについて、Ｉｎ組成を０．５３から１．０まで変化させた場合の実効的な障壁高さの変化を計算した図である。図７より、中間層１０３のＩｎ組成を増加させることで実効的な障壁高さを小さくできることが分かる。原理的には、Ｉｎ組成を１とした場合、言い換えると、中間層をＩｎＡｓＳｂから構成した場合に、実効的な障壁層の高さが最も低くなる。図７ではＳｂ組成が０．０１の場合について示したが、Ｓｂ組成が０．０１以上、０．２以下の場合、実効的な障壁高さは図７と同様にＩｎ組成の増加により単調に減少する。以上のことから、実効的な障壁高さを小さくするためには、中間層１０３のＩｎ組成を０．５３以上にすることが望ましい。

ＩｎＧａＡｓＳｂでは、Ｉｎ組成が０．５３以上の場合、Ｉｎ組成が増加することでＩｎＰよりも格子定数が大きくなり、結晶内部に加わる格子歪が増加する。前述したように、ＩｎＰに対して格子不整合が大きな結晶では、層厚を増加させることにより結晶欠陥が発生する。この格子不整合に起因した格子緩和は、ＩｎＧａＡｓの結晶成長時にＳｂを添加することで抑制できることが知られている（例えば、非特許文献５を参照）。

ＩｎＧａＡｓＳｂは、ＩｎＧａＡｓにＳｂが組成レベルで加えられた結晶と考えることができ、ＩｎＧａＡｓＳｂでもＩｎＧａＡｓと比べて、同じ格子不整合であっても格子緩和が起こり難いことに変わりはない（例えば、非特許文献６を参照）。すなわち、ＩｎＧａＡｓＳｂはＩｎ組成を増加させても格子緩和に起因した結晶欠陥が起こり難く、ＩｎＧａＡｓＳｂを中間層とした本特許の構造も同様に結晶欠陥が起こり難いと言える。

中間層１０３の臨界層厚は、Ｓｂ組成とＩｎ組成が関係し、結晶成長条件にも大きく依存する。しかし、中間層１０３のＳｂ組成が０．０１以上、０．２以下、Ｉｎ組成が０．５３以上、１．０以下の範囲であれば、１ｎｍから１５ｎｍまでの範囲で格子緩和が発生しない層厚に設定することが可能である。すなわち、中間層１０３のＩｎ組成が、０．５３以上である場合、中間層１０３の層厚はＩｎ組成に応じて１ｎｍから１５ｎｍまでの範囲で、適宜、格子緩和が起こらないように設定すれば良い。

次に、実際に作製した試料における特性評価の結果について説明する。はじめに、作製したトンネル接合界面の評価について説明する。図８は、作製した試料の層構造を示す構成図である。試料の作製においては、よく知られた有機金属分子線エピタキシー法を用いた。また、ＩＩＩ族原料ガスは、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧａ）を用いた。また、Ｖ族原料ガスは、ホスフィン（ＰＨ₃）、アルシン（ＡｓＨ₃）、トリスジメチルアミノアンチモン（ＴＤＭＡＳｂ）を用いた。

まず、ｎ−ＩｎＰ基板２０１上に、層厚が０．２ｍｍのｎ−ＩｎＰ層２０２と、層厚が０．３ｍｍのＩｎＧａＡｓからなる第１半導体層２０３を積層し、引き続いて中間層として層厚が１０ｎｍのＩｎ_0.74Ｇａ_0.26Ａｓ_0.90Ｓｂ_0.10からなる中間層２０４を積層し、最後に層厚が０．１５ｍｍのＧａＡｓＳｂからなる第２半導体層２０５を積層した。第１半導体層２０３および第２半導体層２０５は、ＩｎＰにほぼ格子整合するようにそれぞれ組成を調整する。

中間層２０４は、前述したようにＳｂを組成として含んでいるためにＩｎＰに対する格子不整合が大きくても格子緩和が起き難いと考えられる。このことを確認するため、本実施例では層厚を１０ｎｍとした中間層２０４は、ＩｎＧａＡｓでは容易に格子緩和が起こる＋２．１％もの格子不整合を持つＩｎ_0.74Ｇａ_0.26Ａｓ_0.90Ｓｂ_0.10を用いた。

この試料について、Ｘ線回折パターンを測定し、シミュレーション結果と比較する。図９は、上述した試料に対する実験結果（ａ）とシミュレーション結果（ｂ）を示したものである。実験結果とシミュレーション結果は、細かな振幅も含めてよく一致している。この細かい振幅は、作製した試料の構造において、第１の半導体層２０３から第２の半導体層２０５までのすべての界面を反映したものであり、これらの界面の平坦性が良好であることを示している。入射角が３０．２度付近のピークは、主に中間層２０４を反映したものであり、中間層２０４はＩｎＰとの格子不整合が大きいにも関わらず、格子緩和が起きていないことを示している。

中間層２０４と第２半導体層２０５との間の界面の平坦性と結晶欠陥の有無について、さらに詳しく調べるため、ＨＡＡＤＦ−ＳＴＥＭを用いた断面観察を行った。断面観察は、比較のために作製した図８において、中間層２０４がない試料に関しても実施した。図１０は、このＨＡＡＤＦ−ＳＴＥＭを用いた断面観察の結果を示したものである。界面の平坦性に関しては、中間層２０４（ＩｎＧａＡｓＳｂ）を挿入することで、中間層２０４と第２半導体層２０５（ＧａＡｓＳｂ）との界面（トンネル接合界面）が明瞭になり、界面の平坦性も良くなっていることが確認された。なお、ＨＡＡＤＦ−ＳＴＥＭで検出できるような結晶欠陥は、中間層の有無によらず、いずれの試料でも観察されなかった。

ＴＥＭやＳＴＥＭは、結晶欠陥の観察に広く用いられている方法であるが、ここで観察されるのは貫通転位などの比較的広範囲にわたる結晶欠陥であり、界面で局所的に発生する点欠陥などの結晶欠陥は観察が困難である。この局所的な結晶欠陥に関しては、界面の平坦性からある程度は判断することができる。一般的に、界面の平坦性が良いほど、結晶欠陥は発生し難く、結晶欠陥があったとしても、欠陥密度は少ない場合が多い。したがって、中間層を用いた場合は、中間層がない場合よりも界面の平坦性が良いため、結晶欠陥が起こり難く、結晶欠陥があったとしても、欠陥密度は少ないと考えられる。

Ｉｎ_0.74Ｇａ_0.26Ａｓ_0.90Ｓｂ_0.10から構成した中間層は、前述したトンネル接合の実効的な障壁高さを低減できるＳｂ組成（０．０１以上、０．２以下）、Ｉｎ組成（０．５３以上、１．０以下）を満たしている。計算からは、中間層がある構造では、中間層がない場合に比べて実効的な障壁高さを５０ｍｅＶ以上低減できると見積もられた。以上のことから、本発明の中間層を用いた構造をトンネル電界トランジスタに用いることで、トンネル接合界面における結晶欠陥の発生を抑制でき、さらにトンネル接合の実効的な障壁高さを低減できることが分かる。

上述では、中間層のＩｎ組成が０．７４、Ｓｂ組成が０．１０、層厚が１０ｎｍの場合について示したが、組成や層厚は設計や作製の容易さを考慮して変更できるため、組成と層厚はこれに限られるものではなく、上述した実施の形態における組成と層厚の範囲内で変更することが可能なことは明らかである。

また、上述では、結晶成長方法として有機金属分子線エピタキシー法を用いた場合について説明したが、本発明の層構成は、有機金属気相エピタキシー法や分子線エピタキシー法などの他の成長方法を用いても作製できるため、結晶成長方法によらず有効なことは明らかである。

次に、本発明の実施の形態におけるトンネル電界効果トランジスタについて、図１１を用いてより詳細に説明する。このトンネル電界効果トランジスタは、まず、ｎ型のＩｎＰからなる基板３０１の上に、ｎ型のＩｎＰからなるバッファ層３０２を備える。また、バッファ層３０２の上には、第１半導体層３０３，中間層３０４，第２半導体層３０５から構成されたメサ部を備える。第１半導体層３０３は、ＩｎＧａＡｓから構成されている。中間層３０４は、ＩｎＧａＡｓＳｂから構成されている。第２半導体層３０５は、ｐ型のＧａＡｓＳｂから構成されている。

また、第１半導体層３０３，中間層３０４，第２半導体層３０５から構成されたメサ部の側面には、ゲート絶縁層３０６が形成され、メサ部の側面には、ゲート絶縁層３０６を介してゲート電極３０７が形成されている。ゲート電極３０７により、中間層３０４と第２半導体層３０５との界面におけるトンネル接合に、電界を印加可能としている。また、第２半導体層３０５の上には、ソース電極３０８がオーミック接続して形成されている。また、基板３０１の裏面には、ドレイン電極３０９がオーミック接続して形成されている。

上述したトンネル電界効果トランジスタの製造について、簡単に説明する。まず、基板３０１の上に、有機金属分子線エピタキシー法を用い、層厚が０．２ｍｍのｎ−ＩｎＰ層、層厚が０．３ｍｍのＩｎＧａＡｓ層を積層し、引き続いて層厚が１０ｎｍのＩｎ_0.74Ｇａ_0.26Ａｓ_0.90Ｓｂ_0.10層を積層し、最後に層厚が０．１５ｍｍのｐ−ＧａＡｓＳｂ層を積層する。ＩＩＩ族原料ガスは、ＴＭＩｎ、ＴＥＧａを用いればよい。また、Ｖ族原料ガスは、ＰＨ₃、ＡｓＨ₃、ＴＤＭＡＳｂを用いればよい。

次に、公知のリソグラフィー技術およびエッチング技術により、ＩｎＧａＡｓ層、Ｉｎ_0.74Ｇａ_0.26Ａｓ_0.90Ｓｂ_0.10層、ｐ−ＧａＡｓＳｂ層をパターニングし、第１半導体層３０３，中間層３０４，第２半導体層３０５からなるメサ部を形成する。

次に、メサ部を覆うようにゲート絶縁膜３０６となるＡｌ₂Ｏ₃の膜を形成し、次いで、Ａｌ₂Ｏ₃の膜の上に、ゲート電極３０７となる金属膜を蒸着する。次に、ソース電極を形成する領域のＡｌ₂Ｏ₃の膜および金属膜を、リソグラフィー技術およびエッチング技術により除去して、この領域に金属膜を蒸着して、ソース電極３０８を形成する。

ソース電極３０８は、ゲート電極３０７とは絶縁分離した状態に形成する。この後、基板３０１の裏面に、例えば、蒸着法により金属を堆積することで、ドレイン電極３０９を形成する。

ここで、トンネル電界トランジスタの駆動電圧を下げるためには、ドレイン電流（ドレイン〜ソース間に流れる電流）を小さなゲート電圧（ゲート〜ソース間の電圧）で大きく変化させることが重要となる。この性能指標には、サブスレッショルド係数が用いられる。このサブスレッショルド係数とは、ドレイン電流が１桁増加するのに必要なゲート電圧のことであり、基本的にはサブスレッショルド係数が小さいほど低電圧での駆動が可能である。

実際に作製した上述の中間層３０４のあるトンネル電界効果トランジスタでは、サブスレッショルド係数が３５０ｍＶ／ｄｅｃである。一方、中間層を形成していない、中間層以外は同一構成のトンネル電界効果トランジスタでは、サブスレッショルド係数が４２０ｍＶ／ｄｅｃである。このように、実施の形態における中間層の挿入は、トンネル電界効果トランジスタの駆動電圧の低減に有効である。

また、トンネル電界トランジスタにおいて、オン状態での電流を増加させるためには、ドレイン電流の飽和値が大きいことが望ましい。実際に作製した上述の中間層３０４のあるトンネル電界効果トランジスタでは、ドレイン電流の飽和値は、２．５Ａ／ｍである。一方、中間層を形成していない、中間層以外は同一構成のトンネル電界効果トランジスタでは、ドレイン電流の飽和値は、１．８Ａ／ｍである。このように、実施の形態における中間層の挿入は、トンネル電界効果トランジスタのオン状態における電流を増加させる上でも有効である。

なお、図１１を用いて説明したトンネル電界効果トランジスタでは、メサ構造を用いた所謂縦型のトランジスタについて例示したが、これに限るものではない。例えば、プレーナ型などの他の構造を持つトンネル電界トランジスタにおいても、中間層を用いることでトンネル接合界面とＶ族元素の切り換え界面とを分離できるため、上述同様の効果が得られることは明らかである。

以上に説明したように、本発明によれば、ＩｎＧａＡｓから構成された第１半導体層とＧａＡｓＳｂから構成された第２半導体層との間に、ＩｎＰより格子定数が大きなＩｎＧａＡｓＳｂから構成された中間層を挿入したので、ＩｎＧａＡｓの層とＧａＡｓＳｂの層とを用いたトンネル電界効果トランジスタのデバイス特性が改善できるようになる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。

１０１…第１半導体層、１０２…第２半導体層、１０３…中間層、１０４…ゲート電極、１１１…トンネル接合。

Claims (2)

1. ＩｎＰから構成された基板の上に形成されたＩｎＧａＡｓから構成された第１半導体層および前記基板の上に形成されてＧａＡｓＳｂから構成された第２半導体層を備え、前記第１半導体層と前記第２半導体層との間に形成されるトンネル接合によるトンネル電界効果トランジスタであって、
   前記第１半導体層と前記第２半導体層との間に形成されて、ＩｎＰより格子定数が大きなＩｎＧａＡｓＳｂから構成された中間層と、
   前記中間層と前記第２半導体層との間に形成される前記トンネル接合にゲート電界を印加するためのゲート電極と
   を備え、
   前記中間層は、Ｖ族元素におけるＳｂの組成比が０．０１以上０．２以下であり、
   前記第１半導体層、前記中間層、および前記第２半導体層の積層方向の前記中間層の厚さは、１ｎｍ以上１５ｎｍ以下とされていることを特徴とするトンネル電界効果トランジスタ。
2. ＩｎＰから構成された基板の上に形成されたＩｎＧａＡｓから構成された第１半導体層および前記基板の上に形成されてＧａＡｓＳｂから構成された第２半導体層を備え、前記第１半導体層と前記第２半導体層との間に形成されるトンネル接合によるトンネル電界効果トランジスタであって、
   前記第１半導体層と前記第２半導体層との間に形成されて、ＩｎＰより格子定数が大きなＩｎＧａＡｓＳｂから構成された中間層と、
   前記中間層と前記第２半導体層との間に形成される前記トンネル接合にゲート電界を印加するためのゲート電極と
   を備え、
   前記中間層は、ＩＩＩ族元素におけるＩｎの組成比が、０．５３以上であることを特徴とするトンネル電界効果トランジスタ。