JP2010016089A - 電界効果トランジスタ、その製造方法、及び半導体装置 - Google Patents
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Abstract
【解決手段】本発明にかかるJ−FET51は、半絶縁性GaAs基板1上に形成された第1導電型のチャネル層(Siドープn型AlGaAs電子供給層3、7、アンドープAlGaAsスペーサ層4、6、アンドープInGaAsチャネル層5)と、第1導電型のチャネル層上に形成された少なくとも1層以上の半導体層からなる上層半導体層と、上層半導体層に設けられたリセス内、又は上層半導体層の上に形成された第2導電型の半導体層(Cドープp+−GaAs層18)と、第2導電型の半導体層上に接触して設けられたゲート電極19と、上層半導体層の上に接触して設けられた窒化膜16と、窒化膜16上に形成され、窒化膜16よりも膜厚の厚い酸化膜17とを含むゲート絶縁膜と、を備えるものである。
【選択図】図1
Description
初めに、本実施の形態に係るJ−FET51の構成について、図1を用いて説明する。図1は、本実施の形態1に係るJ−FET51の断面図である。図1において、J−FET51は、半絶縁性GaAs基板1上に、バッファー層2(例えば膜厚400nm)、Siドープn型AlGaAs電子供給層3(例えば膜厚4nm)、アンドープAlGaAsスペーサ層4(例えば膜厚2nm)、アンドープInGaAsチャネル層5(例えば膜厚15nm)、アンドープAlGaAsスペーサ層6(例えば膜厚2nm)、Siドープn型AlGaAs電子供給層7(例えば膜厚10nm)、アンドープAlGaAs層8(例えば膜厚5nm)、アンドープGaAs層9(例えば膜厚5nm)、アンドープInGaPストッパー層10(例えば膜厚5nm)、アンドープGaAsゲート埋め込み層11(例えば膜厚15nm)、Siドープn型AlGaAsストッパー層12(例えば膜厚10nm)、及びSiドープn型GaAsキャップ層13(例えば膜厚100nm)が、順次積層されている。
本実施の形態に係るJ−FET54の構成について、図5を用いて説明する。図5は、本実施の形態2に係るJ−FET54の断面図である。実施の形態1では、図1に示すように窒化膜16にはサイドエッチ20が形成されていたが、本実施の形態では、図5に示すようにサイドエッチ20が形成されていない。それ以外の構成については実施の形態1と同様であるため説明を省略する。
本実施の形態に係るJ−FET55の構成について、図6を用いて説明する。図6は、本実施の形態3に係るJ−FET55の断面図である。
本実施の形態に係るJ−FET56の構成について、図7を用いて説明する。図7は、本実施の形態4に係るJ−FET56の断面図である。
本実施の形態に係るJ−FET57の構成について、図8を用いて説明する。図8は、本実施の形態5に係るJ−FET57の断面図である。本実施の形態では、上層半導体層を構成する半導体層のうち、第2リセスが形成される層の構成が実施の形態1と異なっていて、それ以外の構成については実施の形態1と同様であるため説明を省略する。
本実施の形態に係るJ−FET58の構成について、図9を用いて説明する。図9は、本実施の形態6に係るJ−FET58の断面図である。本実施の形態では、上層半導体層の構成が実施の形態1と異なっていて、それ以外の構成については実施の形態1と同様であるため説明を省略する。
本実施の形態に係るJ−FET59の構成について、図10を用いて説明する。図10は、本実施の形態7に係るJ−FET59の断面図である。本実施の形態では、上層半導体層の構成が実施の形態1と異なっていて、それ以外の構成については実施の形態1と同様であるため説明を省略する。
本実施の形態に係るJ−FET60の構成について、図11を用いて説明する。図11は、本実施の形態8に係るJ−FET60の断面図である。
本実施の形態に係るJ−FET61の構成について、図12を用いて説明する。図12は、本実施の形態9に係るJ−FET61の断面図である。本実施の形態では、上層半導体層の構成が実施の形態1と異なっていて、それ以外の構成については実施の形態1と同様であるため説明を省略する。
本実施の形態に係るJ−FET62の構成について、図13を用いて説明する。図13は、本実施の形態10に係るJ−FET62の断面図である。本実施の形態では、チャネル層の構成が実施の形態1と異なっていて、それ以外の構成については実施の形態1と同様であるため説明を省略する。
本実施の形態に係るJ−FET63の構成について、図14を用いて説明する。図14は、本実施の形態11に係るJ−FET63の断面図である。
本実施の形態に係るJ−FET64の構成について、図15を用いて説明する。図15は、本実施の形態12に係るJ−FET64の断面図である。本実施の形態では、上層半導体層を構成する半導体層のうち、第2リセスが形成される層の構成が実施の形態1と異なっていて、それ以外の構成については実施の形態1と同様であるため説明を省略する。
本実施の形態に係るJ−FET65の構成について、図16を用いて説明する。図16は、本実施の形態13に係るJ−FET65の断面図である。
本実施の形態に係るJ−FET66の構成について、図17を用いて説明する。図17は、本実施の形態14に係るJ−FET66の断面図である。本実施の形態では、上層半導体層を構成する半導体層のうち、第2リセスが形成される層の構成が実施の形態13と異なっていて、それ以外の構成については実施の形態13と同様であるため説明を省略する。
本実施の形態に係る半導体装置71の構成について、図18を用いて説明する。図18は、本実施の形態15に係る半導体装置71の断面図である。本実施の形態は、複数のJ−FETが同一基板上に形成された半導体装置に本発明のゲート絶縁膜を適用したものである。
本実施の形態に係る半導体装置72の構成について、図19を用いて説明する。図19は、本実施の形態16に係る半導体装置72の断面図である。本実施の形態では、上層半導体層の構成が実施の形態15と異なっていて、それ以外の構成については実施の形態15と同様であるため説明を省略する。
本実施の形態に係る半導体装置73の構成について、図20を用いて説明する。図20は、本実施の形態17に係る半導体装置73の断面図である。
本実施の形態に係る半導体装置74の構成について、図21を用いて説明する。図21は、本実施の形態18に係る半導体装置74の断面図である。本実施の形態は、J−FETがショットキーゲートFETとモノリシック化された半導体装置に本発明のゲート絶縁膜を適用したものである。本実施の形態では、ゲート絶縁膜の構成が図26に示す従来の半導体装置91と異なっていて、それ以外の構成については従来の半導体装置91と同様であるため説明を省略する。
本実施の形態に係る半導体装置75の構成について、図22を用いて説明する。図22は、本実施の形態19に係る半導体装置75の断面図である。本実施の形態では、上層半導体層の構成が実施の形態74と異なっていて、それ以外の構成については実施の形態74と同様であるため説明を省略する。
3 Siドープn型AlGaAs電子供給層、
4 アンドープAlGaAsスペーサ層、
5 アンドープInGaAsチャネル層、
6 アンドープAlGaAsスペーサ層、
7 Siドープn型AlGaAs電子供給層、
8 アンドープAlGaAs層、9 アンドープGaAs層、
10 アンドープInGaPストッパー層、
11 アンドープGaAsゲート埋め込み層、
12 Siドープn型AlGaAsストッパー層、
13 Siドープn型GaAsキャップ層、
14 ソース電極、15 ドレイン電極、
16 窒化膜、17 酸化膜、18 Cドープp+−GaAs層、
19 ゲート電極、20 サイドエッチ、
21 Siドープn型InGaPストッパー層、
22 ゲート電極、23 アンドープInGaP層、
24 アンドープGaAs層、
25 Cドープp+−AlGaAs層、
26 アンドープAlGaAs層、
27 Siドープn型GaAsチャネル層、
30 酸化膜、31 半絶縁性GaAs基板、
32 窒化膜、33 酸化膜、
34 n+ソース領域、35 n+ドレイン領域、
36 nチャネル領域、37 p+領域、
38 ゲート電極、39 ソース電極、40 ドレイン電極、
41 ゲート庇、42 ゲート寄生容量、43 窒化膜、
44 アンドープAlGaAsストッパー層、
45 アンドープAlGaAs層、46 アンドープGaAs層、
47 ショットキーゲート電極、
50 アイソレーション領域、
51〜69、65a、66a、67a、 J−FET、
68b、69b ショットキーゲートFET、
71〜75 半導体装置、
81〜84 J−FET、
84b ショットキーゲートFET、91 半導体装置
Claims (10)
- 半導体基板上に形成された第1導電型のチャネル層と、
前記第1導電型のチャネル層上に形成された、少なくとも1層以上の半導体層からなる上層半導体層と、
前記上層半導体層に設けられたリセス内、又は前記上層半導体層の上に形成された第2導電型の半導体層と、
前記第2導電型の半導体層上に接触して設けられたゲート電極と、
前記上層半導体層の上に接触して設けられた窒化膜と、前記窒化膜上に形成され、前記窒化膜よりも膜厚の厚い酸化膜とを含むゲート絶縁膜と、を備える電界効果トランジスタ。 - 前記窒化膜の膜厚は、100nm以下である請求項1に記載の電界効果トランジスタ。
- 前記ゲート絶縁膜の膜厚は、200nm以上である請求項1又は2に記載の電界効果トランジスタ。
- 前記上層半導体層を構成する半導体層のうち、最上に位置する半導体層は、Gaを含むことを特徴とする請求項1乃至3のいずれか1項に記載の電界効果トランジスタ。
- 請求項1乃至4のいずれか1項に記載の電界効果トランジスタが同一基板上に複数形成された半導体装置であって、
前記上層半導体層に設けられた第1リセス内に、前記第2導電型の半導体層が設けられている第1電界効果トランジスタと、
前記上層半導体層に設けられた前記第1リセスと異なる深さの第2リセス内に、前記第2導電型の半導体層が形成されている第2電界効果トランジスタと、を有する半導体装置。 - 請求項1乃至4のいずれか1項に記載の電界効果トランジスタが第1電界効果トランジスタとして形成された半導体装置であって、
前記第1電界効果トランジスタと同一基板上に、前記上層半導体層に接触して設けられたショットキーゲート電極を有する第2電界効果トランジスタがさらに形成されている半導体装置。 - 半導体基板上に、第1導電型のチャネル層を形成し、
前記第1導電型のチャネル層上に、Gaを含む上層半導体層を形成し、
前記Gaを含む上層半導体層上に、窒化膜と酸化膜とを形成してゲート絶縁膜を形成し、
前記ゲート絶縁膜をマスクとして、第2導電型の半導体層を選択再成長し、
前記第2導電型の半導体層上に、ゲート電極を形成する電界効果トランジスタの製造方法。 - 前記第2導電型の半導体層を400℃以上の温度で選択再成長することを特徴とする請求項7に記載の電界効果トランジスタの製造方法。
- 前記窒化膜の膜厚は、100nm以下である請求項7又は8に記載の電界効果トランジスタの製造方法。
- 前記ゲート絶縁膜の膜厚は、200nm以上である請求項7乃至9のいずれか1項に記載の電界効果トランジスタの製造方法。
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