JP2000323495A - 接合型電界効果トランジスタ及びその作製方法 - Google Patents
接合型電界効果トランジスタ及びその作製方法Info
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Abstract
(57)【要約】
【課題】 ゲート領域での不純物の拡散深さがばらつか
ないようにした接合型電界効果トランジスタを提供す
る。 【解決手段】 本ＪＦＥＴ３０は、ＧａＡs 基板１２上
の保護膜３２が２層構造として形成されていることを除
いて、従来のＪＦＥＴ１０の構成と同じ構成を備えてい
る。保護膜３２は、第１の保護膜３２ａとして成膜さ
れ、圧縮応力を発生させる膜厚２０ｎｍのＳｉＮ膜と、
第２の保護膜３２ｂとして成膜され、引っ張り応力を発
生させる膜厚２０ｎｍのＳｉＯ2 膜との２層の積層構造
として形成されている。これにより、熱処理による不純
物の拡散時に、応力が相互に打ち消し合うように働い
て、絶縁膜、即ち保護膜の応力がばらつくようなことは
生じない。従って、保護膜の応力のばらつきに起因す
る、不純物の拡散深さのばらつきが発生しなくなり、し
きい値電圧のばらつき等のトランジスタ特性のばらつき
が生じない。
ないようにした接合型電界効果トランジスタを提供す
る。 【解決手段】 本ＪＦＥＴ３０は、ＧａＡs 基板１２上
の保護膜３２が２層構造として形成されていることを除
いて、従来のＪＦＥＴ１０の構成と同じ構成を備えてい
る。保護膜３２は、第１の保護膜３２ａとして成膜さ
れ、圧縮応力を発生させる膜厚２０ｎｍのＳｉＮ膜と、
第２の保護膜３２ｂとして成膜され、引っ張り応力を発
生させる膜厚２０ｎｍのＳｉＯ2 膜との２層の積層構造
として形成されている。これにより、熱処理による不純
物の拡散時に、応力が相互に打ち消し合うように働い
て、絶縁膜、即ち保護膜の応力がばらつくようなことは
生じない。従って、保護膜の応力のばらつきに起因す
る、不純物の拡散深さのばらつきが発生しなくなり、し
きい値電圧のばらつき等のトランジスタ特性のばらつき
が生じない。
Description
【０００１】
【発明の属する技術分野】本発明は、接合型電界効果ト
ランジスタ（以下、簡単にＪＦＥＴと言う）及びその作
製方法に関し、更に詳細には、トランジスタ特性がばら
つかないようにしたＪＦＥＴ及びその作製方法に関する
ものである。
ランジスタ（以下、簡単にＪＦＥＴと言う）及びその作
製方法に関し、更に詳細には、トランジスタ特性がばら
つかないようにしたＪＦＥＴ及びその作製方法に関する
ものである。
【０００２】
【従来の技術】ＧａＡs 基板等の化合物半導体基板上に
形成されたＪＦＥＴは、高周波帯で使用される半導体装
置として注目されている。ここで、図５を参照して、従
来のＪＦＥＴの基本的な構成を説明する。図５はＪＦＥ
Ｔの構成を示すに模式的断面図である。ＪＦＥＴ１０
は、図５に示すように、ＧａＡs 基板１２上に形成され
た素子分離領域（図示せず）により区画された素子形成
領域に形成されており、ＧａＡs基板１２の上層に設け
られたＮ−チャネル１４と、その両端に設けられたＮ+
ソース領域１６及びＮ+ ドレイン領域１８と、Ｎ−チャ
ネル１４の上層の中央領域に設けられたＰ+ 領域２０
と、Ｐ+ 領域２０上に設けられたゲート電極２２と、ソ
ース領域１６及びドレイン領域１８上に設けられたオー
ミック性接続のソース電極２４及びドレイン電極２６と
を備えている。また、ゲート電極２２、ソース電極２４
及びドレイン電極２６を除いて、基板全面にＳｉＮ膜２
８が、保護膜／絶縁膜として設けてある。
形成されたＪＦＥＴは、高周波帯で使用される半導体装
置として注目されている。ここで、図５を参照して、従
来のＪＦＥＴの基本的な構成を説明する。図５はＪＦＥ
Ｔの構成を示すに模式的断面図である。ＪＦＥＴ１０
は、図５に示すように、ＧａＡs 基板１２上に形成され
た素子分離領域（図示せず）により区画された素子形成
領域に形成されており、ＧａＡs基板１２の上層に設け
られたＮ−チャネル１４と、その両端に設けられたＮ+
ソース領域１６及びＮ+ ドレイン領域１８と、Ｎ−チャ
ネル１４の上層の中央領域に設けられたＰ+ 領域２０
と、Ｐ+ 領域２０上に設けられたゲート電極２２と、ソ
ース領域１６及びドレイン領域１８上に設けられたオー
ミック性接続のソース電極２４及びドレイン電極２６と
を備えている。また、ゲート電極２２、ソース電極２４
及びドレイン電極２６を除いて、基板全面にＳｉＮ膜２
８が、保護膜／絶縁膜として設けてある。
【０００３】ＪＦＥＴ１０では、ＳｉＮ膜２８をエッチ
ングしてゲート形成領域上に開口を形成し、次いで、Ｓ
ｉＮ膜２８をマスクとして開口からゲート形成領域にイ
オン注入を行い、次いで熱処理を行って不純物を拡散さ
せ、ｐ+ 領域２０を形成している。
ングしてゲート形成領域上に開口を形成し、次いで、Ｓ
ｉＮ膜２８をマスクとして開口からゲート形成領域にイ
オン注入を行い、次いで熱処理を行って不純物を拡散さ
せ、ｐ+ 領域２０を形成している。
【０００４】ところで、ＪＦＥＴは、更に高周波性能を
向上させるために、ソース領域とドレイン領域間のオン
抵抗の低抵抗化、及び動作の高速性が要求されている。
この要求を満足させる一つの方法として、ゲート長の短
縮化が進んでいる。
向上させるために、ソース領域とドレイン領域間のオン
抵抗の低抵抗化、及び動作の高速性が要求されている。
この要求を満足させる一つの方法として、ゲート長の短
縮化が進んでいる。
【０００５】
【発明が解決しようとする課題】しかし、従来のＪＦＥ
Ｔの作製方法では、イオン注入の後、不純物を熱拡散さ
せる際、保護膜、例えば上述の例ではＳｉＮ膜２８のの
応力のばらつきに起因して、Ｐ+ 領域２０での不純物の
拡散深さがばらつくという問題があった。拡散深さがば
らつくと、結果的に、ＪＦＥＴのゲートしきい値電圧が
ばらつき、ＪＦＥＴの動作マージンの不足、駆動能力の
ばらつきなどの問題が生じる。そして、ゲート長の短縮
化により、熱処理時の保護膜の応力のばらつきに起因す
る、不純物の拡散深さのばらつきがＪＦＥＴの性能上で
無視できなくなっている。そのため、基準を設けてゲー
トしきい値電圧の大小を管理することが必要になり、接
合型電界効果トランジスタの製品歩留の低下を招いてい
る。
Ｔの作製方法では、イオン注入の後、不純物を熱拡散さ
せる際、保護膜、例えば上述の例ではＳｉＮ膜２８のの
応力のばらつきに起因して、Ｐ+ 領域２０での不純物の
拡散深さがばらつくという問題があった。拡散深さがば
らつくと、結果的に、ＪＦＥＴのゲートしきい値電圧が
ばらつき、ＪＦＥＴの動作マージンの不足、駆動能力の
ばらつきなどの問題が生じる。そして、ゲート長の短縮
化により、熱処理時の保護膜の応力のばらつきに起因す
る、不純物の拡散深さのばらつきがＪＦＥＴの性能上で
無視できなくなっている。そのため、基準を設けてゲー
トしきい値電圧の大小を管理することが必要になり、接
合型電界効果トランジスタの製品歩留の低下を招いてい
る。
【０００６】そこで、本発明の目的は、ゲート領域での
不純物の拡散深さがばらつかないようにした接合型電界
効果トランジスタ及びその作製方法に関するものであ
る。
不純物の拡散深さがばらつかないようにした接合型電界
効果トランジスタ及びその作製方法に関するものであ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る接合型電界効果トランジスタは、化合
物半導体基板上に形成された接合型電界効果トランジス
タにおいて、化合物半導体基板上に成膜され、ゲート領
域とゲート電極とを接続させる開口を備えた絶縁膜が、
圧縮応力及び引っ張り応力のいずれか一方の応力を発生
させる第１の絶縁膜と、他方の応力を発生させる第２の
絶縁膜との対からなる積層構造になっていることを特徴
としている。
に、本発明に係る接合型電界効果トランジスタは、化合
物半導体基板上に形成された接合型電界効果トランジス
タにおいて、化合物半導体基板上に成膜され、ゲート領
域とゲート電極とを接続させる開口を備えた絶縁膜が、
圧縮応力及び引っ張り応力のいずれか一方の応力を発生
させる第１の絶縁膜と、他方の応力を発生させる第２の
絶縁膜との対からなる積層構造になっていることを特徴
としている。
【０００８】本発明では、絶縁膜が例えば圧縮応力を発
生させる第１の絶縁膜と引っ張り応力を発生させる第２
の絶縁膜との対からなる積層構造として形成されている
ので、不純物活性化のための熱処理時に、応力が相互に
打ち消し合うように働いて、絶縁膜、即ち保護膜の応力
がばらつくようなことは生じない。よって、保護膜の応
力のばらつきに起因する、不純物の拡散深さのばらつき
が発生しなくなり、しきい値電圧のばらつき等の半導体
装置特性のばらつきが生じない。第１の絶縁膜と第２の
絶縁膜との対は、１対でも、複数対でも良い。また、第
１の絶縁膜と第２の絶縁膜とは、必ずしも相互に異種の
絶縁膜、例えば窒化膜と酸化膜との対でなくても良く、
例えが成膜条件を変えることにより、圧縮応力及び引っ
張り応力のいずれか一方の応力を発生させる第１の絶縁
膜と、他方の応力を発生させる第２の絶縁膜とを成膜で
きる限り、同種の膜、例えば窒化膜であっても良い。
生させる第１の絶縁膜と引っ張り応力を発生させる第２
の絶縁膜との対からなる積層構造として形成されている
ので、不純物活性化のための熱処理時に、応力が相互に
打ち消し合うように働いて、絶縁膜、即ち保護膜の応力
がばらつくようなことは生じない。よって、保護膜の応
力のばらつきに起因する、不純物の拡散深さのばらつき
が発生しなくなり、しきい値電圧のばらつき等の半導体
装置特性のばらつきが生じない。第１の絶縁膜と第２の
絶縁膜との対は、１対でも、複数対でも良い。また、第
１の絶縁膜と第２の絶縁膜とは、必ずしも相互に異種の
絶縁膜、例えば窒化膜と酸化膜との対でなくても良く、
例えが成膜条件を変えることにより、圧縮応力及び引っ
張り応力のいずれか一方の応力を発生させる第１の絶縁
膜と、他方の応力を発生させる第２の絶縁膜とを成膜で
きる限り、同種の膜、例えば窒化膜であっても良い。
【０００９】具体的には、例えば化合物半導体基板がＧ
ａＡs 基板であり、第１の絶縁膜がＳｉＮ膜、かつ第２
の絶縁膜がＳｉＯ2 膜である。
ａＡs 基板であり、第１の絶縁膜がＳｉＮ膜、かつ第２
の絶縁膜がＳｉＯ2 膜である。
【００１０】本発明に係る接合型電界効果トランジスタ
の作製方法は、化合物半導体基板上に形成した接合型電
界効果トランジスタの作製方法において、基板にイオン
注入して、第１の導電型のソース領域及びドレイン領域
をそれぞれ形成する工程と、ソース領域とドレイン領域
との間にイオン注入して第１の導電型のチャネル領域を
形成する工程と、圧縮応力及び引っ張り応力のいずれか
一方の応力を発生させる第１の絶縁膜を基板に成膜する
工程と、他方の応力を発生させる第２の絶縁膜を第１の
絶縁膜上に成膜す工程と、第２の絶縁膜及び第１の絶縁
膜をエッチングしてチャネル領域上にゲート電極形成用
の開口を形成する工程と、開口を介してチャネル領域に
イオン注入して、第２の導電型の領域を形成する工程
と、基板に熱処理を施して、注入した不純物を拡散させ
る工程とを備えることを特徴としている。
の作製方法は、化合物半導体基板上に形成した接合型電
界効果トランジスタの作製方法において、基板にイオン
注入して、第１の導電型のソース領域及びドレイン領域
をそれぞれ形成する工程と、ソース領域とドレイン領域
との間にイオン注入して第１の導電型のチャネル領域を
形成する工程と、圧縮応力及び引っ張り応力のいずれか
一方の応力を発生させる第１の絶縁膜を基板に成膜する
工程と、他方の応力を発生させる第２の絶縁膜を第１の
絶縁膜上に成膜す工程と、第２の絶縁膜及び第１の絶縁
膜をエッチングしてチャネル領域上にゲート電極形成用
の開口を形成する工程と、開口を介してチャネル領域に
イオン注入して、第２の導電型の領域を形成する工程
と、基板に熱処理を施して、注入した不純物を拡散させ
る工程とを備えることを特徴としている。
【００１１】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。ＪＦＥＴの実施形態例 本実施形態例は、本発明に係る接合型電界効果トランジ
スタの実施形態の一例であって、ＧａＡｓ基板上に形成
したＮチャネルのＪＦＥＴの例である。図１は、本実施
形態例のＪＦＥＴの構成を示す模式的基板断面図であ
る。本実施形態例のＪＦＥＴ３０は、ＧａＡs 基板１２
上の保護膜３２が２層構造として形成されていることを
除いて、従来のＪＦＥＴ１０の構成と同じ構成を備えて
いる。
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。ＪＦＥＴの実施形態例 本実施形態例は、本発明に係る接合型電界効果トランジ
スタの実施形態の一例であって、ＧａＡｓ基板上に形成
したＮチャネルのＪＦＥＴの例である。図１は、本実施
形態例のＪＦＥＴの構成を示す模式的基板断面図であ
る。本実施形態例のＪＦＥＴ３０は、ＧａＡs 基板１２
上の保護膜３２が２層構造として形成されていることを
除いて、従来のＪＦＥＴ１０の構成と同じ構成を備えて
いる。
【００１２】保護膜３２は、第１の保護膜３２ａとして
成膜され、圧縮応力を発生させる膜厚２０ｎｍのＳｉＮ
膜と、第２の保護膜３２ｂとして成膜され、引っ張り応
力を発生させる膜厚２０ｎｍのＳｉＯ2 膜との２層の積
層構造として形成されている。これにより、熱処理によ
る不純物の拡散時に、応力が相互に打ち消し合うように
働いて、絶縁膜、即ち保護膜の応力がばらつくようなこ
とは生じない。従って、保護膜の応力のばらつきに起因
する、不純物の拡散深さのばらつきが発生しなくなり、
しきい値電圧のばらつき等の半導体装置特性のばらつき
が生じない。
成膜され、圧縮応力を発生させる膜厚２０ｎｍのＳｉＮ
膜と、第２の保護膜３２ｂとして成膜され、引っ張り応
力を発生させる膜厚２０ｎｍのＳｉＯ2 膜との２層の積
層構造として形成されている。これにより、熱処理によ
る不純物の拡散時に、応力が相互に打ち消し合うように
働いて、絶縁膜、即ち保護膜の応力がばらつくようなこ
とは生じない。従って、保護膜の応力のばらつきに起因
する、不純物の拡散深さのばらつきが発生しなくなり、
しきい値電圧のばらつき等の半導体装置特性のばらつき
が生じない。
【００１３】ＪＦＥＴの作製方法の実施形態例 本実施形態例は、ＧａＡｓ基板上にＮチャネルのＪＦＥ
Ｔを作製する例に適用した、本発明に係る接合型電界効
果トランジスタの作製方法の実施形態の一例であって、
図２（ａ）から（ｃ）、図３（ｄ）から（ｆ）、及び図
４（ｇ）と（ｈ）は、本実施形態例の方法に従ってＮチ
ャネルのＪＦＥＴを作製する際の工程毎の模式的基板断
面図である。先ず、イオン注入時のダメージ緩和を目的
として、図２（ａ）に示すように、ＧａＡｓ基板１２上
に第１保護膜１３として膜厚５０ｎｍ程度のＳｉＮ膜を
プラズマＣＶＤ法等により成膜する。次に、図２（ｂ）
に示すように、ソース形成領域及びドレイン形成領域を
開口したレジストパターン１５を形成し、イオン注入装
置を使い、加速エネルギー１５０ＫｅＶ、ドーズ量３×
１０13／ｃｍ2 のイオン注入条件でＮ型不純物としてＳ
ｉを注入して、ソース領域１６及びドレイン領域１８を
形成する。
Ｔを作製する例に適用した、本発明に係る接合型電界効
果トランジスタの作製方法の実施形態の一例であって、
図２（ａ）から（ｃ）、図３（ｄ）から（ｆ）、及び図
４（ｇ）と（ｈ）は、本実施形態例の方法に従ってＮチ
ャネルのＪＦＥＴを作製する際の工程毎の模式的基板断
面図である。先ず、イオン注入時のダメージ緩和を目的
として、図２（ａ）に示すように、ＧａＡｓ基板１２上
に第１保護膜１３として膜厚５０ｎｍ程度のＳｉＮ膜を
プラズマＣＶＤ法等により成膜する。次に、図２（ｂ）
に示すように、ソース形成領域及びドレイン形成領域を
開口したレジストパターン１５を形成し、イオン注入装
置を使い、加速エネルギー１５０ＫｅＶ、ドーズ量３×
１０13／ｃｍ2 のイオン注入条件でＮ型不純物としてＳ
ｉを注入して、ソース領域１６及びドレイン領域１８を
形成する。
【００１４】次いで、レジストパターン１５を除去した
後、図２（ｃ）に示すように、ソース領域１６、ドレイ
ン領域１８を含んだチャネル形成領域を開口するレジス
トパターン１９を形成し、Ｎ型不純物としてＳｉを加速
エネルギー１００ＫｅＶ、ドーズ量１．５×１０13／ｃ
ｍ2 のイオン注入条件で注入して、チャネル領域１４を
形成する。尚、本実施形態例では、図２（ｃ）に示すよ
うに、チャネル形成領域の開口幅をソース領域１６、ド
レイン領域１８の外側までとしているが、必ずしもこの
ようにする必要はなく、ソース領域１６及びドレイン領
域１８の少なくとも一部を開口するようにすれば良い。
後、図２（ｃ）に示すように、ソース領域１６、ドレイ
ン領域１８を含んだチャネル形成領域を開口するレジス
トパターン１９を形成し、Ｎ型不純物としてＳｉを加速
エネルギー１００ＫｅＶ、ドーズ量１．５×１０13／ｃ
ｍ2 のイオン注入条件で注入して、チャネル領域１４を
形成する。尚、本実施形態例では、図２（ｃ）に示すよ
うに、チャネル形成領域の開口幅をソース領域１６、ド
レイン領域１８の外側までとしているが、必ずしもこの
ようにする必要はなく、ソース領域１６及びドレイン領
域１８の少なくとも一部を開口するようにすれば良い。
【００１５】次に、レジストパターン１９及び第１保護
膜１３を除去した後、熱処理を行って、注入した不純物
の活性化を行う。熱処理の条件としては、８５０℃の温
度で２０分行う。
膜１３を除去した後、熱処理を行って、注入した不純物
の活性化を行う。熱処理の条件としては、８５０℃の温
度で２０分行う。
【００１６】次に、図３（ｄ）に示すように、応力が圧
縮方向に働く膜厚２０ｎｍ程度のＳｉＮ膜をプラズマＣ
ＶＤ法等により第２保護膜３２ａとして基板全面に成膜
する。更に、応力が引っ張り方向に働く膜厚２０ｎｍ程
度のＳｉＯ2 膜を第３保護膜３２ｂとしてプラズマＣＶ
Ｄ法等により第２保護膜３２ａ上に成膜して、図３
（ｅ）に示すように、２層積層構造の保護膜３２を形成
する。続いて、ゲート形成領域を開口するレジストパタ
ーン３３を第３保護膜３２ｂ上に形成し、ＣＦ4 等のフ
ッ素系ガスを使用して、第３の保護膜３２ｂ及び第２保
護膜３２ｂをエッチングして、図３（ｆ）に示すよう
に、チャネル領域１４を露出させる開口３４を形成す
る。
縮方向に働く膜厚２０ｎｍ程度のＳｉＮ膜をプラズマＣ
ＶＤ法等により第２保護膜３２ａとして基板全面に成膜
する。更に、応力が引っ張り方向に働く膜厚２０ｎｍ程
度のＳｉＯ2 膜を第３保護膜３２ｂとしてプラズマＣＶ
Ｄ法等により第２保護膜３２ａ上に成膜して、図３
（ｅ）に示すように、２層積層構造の保護膜３２を形成
する。続いて、ゲート形成領域を開口するレジストパタ
ーン３３を第３保護膜３２ｂ上に形成し、ＣＦ4 等のフ
ッ素系ガスを使用して、第３の保護膜３２ｂ及び第２保
護膜３２ｂをエッチングして、図３（ｆ）に示すよう
に、チャネル領域１４を露出させる開口３４を形成す
る。
【００１７】次いで、レジストパターン３３を除去した
後、拡散炉にてＰ型不純物としてイオン注入したＺｎの
気相拡散を行い、図４（ｇ）に示すように、ゲート領域
となるＰ+ 不純物層２０を形成する。尚、レジストパタ
ーン３３を除去した後、Ｐ型不純物としてＺｎイオンを
イオン注入しても良い。従来は、このＰ型不純物の熱拡
散の際、マスクとなる保護膜２８（図５参照）の応力に
より、Ｐ+ 不純物層２０の拡散深さにバラツキが生じ、
最終的にはＪＦＥＴの特性ばらつきとして問題になって
いた。一方、本実施形態例では、熱処理による不純物の
拡散時に、２種類の保護膜、第２保護膜３２ａと第３保
護膜３２ｂの応力の向きが相互に反対であるから、相互
に打ち消し合って、Ｐ+ 不純物層２０に加わる応力が低
減するので、応力ばらつきに起因する拡散深さのばらつ
きが、大幅に低減する。
後、拡散炉にてＰ型不純物としてイオン注入したＺｎの
気相拡散を行い、図４（ｇ）に示すように、ゲート領域
となるＰ+ 不純物層２０を形成する。尚、レジストパタ
ーン３３を除去した後、Ｐ型不純物としてＺｎイオンを
イオン注入しても良い。従来は、このＰ型不純物の熱拡
散の際、マスクとなる保護膜２８（図５参照）の応力に
より、Ｐ+ 不純物層２０の拡散深さにバラツキが生じ、
最終的にはＪＦＥＴの特性ばらつきとして問題になって
いた。一方、本実施形態例では、熱処理による不純物の
拡散時に、２種類の保護膜、第２保護膜３２ａと第３保
護膜３２ｂの応力の向きが相互に反対であるから、相互
に打ち消し合って、Ｐ+ 不純物層２０に加わる応力が低
減するので、応力ばらつきに起因する拡散深さのばらつ
きが、大幅に低減する。
【００１８】次いで、ゲート電極となる金属膜２２を成
膜し、パターンニングを行って、ゲート電極２２を形成
する。また、ソース領域１６とドレイン領域１８上の第
２保護膜３２ａと第３保護膜３２ｂに開口３５、３６を
形成し、更に電極となる金属膜を成膜し、パターンニン
グを行って、ソース電極２４、ドレイン電極２６を形成
する。これにより、図１に示すＮチャネルのＪＦＥＴ３
０を形成することができる。尚、説明の便宜上、図１で
は、第２保護膜３２ａは第１保護膜３２ａ、第３保護膜
３２ｂは第２保護膜３２ｂとなっている。
膜し、パターンニングを行って、ゲート電極２２を形成
する。また、ソース領域１６とドレイン領域１８上の第
２保護膜３２ａと第３保護膜３２ｂに開口３５、３６を
形成し、更に電極となる金属膜を成膜し、パターンニン
グを行って、ソース電極２４、ドレイン電極２６を形成
する。これにより、図１に示すＮチャネルのＪＦＥＴ３
０を形成することができる。尚、説明の便宜上、図１で
は、第２保護膜３２ａは第１保護膜３２ａ、第３保護膜
３２ｂは第２保護膜３２ｂとなっている。
【００１９】本実施形態例では、本発明の例としてＳｉ
Ｎ膜とＳｉＯ2 膜による応力緩和を示したが、ＣＶＤ成
膜条件の制御により、ＳｉＮ膜単独で応力の向きが相互
に異なる２層構造を構成することもできる。また、応力
緩和を目的として、異なる応力の膜を３層以上で構成し
ても、同じ効果が得られる。
Ｎ膜とＳｉＯ2 膜による応力緩和を示したが、ＣＶＤ成
膜条件の制御により、ＳｉＮ膜単独で応力の向きが相互
に異なる２層構造を構成することもできる。また、応力
緩和を目的として、異なる応力の膜を３層以上で構成し
ても、同じ効果が得られる。
【００２０】
【発明の効果】本発明によれば、化合物半導体基板上に
成膜され、ゲート領域とゲート電極とを接続させる開口
を備えた絶縁膜が、圧縮応力及び引っ張り応力のいずれ
か一方の応力を発生させる第１の絶縁膜と、他方の応力
を発生させる第２の絶縁膜との対からなる積層構造にな
っていることにより、絶縁膜の応力が相互に打ち消し合
って、以下の効果を奏する。 １）不純物の熱拡散時のゲート領域の拡散深さばらつき
がなくなり、ゲートしきい値電圧等のトランジスタ特性
が均一になる。 ２）トランジスタ特性の均一化により、接合型電界効果
トランジスタの製品歩留を向上させることができる。 ３）応力による増速拡散を低減出来るので、より浅い拡
散深さの高速動作用の接合型電界効果トランジスタを実
現することができる。 本発明方法は、本発明に係る接合型電界効果トランジス
タの作製に最適な方法を実現している。
成膜され、ゲート領域とゲート電極とを接続させる開口
を備えた絶縁膜が、圧縮応力及び引っ張り応力のいずれ
か一方の応力を発生させる第１の絶縁膜と、他方の応力
を発生させる第２の絶縁膜との対からなる積層構造にな
っていることにより、絶縁膜の応力が相互に打ち消し合
って、以下の効果を奏する。 １）不純物の熱拡散時のゲート領域の拡散深さばらつき
がなくなり、ゲートしきい値電圧等のトランジスタ特性
が均一になる。 ２）トランジスタ特性の均一化により、接合型電界効果
トランジスタの製品歩留を向上させることができる。 ３）応力による増速拡散を低減出来るので、より浅い拡
散深さの高速動作用の接合型電界効果トランジスタを実
現することができる。 本発明方法は、本発明に係る接合型電界効果トランジス
タの作製に最適な方法を実現している。
【図１】実施形態例のＪＦＥＴの構成を示す模式的基板
断面図である。
断面図である。
【図２】図２（ａ）から（ｃ）は、それぞれ、実施形態
例の方法に従ってＮチャネルのＪＦＥＴを作製する際の
工程毎の模式的基板断面図である。
例の方法に従ってＮチャネルのＪＦＥＴを作製する際の
工程毎の模式的基板断面図である。
【図３】図３（ｄ）から（ｆ）は、それぞれ、図２
（ｃ）に続いて、実施形態例の方法に従ってＮチャネル
のＪＦＥＴを作製する際の工程毎の模式的基板断面図で
ある。
（ｃ）に続いて、実施形態例の方法に従ってＮチャネル
のＪＦＥＴを作製する際の工程毎の模式的基板断面図で
ある。
【図４】図４（ｇ）と（ｈ）は、それぞれ、図３（ｆ）
に続いて、実施形態例の方法に従ってＮチャネルのＪＦ
ＥＴを作製する際の工程毎の模式的基板断面図である。
に続いて、実施形態例の方法に従ってＮチャネルのＪＦ
ＥＴを作製する際の工程毎の模式的基板断面図である。
【図５】従来のＪＦＥＴの構成を示す模式的基板断面図
である。
である。
１０……従来のＪＦＥＴ、１２……ＧａＡs 基板、１３
……第１の保護膜、１４……Ｎ−チャネル、１５……レ
ジストパターン、１６……Ｎ+ ソース領域、１８……Ｎ
+ ドレイン領域、１９……レジストパターン、２０……
Ｐ+ 領域、２２……ゲート電極、２４……ソース電極、
２６……ドレイン電極、２８……ＳｉＮ膜、３０……実
施形態例のＪＦＥＴ、３２……保護膜、３２ａ……第１
の保護膜、３２ｂ……第２の保護膜、３３……レジスト
パターン、３４……開口。
……第１の保護膜、１４……Ｎ−チャネル、１５……レ
ジストパターン、１６……Ｎ+ ソース領域、１８……Ｎ
+ ドレイン領域、１９……レジストパターン、２０……
Ｐ+ 領域、２２……ゲート電極、２４……ソース電極、
２６……ドレイン電極、２８……ＳｉＮ膜、３０……実
施形態例のＪＦＥＴ、３２……保護膜、３２ａ……第１
の保護膜、３２ｂ……第２の保護膜、３３……レジスト
パターン、３４……開口。
Claims (3)
- 【請求項１】 化合物半導体基板上に形成された接合型
電界効果トランジスタにおいて、 化合物半導体基板上に成膜され、ゲート領域とゲート電
極とを接続させる開口を備えた絶縁膜が、圧縮応力及び
引っ張り応力のいずれか一方の応力を発生させる第１の
絶縁膜と、他方の応力を発生させる第２の絶縁膜との対
からなる積層構造になっていることを特徴とする接合型
電界効果トランジスタ。 - 【請求項２】 化合物半導体基板がＧａＡs 基板であ
り、第１の絶縁膜がＳｉＮ膜、かつ第２の絶縁膜がＳｉ
Ｏ2 膜であることを特徴とする請求項１に記載の接合型
電界効果トランジスタ。 - 【請求項３】 化合物半導体基板上に形成した接合型電
界効果トランジスタの作製方法において、 基板にイオン注入して、第１の導電型のソース領域及び
ドレイン領域をそれぞれ形成する工程と、 ソース領域とドレイン領域との間にイオン注入して第１
の導電型のチャネル領域を形成する工程と、 圧縮応力及び引っ張り応力のいずれか一方の応力を発生
させる第１の絶縁膜を基板に成膜する工程と、 他方の応力を発生させる第２の絶縁膜を第１の絶縁膜上
に成膜す工程と、 第２の絶縁膜及び第１の絶縁膜をエッチングしてチャネ
ル領域上にゲート電極形成用の開口を形成する工程と、 開口を介してチャネル領域にイオン注入して、第２の導
電型の領域を形成する工程と、 基板に熱処理を施して、注入した不純物を拡散させる工
程とを備えることを特徴とする接合型電界効果トランジ
スタの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11126697A JP2000323495A (ja) | 1999-05-07 | 1999-05-07 | 接合型電界効果トランジスタ及びその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11126697A JP2000323495A (ja) | 1999-05-07 | 1999-05-07 | 接合型電界効果トランジスタ及びその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323495A true JP2000323495A (ja) | 2000-11-24 |
Family
ID=14941621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11126697A Pending JP2000323495A (ja) | 1999-05-07 | 1999-05-07 | 接合型電界効果トランジスタ及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323495A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004055905A1 (ja) * | 2002-12-16 | 2004-07-01 | Nec Corporation | 電界効果トランジスタ |
| JP2007073656A (ja) * | 2005-09-06 | 2007-03-22 | Nippon Telegr & Teleph Corp <Ntt> | 窒化物半導体を用いたヘテロ構造電界効果トランジスタ |
| WO2007091301A1 (ja) | 2006-02-07 | 2007-08-16 | Fujitsu Limited | 半導体装置とその製造方法 |
| JP4888115B2 (ja) * | 2004-02-20 | 2012-02-29 | 日本電気株式会社 | 電界効果トランジスタ |
| US8587027B2 (en) | 2008-07-02 | 2013-11-19 | Renesas Electronics Corporation | Field effect transistor, method of manufacturing the same, and semiconductor device |
-
1999
- 1999-05-07 JP JP11126697A patent/JP2000323495A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7973335B2 (en) | 2002-12-16 | 2011-07-05 | Nec Corporation | Field-effect transistor having group III nitride electrode structure |
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| EP2325871A2 (en) | 2006-02-07 | 2011-05-25 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US7960763B2 (en) | 2006-02-07 | 2011-06-14 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US8163653B2 (en) | 2006-02-07 | 2012-04-24 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US8227838B2 (en) | 2006-02-07 | 2012-07-24 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US8399361B2 (en) | 2006-02-07 | 2013-03-19 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US8587027B2 (en) | 2008-07-02 | 2013-11-19 | Renesas Electronics Corporation | Field effect transistor, method of manufacturing the same, and semiconductor device |
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