JPH0955495A - トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 オフセットドレイン構造を有するトランジス
タについて、短チャネル効果を抑制したトランジスタ及
びその製造方法を提供する。 【解決手段】 半導体基板１１のトランジスタチャネ
ル領域１６とドレイン領域１７ｂ，３２ｂとの間に、該
ドレイン領域の不純物濃度よりも低濃度の不純物領域を
なすオフセットドレイン領域１４を設け、該オフセット
ドレイン領域は半導体基板の表面から深さ方向に向かっ
て次第に低濃度となるプロファイル２１に形成し、チャ
ネル領域をオフセット領域下部に形成する。オフセッ
トドレイン領域を形成すべき部分を、絶縁部により囲う
工程と、該オフセットドレイン２領域を形成すべき部分
に比較的低濃度の不純物領域を形成し、処理を行って基
板表面から深さ方向に向かって次第に低濃度となる不純
物プロファイルを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トランジスタ及び
その製造方法に関する。本発明は、例えば、ＭＯＳ型ト
ランジスタ等として具体化できるもので、特に、高耐圧
・高能力のトランジスタとして好適に利用することがで
きる。なお本明細書中、「ＭＯＳ」の語は「金属−酸化
物−半導体」に限らず、一般に「導電材−絶縁材−半導
体」の構造を総称するものとして用いられる。

【０００２】

【従来の技術】従来、ＭＯＳ型の高耐圧・高能力トラン
ジスタとしては、トランジスタチャネル領域とドレイン
領域との間にオフセットドレインと呼ぶドレイン不純物
濃度に比べ比較的低濃度の不純物領域を設けることによ
り、チャネルのドレイン端における電界強度を緩和し、
トランジスタ信頼性を高めた構造が用いられている。

【０００３】図７ないし図１１には、そのようなＭＯＳ
型高耐圧トランジスタの従来方法による製造方法を示
す。これはＬＯＣＯＳ−Ｏｆｆｓｅｔ法と称される手法
による製法例である。

【０００４】図に従い各製造工程の概略を説明する。Ｐ
型基板１（またはＰ型ウェル（Ｗｅｌｌ）領域）表面
に、ＳｉＯ₂ 薄膜２、ＳｉＮ薄膜３を、それぞれ熱酸
化、ＣＶＤ法等の堆積等により形成する（図７）。

【０００５】ＳｉＮ薄膜３を、フォトリソグラフィーに
よるレジストのパターンニング、及びこのレジストマス
クを用いたエッチング等の工程によりパターニングす
る。このパターニングにより、図８の領域４及び領域５
の部分でＳｉＮ薄膜３が除去される。この除去された部
分の内、符号４で示す領域は、ＭＯＳ型高耐圧トランジ
スタのオフセットドレイン部４となる部分であり、また
符号５で示す領域は、フィールド領域５となる部分であ
る。

【０００６】オフセットドレイン部４に、フォトリソグ
ラフィー技術によりレジストパターンを形成し、これを
マスクとするイオン注入などの工程により、比較的低濃
度のＮ型不純物領域２′を形成する。一方、ＳｉＮ薄膜
３が除去されない領域の内、符号６で示す部分は、ＭＯ
Ｓ型高耐圧トランジスタのチャネル領域６であり、また
符号７で示す部分は、ソース／ドレイン領域となる（図
８）。

【０００７】次に図９を参照する。図８の構造を形成し
た後、熱酸化、熱拡散等の工程により、ＳｉＮ薄膜３を
耐酸化マスクとして、オフセットドレイン部４、及びフ
ィールド領域５に、約５００ｎｍの酸化膜３１ａ，３１
ｂを形成する。これらの工程により、フィールド領域５
による素子分離領域（酸化膜３１ｂによる）が形成され
るとともに、オフセットドレイン部４では、チャネルの
ドレイン端における電界強度を緩和し、トランジスタの
高信頼性を得るための不純物プロファイル２０が形成さ
れる。すなわち、熱酸化、熱拡散にともなうＮ型不純物
の拡散現象により、オフセットドレイン部４には、チャ
ネル領域６に向かって、次第に低濃度となる不純物プロ
ファイル２０が形成され、これによりチャネルのドレイ
ン端におけるホットキャリア発生の原因となる高電界領
域の形成を抑制する。このようなオフセットドレインの
形成方法を、ＬＯＣＯＳ−Ｏｆｆｓｅｔ法と呼ぶ。

【０００８】従って上記不純物イオン注入によるＮ型領
域の形成については、チャネルのドレイン端における不
純物濃度が十分低濃度となるように調節する必要があ
る。即ち不純物領域を比較的低濃度に形成する必要があ
る。マスクとして用いたＳｉＮ薄膜３は、エッチング等
により除去する。以上により図９の構造となる。

【０００９】次に、チャネル領域６表面に、しきい値調
節用の不純物イオン注入を行い（このイオン注入部を図
に符号２２で示す）、更にゲート絶縁膜８の形成などを
行う。更に、ポリＳｉ等のゲート材の形成（例えばＣＶ
Ｄによる堆積）、フォトリソグラフィー技術によるレジ
ストのパターニング、及び得られたレジストマスクを用
いたゲート材のエッチングによるパターニングなどの工
程により、ゲート電極９を形成する（図１０）。

【００１０】ソース／ドレイン領域７には、フォトリソ
グラフィー技術によるレジストパターンの形成、及びイ
オン注入などの工程によって、Ｎ型の高濃度不純物領域
が形成される（図１１）。

【００１１】以上のような方法により、ＭＯＳ型高耐圧
トランジスタの製造が行われる。

【００１２】

【発明が解決しようとする課題】以上述べたような従来
方法によるＭＯＳ型高耐圧トランジスタの製造方法によ
れば、形成されたオフセットドレイン部４は、チャネル
方向に広がるＮ型不純物の分布を熱拡散に基づく不純物
分布２０によって形成するため、ゲート電極によって制
御されるチャネル領域の減少、すなわち短チャネル効果
が顕著となる。従って、しきい値以下でのリーク電流の
増加などが問題となる。

【００１３】本発明は上記事情に鑑みてなされたもの
で、オフセットドレイン構造を有するトランジスタにつ
いて、ゲート電極によって制御されるチャネル領域の減
少である短チャネル効果を抑制でき、よってリーク電流
の問題などの生じないトランジスタを提供することを目
的とし、また、このようなトランジスタの一般的工程に
よる製造方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明のトランジスタ
は、半導体基板のトランジスタチャネル領域とドレイン
領域との間に、該ドレイン領域の不純物濃度よりも低濃
度の不純物領域をなすオフセットドレイン領域を設けた
トランジスタ（例えばＭＯＳ型トランジスタ）におい
て、該オフセットドレイン領域は半導体基板の表面から
深さ方向に向かって次第に低濃度となるプロファイルに
形成するとともに、チャネル領域をオフセット領域下部
に形成することによって、上記目的を達成するものであ
る。

【００１５】本発明のトランジスタの製造方法は、トラ
ンジスタチャネル領域とドレイン領域との間に、該ドレ
イン領域の不純物濃度よりも低濃度の不純物領域をなす
オフセットドレイン領域を設けたトランジスタ（例えば
ＭＯＳ型トランジスタ）の製造方法において、オフセッ
トドレイン領域を形成すべき部分を、絶縁部により囲う
工程と、該オフセットドレイン２領域を形成すべき部分
に比較的低濃度の不純物領域（例えばＮ型不純物領域）
を形成し、処理（例えば熱処理）を行って半導体基板の
表面から深さ方向に向かって次第に低濃度となる不純物
プロファイルを形成する工程とを備えることを特徴とす
るトランジスタの製造方法であって、これにより上記目
的を達成するものである。

【００１６】この場合、上記オフセットドレイン領域を
形成すべき部分を絶縁部により囲う工程は、絶縁部を形
成すべき部分に溝を形成し、この部分を酸化することに
より行う構成とすることができる。

【００１７】更にこの場合に、不純物プロファイルの制
御を、形成する溝の深さと、熱拡散処理条件とにより制
御する構成とすることができる。

【００１８】

【作用】本発明によれば、トランジスタチャネル領域と
ドレイン領域との間に、該ドレイン領域の不純物濃度よ
りも低濃度の不純物領域をなすオフセットドレイン領域
を設けたＭＯＳ型等のトランジスタにおいて、該オフセ
ットドレイン領域は半導体基板の表面から深さ方向に向
かって次第に低濃度となるプロファイルに形成するとと
もに、チャネル領域をオフセット領域下部に形成したの
で、短チャネル効果を抑制し、リーク電流などを防止で
きる。

【００１９】また、本発明のトランジスタの製造方法に
よれば、オフセットドレインを形成すべき領域を絶縁部
で囲まれた構造とし、言わば島（ｉｓｌａｎｄ）状にす
るので、ここにおいて制御状良く所定の不純物分布を得
ることができる。

【００２０】また、オフセットドレインを形成すべき領
域を絶縁部で囲う構造とする場合に、溝を形成してここ
を酸化することにより当該構造とすることができ、その
場合には、溝の深さにより、また熱拡散処理の条件によ
り、不純物プロファイルを制御するように構成できる。

【００２１】

【発明の実施の形態】以下本発明の具体的な実施例につ
いて説明することにより、本発明を更に詳述する。但し
当然のことではあるが、本発明は以下の実施例により限
定を受けるものではない。

【００２２】実施例１ 本実施例においては、ＭＯＳ型高耐圧トランジスタの製
造において、以下のような構成の採用により、従来技術
の問題点を解決するものである。図１に本実施例のトラ
ンジスタ構造を示し、図２ないし図６に本実施例におけ
るデバイス製造プロセスを示す。

【００２３】本実施例は、図１に示すように、半導体基
板１１のトランジスタチャネル領域１６とドレイン領域
１７ｂ（高濃度不純物領域３２ｂ）との間に、該ドレイ
ン領域１７ｂの不純物濃度よりも低濃度の不純物領域を
なすオフセットドレイン領域１４を設けた構成のＭＯＳ
型トランジスタにおいて、該オフセットドレイン領域１
４は、半導体基板１１の表面から深さ方向に向かって次
第に低濃度となるプロファイルに形成した不純物領域２
１により構成するとともに、チャネル領域１６をオフセ
ット領域１４の下部に形成するようにしたものである。

【００２４】また本実施例においては、次の製造工程を
とることにより、上記トランジスタ構造を一般的なプロ
セス構造で得ている。

【００２５】すなわち、本実施例に係るＭＯＳ型高耐圧
トランジスタの製造工程について、図１及び製造工程を
順に示す図２ないし図６を参照して説明すると、次のと
おりである。

【００２６】図２に示すように、Ｐ型基板１１（または
基板中のＰ型ウェル（Ｗｅｌｌ）領域）表面にＳｉＯ₂
薄膜１２を熱酸化等により形成し、更にＳｉＮ薄膜１３
をＣＶＤ法等により堆積して形成する。

【００２７】次に図３を参照する。フォトリソグラフィ
ー技術によるレジストパターニング及びこのレジストを
マスクしたエッチング等の工程により、ＳｉＮ薄膜１３
をパターニングする。この時、パターニングによりＳｉ
Ｎ薄膜の除去された領域をさらにＳｉ基板中にまでエッ
チング溝を掘りこむ。溝を掘りこんだ部分を符号１３
ａ，１３ｂ，１３ｃで示す。この内、符号１３ｂで示す
領域は、後に述べるように高耐圧トランジスタのチャネ
ルとなる部分１６である。この符号１３ｂで示す部分の
溝の幅Ｌは、トランジスタゲート長に相当する設計パラ
メータである。また、ＳｉＮ薄膜１３が残存している部
分の内、符号１４で示す部分は、ＭＯＳ型高耐圧トラン
ジスタのオフセットドレイン部となるものである。この
時に形成する各溝の深さＤは、後に述べるように、高耐
圧トランジスタ構造の設計パラメータとなる。

【００２８】次に図４に示すように、ＳｉＮ薄膜１３を
耐酸化マスクとした酸化工程により、チャネル部１６、
及びフィールド領域１５に、チャネル部に堀りこんだ溝
の深さを埋め込む程度の厚さで酸化膜３１ａ，３１ｂを
形成する。ここでは熱酸化工程を用いた。これらの工程
により、フィールド領域１５には、酸化膜３１ａにより
素子分離領域が形成されるとともに、オフセットドレイ
ン部１４は、酸化膜で囲まれた（すなわちフィールド領
域１５の酸化膜１３ａ及びチャネル領域に対応する部分
の酸化膜３１ｂに囲まれた）、島状の半導体領域（ここ
ではＳｉ基板領域）となる。

【００２９】次に、図５を参照する。ＭＯＳ型高耐圧ト
ランジスタのオフセットドレイン部１４に、フォトリソ
グラフィー技術によるレジストマスク形成、及びこれを
用いたイオン注入などの工程により、比較的低濃度のＮ
型不純物領域２１を形成する。その後、熱拡散により、
このＮ型不純物領域２１は、Ｓｉ基板の表面から深さ方
向に向かって拡散し、よって、基板１１の表面から深さ
方向に向かって次第に低濃度となる不純物プロファイル
で形成される。この結果、オフセットドレイン部１４に
は、チャネル領域１６に向かって、次第に低濃度となる
不純物プロファイルが形成される。これにより、チャネ
ルのドレイン端におけるホットキャリア発生の原因とな
る高電界領域の形成が抑制される。このとき、前記説明
した溝の深さＤと、熱拡散条件とにより、オフセットド
レイン部１４の不純物濃度分布は、任意に制御すること
ができる。従ってチャネル領域１６に不純物が広がらな
いように制御することによって、短チャネル効果の制御
を行うことができる。なお、ソース１７ａ側にも、同様
なプロファイルの不純物領域２１′が形成されることに
なる。

【００３０】次に、図６に示すように、チャネル領域１
６上の酸化膜３１ｂを、フォトリソグラフィー技術によ
るレジストマスクの形成、及びこれを用いたエッチング
等の工程により除去する。更にしきい値調節用の不純物
イオン注入（図に符号２２で示すイオン注入部参照）、
及びゲート絶縁膜１８のエッチングなどによる形成を行
い、更にゲート電極１９を、ポリＳｉ等のゲート材のＣ
ＶＤ等による形成、フォトリソグラフィー技術によるレ
ジストマスクの形成、これを用いてのエッチングによる
ゲート材のパターニングなどの工程により形成する。

【００３１】次に、フォトリソグラフィー技術によるレ
ジストマスクの形成、及びこれを用いたイオン注入など
の工程により、ソース／ドレイン領域１７ａ，１７ｂへ
の不純物イオン注入を行い、Ｎ型の高濃度不純物領域３
２ａ，３２ｂを形成する。以上により、図１のトランジ
スタ構造が得られる。

【００３２】以上述べたように、本実施例のＭＯＳ型高
耐圧トランジスタは、制御された不純物領域２１が、チ
ャネル領域に向かって次第に低濃度となる不純物プロフ
ァイルを有し、オフセットドレイン領域１４のチャネル
端におけるその不純物プロファイルは、トランジスタ信
頼性を確保するための最適化されている。また、チャネ
ル部分へのオフセットドレイン領域１４の広がりが小さ
く、短チャネル効果を制御することができる。

【００３３】上述のとおり、本実施例によれば、ＭＯＳ
型高耐圧トランジスタのオフセットドレイン領域をＳｉ
基板の表面から深さ方向に向かって次第に低濃度となる
不純物プロファイルとして形成し、オフセットドレイン
領域のチャネル領域への広がりを制御することにより、
短チャネル効果を抑制し、高信頼性でかつ高能力を有す
るＭＯＳ型高耐圧トランジスタを実現することができ
る。

【００３４】

【発明の効果】本発明によれば、オフセットドレイン構
造を有するトランジスタについて、ゲート電極によって
制御されるチャネル領域の減少である短チャネル効果を
制御でき、よってリーク電流の問題などの生じないトラ
ンジスタを提供でき、また、このようなトランジスタの
一般的な工程による製造方法を提供することができた。

【図面の簡単な説明】

【図１】 実施例１のトランジスタの構造を示す断面図
である。

【図２】 実施例１の工程を順に断面図で示すものであ
る（１）。

【図３】 実施例１の工程を順に断面図で示すものであ
る（２）。

【図４】 実施例１の工程を順に断面図で示すものであ
る（３）。

【図５】 実施例１の工程を順に断面図で示すものであ
る（４）。

【図６】 実施例１の工程を順に断面図で示すものであ
る（５）。

【図７】 従来例の工程を順に断面図で示すものである
（１）。

【図８】 従来例の工程を順に断面図で示すものである
（２）。

【図９】 従来例の工程を順に断面図で示すものである
（３）。

【図１０】 従来例の工程を順に断面図で示すものであ
る（４）。

【図１１】 従来例の工程を順に断面図で示すものであ
る（５）。

【符号の説明】 １１ 基板（Ｓｉ半導体基板） １２ 素子分離領域 １４ オフセットドレイン形成領域 １６ チャネル領域 １７ａ，１７ｂソース／ドレイン領域 １８ ゲート絶縁膜 １９ ゲート電極 ２１ 不純物領域（半導体基板の表面から深さ方向に
向かって次第に低濃度となる不純物プロファイル） ２２ しきい値調節用不純物イオン注入領域 ３２ａ，３２ｂ高濃度不純物領域（ソース／ドレイン領
域）

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体基板のトランジスタチャネル領域と
   ドレイン領域との間に、該ドレイン領域の不純物濃度よ
   りも低濃度の不純物領域をなすオフセットドレイン領域
   を設けたトランジスタにおいて、 該オフセットドレイン領域は半導体基板の表面から深さ
   方向に向かって次第に低濃度となるプロファイルに形成
   するとともに、チャネル領域をオフセット領域下部に形
   成したことを特徴とするトランジスタ。
2. 【請求項２】トランジスタチャネル領域とドレイン領域
   との間に、該ドレイン領域の不純物濃度よりも低濃度の
   不純物領域をなすオフセットドレイン領域を設けた（Ｍ
   ＯＳ型）トランジスタ製造方法において、 オフセットドレイン領域を形成すべき部分を、絶縁部に
   より囲う工程と、 該オフセットドレイン２領域を形成すべき部分に比較的
   低濃度の不純物領域を形成し、 処理を行って半導体基板の表面から深さ方向に向かって
   次第に低濃度となる不純物プロファイルを形成する工程
   とを備えることを特徴とするトランジスタの製造方法。
3. 【請求項３】上記オフセットドレイン領域を形成すべき
   部分を絶縁部により囲う工程は、絶縁部を形成すべき部
   分に溝を形成し、この部分を酸化することにより行うこ
   とを特徴とする請求項２に記載のトランジスタの製造方
   法。
4. 【請求項４】不純物プロファイルの制御を、形成する溝
   の深さと、熱拡散処理条件とにより制御することを特徴
   とする請求項３に記載のトランジスタの製造方法。