JPH0955502A - トランジスタ及びその製造方法 - Google Patents
トランジスタ及びその製造方法Info
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- JPH0955502A JPH0955502A JP7207004A JP20700495A JPH0955502A JP H0955502 A JPH0955502 A JP H0955502A JP 7207004 A JP7207004 A JP 7207004A JP 20700495 A JP20700495 A JP 20700495A JP H0955502 A JPH0955502 A JP H0955502A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【構成】 オフセットドレインを電界強度の緩和性能の
点で最適化でき、かつトランジスタの高能力化を達成す
ることができるトランジスタ及びその製造方法を提供す
る。 【解決手段】 トランジスタチャネル領域１６とドレ
イン領域１７との間に、該ドレイン領域の不純物濃度よ
りも低濃度の不純物領域をなすオフセットドレイン領域
を設け、該オフセットドレイン領域のチャネル端におけ
る不純物プロファイル３１を、トランジスタ信頼性につ
いて最適化されるように設計し、かつ寄生抵抗を低減す
る高濃度の不純物領域３２を設ける。オフセットドレ
イン領域形成部に比較的低濃度の不純物領域を形成し、
熱拡散等により、チャネル領域に向かって次第に低濃度
となる不純物プロファイルを形成し、オフセットドレイ
ン領域形成部に比較的高濃度の不純物領域を形成する工
程を行う。
点で最適化でき、かつトランジスタの高能力化を達成す
ることができるトランジスタ及びその製造方法を提供す
る。 【解決手段】 トランジスタチャネル領域１６とドレ
イン領域１７との間に、該ドレイン領域の不純物濃度よ
りも低濃度の不純物領域をなすオフセットドレイン領域
を設け、該オフセットドレイン領域のチャネル端におけ
る不純物プロファイル３１を、トランジスタ信頼性につ
いて最適化されるように設計し、かつ寄生抵抗を低減す
る高濃度の不純物領域３２を設ける。オフセットドレ
イン領域形成部に比較的低濃度の不純物領域を形成し、
熱拡散等により、チャネル領域に向かって次第に低濃度
となる不純物プロファイルを形成し、オフセットドレイ
ン領域形成部に比較的高濃度の不純物領域を形成する工
程を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタ及び
その製造方法に関する。更に詳しくは、トランジスタチ
ャネル領域とドレイン領域との間に、該ドレイン領域の
不純物濃度よりも低濃度の不純物領域をなすオフセット
ドレイン領域を設けたトランジスタ及びその製造方法に
関する。本発明は、例えば、ＭＯＳ型トランジスタの構
造、及びこれを形成する場合の製造方法として利用する
ことができる。
その製造方法に関する。更に詳しくは、トランジスタチ
ャネル領域とドレイン領域との間に、該ドレイン領域の
不純物濃度よりも低濃度の不純物領域をなすオフセット
ドレイン領域を設けたトランジスタ及びその製造方法に
関する。本発明は、例えば、ＭＯＳ型トランジスタの構
造、及びこれを形成する場合の製造方法として利用する
ことができる。
【０００２】
【従来の技術】従来、ＭＯＳ型の高耐圧・高能力トラン
ジスタとしては、トランジスタチャネル領域とドレイン
領域との間にオフセットドレインと呼ぶドレイン不純物
濃度に比べ比較的低濃度の不純物領域を設けることによ
り、チャネルのドレイン端における電界強度を緩和し、
トランジスタ信頼性を高めた構造が用いられている。
ジスタとしては、トランジスタチャネル領域とドレイン
領域との間にオフセットドレインと呼ぶドレイン不純物
濃度に比べ比較的低濃度の不純物領域を設けることによ
り、チャネルのドレイン端における電界強度を緩和し、
トランジスタ信頼性を高めた構造が用いられている。
【０００３】図８ないし図１２には、そのようなＭＯＳ
型高耐圧トランジスタの従来方法による製造方法を示
す。これはＬＯＣＯＳ−Ｏｆｆｓｅｔ法と称される手法
による製法例である。
型高耐圧トランジスタの従来方法による製造方法を示
す。これはＬＯＣＯＳ−Ｏｆｆｓｅｔ法と称される手法
による製法例である。
【０００４】図に従い各製造工程の概略を説明する。Ｐ
型Ｓｉ基板１（またはＰ型ウェル（Ｗｅｌｌ）領域）表
面に、ＳｉＯ2 薄膜２、ＳｉＮ薄膜３を、それぞれ熱酸
化、ＣＶＤ法等の堆積等により形成する（図８）。
型Ｓｉ基板１（またはＰ型ウェル（Ｗｅｌｌ）領域）表
面に、ＳｉＯ2 薄膜２、ＳｉＮ薄膜３を、それぞれ熱酸
化、ＣＶＤ法等の堆積等により形成する（図８）。
【０００５】ＳｉＮ薄膜３を、フォトリソグラフィーに
よるレジストのパターニング、及びこのレジストマスク
を用いたエッチング等の工程によりパターニングする。
このパターニングにより、図９に示すように図示の領域
４及び領域５の部分でＳｉＮ薄膜３が除去される。この
除去された部分の内、符号４で示す領域は、ＭＯＳ型高
耐圧トランジスタのオフセットドレイン部４となる部分
であり、また符号５で示す領域は、フィールド領域５と
なる部分である。
よるレジストのパターニング、及びこのレジストマスク
を用いたエッチング等の工程によりパターニングする。
このパターニングにより、図９に示すように図示の領域
４及び領域５の部分でＳｉＮ薄膜３が除去される。この
除去された部分の内、符号４で示す領域は、ＭＯＳ型高
耐圧トランジスタのオフセットドレイン部４となる部分
であり、また符号５で示す領域は、フィールド領域５と
なる部分である。
【０００６】オフセットドレイン部４に、フォトリソグ
ラフィー技術によりレジストパターンを形成し、これを
マスクとするイオン注入などの工程により、比較的低濃
度のＮ型不純物領域３ａを形成する。一方、ＳｉＮ薄膜
３が除去されない領域の内、符号６で示す部分は、ＭＯ
Ｓ型高耐圧トランジスタのチャネル領域６であり、また
符号７で示す部分は、ソース／ドレイン領域となる（図
９）。
ラフィー技術によりレジストパターンを形成し、これを
マスクとするイオン注入などの工程により、比較的低濃
度のＮ型不純物領域３ａを形成する。一方、ＳｉＮ薄膜
３が除去されない領域の内、符号６で示す部分は、ＭＯ
Ｓ型高耐圧トランジスタのチャネル領域６であり、また
符号７で示す部分は、ソース／ドレイン領域となる（図
９）。
【０００７】次に図１０を参照する。図９の構造を形成
した後、熱酸化、熱拡散等の工程により、ＳｉＮ薄膜３
を耐酸化マスクとして、オフセットドレイン部４、フィ
ールド領域５に、約５００ｎｍの酸化膜４１，５１を形
成する。これらの工程により、フィールド領域５に酸化
膜５１による素子分離領域が形成されるとともに、オフ
セットドレイン部４では、チャネルのドレイン端におけ
る電界強度を緩和し、トランジスタの高信頼性を得るた
めの不純物プロファイルが形成される。すなわち、熱酸
化、熱拡散にともなうＮ型不純物の拡散現象により、オ
フセットドレイン部４には、チャネル領域６に向かっ
て、次第に低濃度となる不純物プロファイル３ｂが形成
される。これにより、チャネルのドレイン端におけるホ
ットキャリア発生の原因となる高電界領域の形成を抑制
する。このようなオフセットドレインの形成方法を、Ｌ
ＯＣＯＳ−Ｏｆｆｓｅｔ法と呼ぶ。
した後、熱酸化、熱拡散等の工程により、ＳｉＮ薄膜３
を耐酸化マスクとして、オフセットドレイン部４、フィ
ールド領域５に、約５００ｎｍの酸化膜４１，５１を形
成する。これらの工程により、フィールド領域５に酸化
膜５１による素子分離領域が形成されるとともに、オフ
セットドレイン部４では、チャネルのドレイン端におけ
る電界強度を緩和し、トランジスタの高信頼性を得るた
めの不純物プロファイルが形成される。すなわち、熱酸
化、熱拡散にともなうＮ型不純物の拡散現象により、オ
フセットドレイン部４には、チャネル領域６に向かっ
て、次第に低濃度となる不純物プロファイル３ｂが形成
される。これにより、チャネルのドレイン端におけるホ
ットキャリア発生の原因となる高電界領域の形成を抑制
する。このようなオフセットドレインの形成方法を、Ｌ
ＯＣＯＳ−Ｏｆｆｓｅｔ法と呼ぶ。
【０００８】従って上記不純物イオン注入によるＮ型領
域の形成については、チャネルのドレイン端における不
純物濃度が十分低濃度となるように調節する必要があ
る。即ち不純物領域を比較的低濃度に形成する必要があ
る。なおマスクとして用いたＳｉＮ薄膜３は、エッチン
グ等により除去し、以上により図１０の構造とする。
域の形成については、チャネルのドレイン端における不
純物濃度が十分低濃度となるように調節する必要があ
る。即ち不純物領域を比較的低濃度に形成する必要があ
る。なおマスクとして用いたＳｉＮ薄膜３は、エッチン
グ等により除去し、以上により図１０の構造とする。
【０００９】次に、チャネル領域６表面に、しきい値調
節用の不純物イオン注入を行い（これにより符号２２で
示す部分を形成）、更にゲート絶縁膜８の形成などを行
う。更に、ポリＳｉ等のゲート材の形成（例えばＣＶＤ
による）、フォトリソグラフィー技術によるレジストの
パターニング、得られたレジストマスクを用いたゲート
材のエッチングによるパターニングなどの工程により、
ゲート電極９を形成する（図１１）。図中、符号８はゲ
ート絶縁膜である。
節用の不純物イオン注入を行い（これにより符号２２で
示す部分を形成）、更にゲート絶縁膜８の形成などを行
う。更に、ポリＳｉ等のゲート材の形成（例えばＣＶＤ
による）、フォトリソグラフィー技術によるレジストの
パターニング、得られたレジストマスクを用いたゲート
材のエッチングによるパターニングなどの工程により、
ゲート電極９を形成する（図１１）。図中、符号８はゲ
ート絶縁膜である。
【００１０】ソース／ドレイン領域７には、フォトリソ
グラフィー技術によるレジストパターンの形成、及びイ
オン注入などの工程によって、Ｎ型の高濃度不純物領域
３ｃが、形成される（図１２）。
グラフィー技術によるレジストパターンの形成、及びイ
オン注入などの工程によって、Ｎ型の高濃度不純物領域
３ｃが、形成される（図１２）。
【００１１】以上のような方法により、ＭＯＳ型高耐圧
トランジスタの製造が行われる。
トランジスタの製造が行われる。
【００１２】
【発明が解決しようとする課題】以上述べたような従来
方法によるＭＯＳ型高耐圧トランジスタの製造方法によ
れば、オフセットドレイン領域の不純物プロファイル
は、主としてトランジスタ信頼性を確保するためにのみ
最適化されており、即ち、比較的低濃度に形成されてい
る。しかしこの時、オフセットドレイン部４は、その長
さに比例した寄生抵抗分として寄与するため、トランジ
スタの高能力化の面では、できるだけこれを高濃度にす
ることや、あるいはこの長さをできるだけ短くすること
が望ましい。従来技術ではこれに対し、前述したよう
に、チャネルのドレイン端における不純物濃度が十分低
濃度となるように調節されるため、そのような設計をす
ることができず、トランジスタの高能力化の実現の妨げ
となっている。
方法によるＭＯＳ型高耐圧トランジスタの製造方法によ
れば、オフセットドレイン領域の不純物プロファイル
は、主としてトランジスタ信頼性を確保するためにのみ
最適化されており、即ち、比較的低濃度に形成されてい
る。しかしこの時、オフセットドレイン部４は、その長
さに比例した寄生抵抗分として寄与するため、トランジ
スタの高能力化の面では、できるだけこれを高濃度にす
ることや、あるいはこの長さをできるだけ短くすること
が望ましい。従来技術ではこれに対し、前述したよう
に、チャネルのドレイン端における不純物濃度が十分低
濃度となるように調節されるため、そのような設計をす
ることができず、トランジスタの高能力化の実現の妨げ
となっている。
【００１３】本発明は上記事情に鑑みてなされたもの
で、オフセットドレインをその電界強度の緩和性能とい
う点で最適化できるとともに、しかもトランジスタの高
能力化を達成することができるトランジスタ及びその製
造方法を提供することを目的とする。
で、オフセットドレインをその電界強度の緩和性能とい
う点で最適化できるとともに、しかもトランジスタの高
能力化を達成することができるトランジスタ及びその製
造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明のトランジスタ及
びその製造方法は、下記構成により上記課題を解決す
る。即ち本発明のトランジスタは、トランジスタチャネ
ル領域とドレイン領域との間に、該ドレイン領域の不純
物濃度よりも低濃度の不純物領域をなすオフセットドレ
イン領域を設けた（例えばＭＯＳ型の）トランジスタに
おいて、該オフセットドレイン領域のチャネル端におけ
る不純物プロファイルはトランジスタ信頼性について適
正化された（例えば最適化された）設計で形成されたプ
ロファイルで構成され、かつ寄生抵抗を低減する高濃度
の（例えばＮ型の）不純物領域を形成する構成としたも
のである。
びその製造方法は、下記構成により上記課題を解決す
る。即ち本発明のトランジスタは、トランジスタチャネ
ル領域とドレイン領域との間に、該ドレイン領域の不純
物濃度よりも低濃度の不純物領域をなすオフセットドレ
イン領域を設けた（例えばＭＯＳ型の）トランジスタに
おいて、該オフセットドレイン領域のチャネル端におけ
る不純物プロファイルはトランジスタ信頼性について適
正化された（例えば最適化された）設計で形成されたプ
ロファイルで構成され、かつ寄生抵抗を低減する高濃度
の（例えばＮ型の）不純物領域を形成する構成としたも
のである。
【００１５】この場合、上記オフセットドレイン領域の
チャネル端における不純物プロファイルは、チャネル領
域に向かって次第に低濃度となるプロファイルである構
成とすることができる。
チャネル端における不純物プロファイルは、チャネル領
域に向かって次第に低濃度となるプロファイルである構
成とすることができる。
【００１６】本発明のトランジスタの製造方法は、トラ
ンジスタチャネル領域とドレイン領域との間に、該ドレ
イン領域の不純物濃度よりも低濃度の不純物領域をなす
オフセットドレイン領域を設けた（例えばＭＯＳ型の）
トランジスタ製造方法において、オフセットドレイン領
域形成部に比較的低濃度の（例えばＮ型の）不純物領域
を形成し、熱拡散の工程により、チャネル領域に向かっ
て、次第に低濃度となる不純物プロファイルを形成する
工程と、オフセットドレイン領域形成部に比較的高濃度
の（例えばＮ型の）不純物領域を形成する工程とを備え
ることを特徴とするトランジスタの製造方法であって、
これにより上記目的を達成するものである。
ンジスタチャネル領域とドレイン領域との間に、該ドレ
イン領域の不純物濃度よりも低濃度の不純物領域をなす
オフセットドレイン領域を設けた（例えばＭＯＳ型の）
トランジスタ製造方法において、オフセットドレイン領
域形成部に比較的低濃度の（例えばＮ型の）不純物領域
を形成し、熱拡散の工程により、チャネル領域に向かっ
て、次第に低濃度となる不純物プロファイルを形成する
工程と、オフセットドレイン領域形成部に比較的高濃度
の（例えばＮ型の）不純物領域を形成する工程とを備え
ることを特徴とするトランジスタの製造方法であって、
これにより上記目的を達成するものである。
【００１７】なお本明細書において、「ＭＯＳ」の語
は、「金属−酸化物−半導体」に限定されず、一般に
「導電材−絶縁材−半導体」の構造を総称するものとし
て用いられる。
は、「金属−酸化物−半導体」に限定されず、一般に
「導電材−絶縁材−半導体」の構造を総称するものとし
て用いられる。
【００１８】
【作用】本発明によれば、トランジスタチャネル領域と
ドレイン領域との間に、該ドレイン領域の不純物濃度よ
りも低濃度の不純物領域をなすオフセットドレイン領域
を設けたトランジスタにおいて、例えばＭＯＳ型トラン
ジスタにおいて、該オフセットドレイン領域のチャネル
端における不純物プロファイルはトランジスタ信頼性に
ついて適正化する設計を行うので、トランジスタ信頼性
について最適化され、かつ寄生抵抗を低減する高濃度の
不純物領域が形成されているので、該不純物プロファイ
ルによる信頼性が確保されるとともに、高濃度の不純物
領域により抵抗が低減される。よって従来両立させられ
なかった２つの要請が満足される。
ドレイン領域との間に、該ドレイン領域の不純物濃度よ
りも低濃度の不純物領域をなすオフセットドレイン領域
を設けたトランジスタにおいて、例えばＭＯＳ型トラン
ジスタにおいて、該オフセットドレイン領域のチャネル
端における不純物プロファイルはトランジスタ信頼性に
ついて適正化する設計を行うので、トランジスタ信頼性
について最適化され、かつ寄生抵抗を低減する高濃度の
不純物領域が形成されているので、該不純物プロファイ
ルによる信頼性が確保されるとともに、高濃度の不純物
領域により抵抗が低減される。よって従来両立させられ
なかった２つの要請が満足される。
【００１９】このとき、上記オフセットドレイン領域の
チャネル端における不純物プロファイルを、チャネル領
域に向かって次第に低濃度となるプロファイルとするこ
とにより、信頼性確保を一層具体的に実現できる。
チャネル端における不純物プロファイルを、チャネル領
域に向かって次第に低濃度となるプロファイルとするこ
とにより、信頼性確保を一層具体的に実現できる。
【００２０】また、本発明のトランジスタの製造方法
は、オフセットドレイン領域形成部に比較的低濃度の不
純物領域を形成し、熱拡散の工程により、チャネル領域
に向かって、次第に低濃度となる不純物プロファイルを
形成する工程と、オフセットドレイン領域形成部に比較
的高濃度の不純物領域が形成し、オフセットドレイン部
の抵抗率を低める不純物プロファイルを形成する工程と
を備えるので、上記効果のあるトランジスタを確実にか
つ一般的な工程で得ることができる。
は、オフセットドレイン領域形成部に比較的低濃度の不
純物領域を形成し、熱拡散の工程により、チャネル領域
に向かって、次第に低濃度となる不純物プロファイルを
形成する工程と、オフセットドレイン領域形成部に比較
的高濃度の不純物領域が形成し、オフセットドレイン部
の抵抗率を低める不純物プロファイルを形成する工程と
を備えるので、上記効果のあるトランジスタを確実にか
つ一般的な工程で得ることができる。
【００２１】
【発明の実施の形態】以下本発明の実施例について説明
することにより、本発明の実施の形態を詳述する。但し
当然のことではあるが、本発明は以下の実施例により限
定を受けるものではない。
することにより、本発明の実施の形態を詳述する。但し
当然のことではあるが、本発明は以下の実施例により限
定を受けるものではない。
【００２２】実施例１ 本実施例においては、ＭＯＳ型高耐圧トランジスタの製
造において、以下のような構成をとることにより、従来
技術の問題点を解決するものである。本実施例のトラン
ジスタ構造を示す図１、及び製造工程を順に示す図２な
いし図７を参照して、以下説明する。
造において、以下のような構成をとることにより、従来
技術の問題点を解決するものである。本実施例のトラン
ジスタ構造を示す図１、及び製造工程を順に示す図２な
いし図７を参照して、以下説明する。
【００２３】本実施例は、図１に示すように、トランジ
スタチャネル領域１６とドレイン領域（符号１７でソー
ス／ドレイン領域を示す）との間に、該ドレイン領域の
不純物濃度よりも低濃度の不純物領域をなすオフセット
ドレイン領域を設けたＭＯＳ型トランジスタについて、
該オフセットドレイン領域のチャネル端における不純物
プロファイル３１を、これがトランジスタ信頼性につい
て最適化されるように設計する。かつ寄生抵抗を低減す
る高濃度の（ここではＮ型の）不純物領域３２が形成さ
れる。
スタチャネル領域１６とドレイン領域（符号１７でソー
ス／ドレイン領域を示す）との間に、該ドレイン領域の
不純物濃度よりも低濃度の不純物領域をなすオフセット
ドレイン領域を設けたＭＯＳ型トランジスタについて、
該オフセットドレイン領域のチャネル端における不純物
プロファイル３１を、これがトランジスタ信頼性につい
て最適化されるように設計する。かつ寄生抵抗を低減す
る高濃度の（ここではＮ型の）不純物領域３２が形成さ
れる。
【００２４】この場合、本実施例においては、上記オフ
セットドレイン領域のチャネル端における不純物プロフ
ァイル３１は、チャネル領域に向かって次第に低濃度と
なるプロファイルとするように構成する。
セットドレイン領域のチャネル端における不純物プロフ
ァイル３１は、チャネル領域に向かって次第に低濃度と
なるプロファイルとするように構成する。
【００２５】また本実施例におけるデバイスプロセス
は、図１に示したようなトランジスタチャネル領域とド
レイン領域との間に該ドレイン領域の不純物濃度よりも
低濃度の不純物領域をなすオフセットドレイン領域を設
けたＭＯＳ型トランジスタを製造する場合において、オ
フセットドレイン領域形成部に比較的低濃度のＮ型不純
物領域を形成し、熱拡散の工程により、チャネル領域に
向かって、次第に低濃度となる不純物プロファイルを形
成する工程（図２ないし図４）と、オフセットドレイン
領域形成部に比較的高濃度の不純物領域３２（ここでは
Ｎ型不純物領域）を形成する工程を行う（図５）。すな
わち、オフセットドレイン部の抵抗率を低める不純物プ
ロファイル（不純物領域３２）を形成する工程を行う。
は、図１に示したようなトランジスタチャネル領域とド
レイン領域との間に該ドレイン領域の不純物濃度よりも
低濃度の不純物領域をなすオフセットドレイン領域を設
けたＭＯＳ型トランジスタを製造する場合において、オ
フセットドレイン領域形成部に比較的低濃度のＮ型不純
物領域を形成し、熱拡散の工程により、チャネル領域に
向かって、次第に低濃度となる不純物プロファイルを形
成する工程（図２ないし図４）と、オフセットドレイン
領域形成部に比較的高濃度の不純物領域３２（ここでは
Ｎ型不純物領域）を形成する工程を行う（図５）。すな
わち、オフセットドレイン部の抵抗率を低める不純物プ
ロファイル（不純物領域３２）を形成する工程を行う。
【００２６】以下更に詳しく、本実施例に係るＭＯＳ型
高耐圧トランジスタの製造プロセスについて、図１及び
図２ないし図６を用いて、その一例を説明する。
高耐圧トランジスタの製造プロセスについて、図１及び
図２ないし図６を用いて、その一例を説明する。
【００２７】本実施例のプロセスにおいては、まず、Ｐ
型基板１１（またはＰ型ウェル（Ｗｅｌｌ）領域）表面
に、ＳｉＯ2 薄膜１２、ＳｉＮ薄膜１３を、それぞれ熱
酸化、ＣＶＤ法等の堆積により形成する。これにより図
２の構造とする。
型基板１１（またはＰ型ウェル（Ｗｅｌｌ）領域）表面
に、ＳｉＯ2 薄膜１２、ＳｉＮ薄膜１３を、それぞれ熱
酸化、ＣＶＤ法等の堆積により形成する。これにより図
２の構造とする。
【００２８】次いでＳｉＮ薄膜１３を、フォトリソグラ
フィーによるレジストパターンの形成、及び該レジスト
をマスクとしたエッチング等の工程によりパターニング
する。この時、パターニングによりＳｉＮ薄膜が除去さ
れた領域の内、符号１４で示す部分は、ＭＯＳ型高耐圧
トランジスタのオフセットドレイン部１４となる。また
符号１５で示す領域は、フィールド領域１５である。一
方、ＳｉＮ薄膜１３が除去されずに残る符号１６で示す
領域は、ＭＯＳ型高耐圧トランジスタのチャネル領域１
６であり、また１７で示す領域は、ソース／ドレイン領
域となる（図３）。
フィーによるレジストパターンの形成、及び該レジスト
をマスクとしたエッチング等の工程によりパターニング
する。この時、パターニングによりＳｉＮ薄膜が除去さ
れた領域の内、符号１４で示す部分は、ＭＯＳ型高耐圧
トランジスタのオフセットドレイン部１４となる。また
符号１５で示す領域は、フィールド領域１５である。一
方、ＳｉＮ薄膜１３が除去されずに残る符号１６で示す
領域は、ＭＯＳ型高耐圧トランジスタのチャネル領域１
６であり、また１７で示す領域は、ソース／ドレイン領
域となる（図３）。
【００２９】次に図４を参照する。フォトリソグラフィ
ーによるレジストパターンの形成、該レジストパターン
をマスクとしたイオン注入などの工程により、オフセッ
トドレイン部１４に比較的低濃度のＮ型不純物領域を形
成する。その後、熱拡散の工程により、オフセットドレ
イン部１４の該Ｎ型不純物領域を拡散させ、チャネル領
域１６に向かって、次第に低濃度となる不純物プロファ
イル領域３１を形成する。
ーによるレジストパターンの形成、該レジストパターン
をマスクとしたイオン注入などの工程により、オフセッ
トドレイン部１４に比較的低濃度のＮ型不純物領域を形
成する。その後、熱拡散の工程により、オフセットドレ
イン部１４の該Ｎ型不純物領域を拡散させ、チャネル領
域１６に向かって、次第に低濃度となる不純物プロファ
イル領域３１を形成する。
【００３０】その後、更にフォトリソグラフィー、イオ
ン注入などの工程を行うことにより、再びオフセットド
レイン部１４に比較的高濃度のＮ型不純物領域３２を形
成する（図５）。
ン注入などの工程を行うことにより、再びオフセットド
レイン部１４に比較的高濃度のＮ型不純物領域３２を形
成する（図５）。
【００３１】その後、フィールド領域１５に、約５００
ｎｍの酸化膜を形成する。これらの工程により、図６に
示すように、フィールド領域１５による素子分離領域１
２が形成されるとともに、オフセットドレイン部１４で
は、チャネルのドレイン端における電界強度を緩和し、
トランジスタの高信頼性を得るための不純物プロファイ
ル領域３１が形成される。また、オフセットドレイン部
１４の抵抗率を低めるための比較的高濃度のＮ型不純物
領域３２が形成される。
ｎｍの酸化膜を形成する。これらの工程により、図６に
示すように、フィールド領域１５による素子分離領域１
２が形成されるとともに、オフセットドレイン部１４で
は、チャネルのドレイン端における電界強度を緩和し、
トランジスタの高信頼性を得るための不純物プロファイ
ル領域３１が形成される。また、オフセットドレイン部
１４の抵抗率を低めるための比較的高濃度のＮ型不純物
領域３２が形成される。
【００３２】マスクとして用いたＳｉＮ薄膜１３は、エ
ッチング等により除去する。以上で図６の構造が得られ
る。
ッチング等により除去する。以上で図６の構造が得られ
る。
【００３３】次に、チャネル領域１６表面に、しきい値
調節用の不純物イオン注入を行い（図７の符号２２で示
す部分参照）、更にゲート絶縁膜１８の形成などを行
う。更に、ゲート電極１９を、ポリＳｉ等のゲート材の
ＣＶＤ等による形成、フォトリソグラフィーによるレジ
ストパターンの形成、該レジストパターンをマスクとし
たゲート材のエッチングなどの工程により形成する（図
７）。
調節用の不純物イオン注入を行い（図７の符号２２で示
す部分参照）、更にゲート絶縁膜１８の形成などを行
う。更に、ゲート電極１９を、ポリＳｉ等のゲート材の
ＣＶＤ等による形成、フォトリソグラフィーによるレジ
ストパターンの形成、該レジストパターンをマスクとし
たゲート材のエッチングなどの工程により形成する（図
７）。
【００３４】ソース／ドレイン領域１７には、Ｎ型の高
濃度不純物領域を、フォトリソグラフィーによるレジス
トパターンの形成及びそのレジストをマスクとするイオ
ン注入などの工程によって、形成する。以上で図１に示
したトランジスタ構造が得られる。
濃度不純物領域を、フォトリソグラフィーによるレジス
トパターンの形成及びそのレジストをマスクとするイオ
ン注入などの工程によって、形成する。以上で図１に示
したトランジスタ構造が得られる。
【００３５】以上述べたようなＭＯＳ型高耐圧トランジ
スタの製造方法によれば、オフセットドレイン領域１４
のチャネル端における不純物プロファイル３１は、トラ
ンジスタ信頼性を確保するために最適化されており、さ
らに、高濃度のＮ型不純物領域３２によって寄生抵抗分
の低減が行われている。
スタの製造方法によれば、オフセットドレイン領域１４
のチャネル端における不純物プロファイル３１は、トラ
ンジスタ信頼性を確保するために最適化されており、さ
らに、高濃度のＮ型不純物領域３２によって寄生抵抗分
の低減が行われている。
【００３６】上述のとおり、本実施例によれば、ＭＯＳ
型高耐圧トランジスタのオフセットドレイン領域を、オ
フセットドレイン領域のチャネル端における不純物プロ
ファイル最適化と、寄生抵抗分の低減を両立する構造と
し、高信頼性でかつ高能力を有するＭＯＳ型高耐圧トラ
ンジスタを実現することができる。
型高耐圧トランジスタのオフセットドレイン領域を、オ
フセットドレイン領域のチャネル端における不純物プロ
ファイル最適化と、寄生抵抗分の低減を両立する構造と
し、高信頼性でかつ高能力を有するＭＯＳ型高耐圧トラ
ンジスタを実現することができる。
【００３７】
【発明の効果】本発明のトランジスタ及びその製造方法
によれば、トランジスタチャネル領域とドレイン領域と
の間に、該ドレイン領域の不純物濃度よりも低濃度の不
純物領域をなすオフセットドレイン領域を設けたトラン
ジスタについて、オフセットドレインを最適化できると
ともに、しかもトランジスタの高能力化の達成という要
請をともに満たすことができた。
によれば、トランジスタチャネル領域とドレイン領域と
の間に、該ドレイン領域の不純物濃度よりも低濃度の不
純物領域をなすオフセットドレイン領域を設けたトラン
ジスタについて、オフセットドレインを最適化できると
ともに、しかもトランジスタの高能力化の達成という要
請をともに満たすことができた。
【図１】 実施例１のトランジスタの構造を示す断面図
である。
である。
【図２】 実施例１の工程を順に断面図で示すものであ
る（１）。
る（１）。
【図３】 実施例１の工程を順に断面図で示すものであ
る（２）。
る（２）。
【図４】 実施例１の工程を順に断面図で示すものであ
る（３）。
る（３）。
【図５】 実施例１の工程を順に断面図で示すものであ
る（４）。
る（４）。
【図６】 実施例１の工程を順に断面図で示すものであ
る（５）。
る（５）。
【図７】 実施例１の工程を順に断面図で示すものであ
る（６）。
る（６）。
【図８】 従来例の工程を順に断面図で示すものである
（１）。
（１）。
【図９】 従来例の工程を順に断面図で示すものである
（２）。
（２）。
【図１０】 従来例の工程を順に断面図で示すものであ
る（３）。
る（３）。
【図１１】 従来例の工程を順に断面図で示すものであ
る（４）。
る（４）。
【図１２】 従来例の工程を順に断面図で示すものであ
る（５）。
る（５）。
１１ 基板（Ｓｉ半導体基板） １２ 素子分離領域 １４ オフセットドレイン形成領域 １６ チャネル領域 １７ ソース／ドレイン形成領域 １９ ゲート電極 ３１ 次第に低濃度となる不純物プロファイル領域 ３２ 高濃度不純物領域
Claims (3)
- 【請求項１】トランジスタチャネル領域とドレイン領域
との間に、該ドレイン領域の不純物濃度よりも低濃度の
不純物領域をなすオフセットドレイン領域を設けたトラ
ンジスタにおいて、 該オフセットドレイン領域のチャネル端における不純物
プロファイルはトランジスタ信頼性について適正化され
た設計で形成されたプロファイルで構成され、 かつ寄生抵抗を低減する高濃度の不純物領域が形成され
ていることを特徴とするトランジスタ。 - 【請求項２】上記オフセットドレイン領域のチャネル端
における不純物プロファイルは、チャネル領域に向かっ
て次第に低濃度となるプロファイルであることを特徴と
する請求項１に記載のトランジスタ。 - 【請求項３】トランジスタチャネル領域とドレイン領域
との間に、該ドレイン領域の不純物濃度よりも低濃度の
不純物領域をなすオフセットドレイン領域を設けたトラ
ンジスタの製造方法において、 オフセットドレイン領域形成部に比較的低濃度の不純物
領域を形成し、熱拡散の工程により、チャネル領域に向
かって、次第に低濃度となる不純物プロファイルを形成
する工程と、 オフセットドレイン領域形成部に比較的高濃度の不純物
領域を形成する工程とを備えることを特徴とするトラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7207004A JPH0955502A (ja) | 1995-08-14 | 1995-08-14 | トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7207004A JPH0955502A (ja) | 1995-08-14 | 1995-08-14 | トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955502A true JPH0955502A (ja) | 1997-02-25 |
Family
ID=16532607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7207004A Pending JPH0955502A (ja) | 1995-08-14 | 1995-08-14 | トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955502A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060199A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2005260055A (ja) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| EP3430647A4 (en) * | 2016-01-21 | 2019-09-18 | Texas Instruments Incorporated | SELF-DISTRIBUTED DRIFT ZONE IMPLANT WITH SIDE WALL DIAGRAM ON FIELD RELIEF OXIDE |
-
1995
- 1995-08-14 JP JP7207004A patent/JPH0955502A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060199A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2005260055A (ja) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP4711636B2 (ja) * | 2004-03-12 | 2011-06-29 | パナソニック株式会社 | 半導体装置の製造方法 |
| EP3430647A4 (en) * | 2016-01-21 | 2019-09-18 | Texas Instruments Incorporated | SELF-DISTRIBUTED DRIFT ZONE IMPLANT WITH SIDE WALL DIAGRAM ON FIELD RELIEF OXIDE |
| US10497787B2 (en) | 2016-01-21 | 2019-12-03 | Texas Instruments Incorporated | Drift region implant self-aligned to field relief oxide with sidewall dielectric |
| US10861948B2 (en) | 2016-01-21 | 2020-12-08 | Texas Instruments Incorporated | Drift region implant self-aligned to field relief oxide with sidewall dielectric |
| JP2022031913A (ja) * | 2016-01-21 | 2022-02-22 | テキサス インスツルメンツ インコーポレイテッド | 側壁誘電体を備えるフィールド緩和酸化物に自己整合されるドリフト領域注入 |
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