JPH08125031A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08125031A JPH08125031A JP6265644A JP26564494A JPH08125031A JP H08125031 A JPH08125031 A JP H08125031A JP 6265644 A JP6265644 A JP 6265644A JP 26564494 A JP26564494 A JP 26564494A JP H08125031 A JPH08125031 A JP H08125031A
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Abstract
(57)【要約】 （修正有）
【目的】 高，低耐圧一体型ＣＭＯＳＩＣの製造工程の
削減を図る。 【構成】 夫々異なるゲート絶縁膜厚で構成される高耐
圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタ一
体型のＣＭＯＳＩＣにおいて、高耐圧部４０及び低耐圧
部３９のゲート電極６８Ｇ，６９Ｇ及び６６Ｇ，６７Ｇ
を形成した後に、ゲート電極加工用レジスト層６４を残
したまま、選択エッチングを行い高耐圧部４０及び低耐
圧部３９における活性領域上の夫々膜厚の異なるゲート
絶縁膜を全て除去し、その後、イオン打ち込み、サイド
ウォール部形成等の工程を高耐圧部及び低耐圧部で共通
にする。
削減を図る。 【構成】 夫々異なるゲート絶縁膜厚で構成される高耐
圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタ一
体型のＣＭＯＳＩＣにおいて、高耐圧部４０及び低耐圧
部３９のゲート電極６８Ｇ，６９Ｇ及び６６Ｇ，６７Ｇ
を形成した後に、ゲート電極加工用レジスト層６４を残
したまま、選択エッチングを行い高耐圧部４０及び低耐
圧部３９における活性領域上の夫々膜厚の異なるゲート
絶縁膜を全て除去し、その後、イオン打ち込み、サイド
ウォール部形成等の工程を高耐圧部及び低耐圧部で共通
にする。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧及び低耐圧ＭＯ
Ｓトランジスタ一体型の半導体装置及びその製造方法に
関する。
Ｓトランジスタ一体型の半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】従来、夫々異なるゲート酸化膜厚で構成
される高耐圧及び低耐圧一体型ＣＭＯＳＩＣでは、その
製造に際して、ＬＤＤ（Lightly doped drain)のイオン
注入（いわゆる低濃度イオン注入）、サイドウォール部
形成、ソース／ドレインのイオン注入（いわゆる高濃度
イオン注入）等の工程を、高耐圧部と低耐圧部で別個設
けていた。例えばＬＤＤイオン注入では、エネルギーや
ドーズ量が高耐圧部と低耐圧部で異なったり、サイドウ
ォール形成後に高耐圧部の厚いゲート酸化膜を追加エッ
チングする工程が必要となっていた。
される高耐圧及び低耐圧一体型ＣＭＯＳＩＣでは、その
製造に際して、ＬＤＤ（Lightly doped drain)のイオン
注入（いわゆる低濃度イオン注入）、サイドウォール部
形成、ソース／ドレインのイオン注入（いわゆる高濃度
イオン注入）等の工程を、高耐圧部と低耐圧部で別個設
けていた。例えばＬＤＤイオン注入では、エネルギーや
ドーズ量が高耐圧部と低耐圧部で異なったり、サイドウ
ォール形成後に高耐圧部の厚いゲート酸化膜を追加エッ
チングする工程が必要となっていた。
【０００３】しかし、これらは工程数、即ち製造コスト
の増加及び、サイドウォール部形成後の追加エッチング
では、プロセス自体の不安定性（残膜、面荒れ）やレジ
スト／ＳｉＯ2 面積比によりエッチングレートが大幅に
変化し、デバイス毎のエッチング条件出しが必要等の問
題点がある。
の増加及び、サイドウォール部形成後の追加エッチング
では、プロセス自体の不安定性（残膜、面荒れ）やレジ
スト／ＳｉＯ2 面積比によりエッチングレートが大幅に
変化し、デバイス毎のエッチング条件出しが必要等の問
題点がある。
【０００４】図１５は、高耐圧及び低耐圧一体型ＣＭＯ
ＳＩＣの構成を示す。この高、低耐圧一体型ＣＭＯＳＩ
Ｃは、ｐ型のシリコン半導体基板１に第１のｎ型ウエル
領域２及び第２のｎ型ウエル領域３を形成し、第１のｎ
型ウエル領域２内に第１のｐ型ウエル領域４を形成し、
夫々選択酸化層（いわゆるＬＯＣＯＳ酸化層）５で素子
分離されたｎ型ウエル領域２及びｐ型ウエル領域４に低
耐圧系のＣＭＯＳトランジスタ即ちｐチャネルＭＯＳト
ランジスタＱｐ1 及びｎチャネルＭＯＳトランジスタＱ
ｎ1 を形成し、第２のｎ型ウエル領域３及びｐ型基板領
域１Ａに高耐圧系のＣＭＯＳトランジスタ即ちｐチャネ
ルＭＯＳトランジスタＱｐ2 及びｎチャネルＭＯＳトラ
ンジスタＱｎ2 を形成して構成される。
ＳＩＣの構成を示す。この高、低耐圧一体型ＣＭＯＳＩ
Ｃは、ｐ型のシリコン半導体基板１に第１のｎ型ウエル
領域２及び第２のｎ型ウエル領域３を形成し、第１のｎ
型ウエル領域２内に第１のｐ型ウエル領域４を形成し、
夫々選択酸化層（いわゆるＬＯＣＯＳ酸化層）５で素子
分離されたｎ型ウエル領域２及びｐ型ウエル領域４に低
耐圧系のＣＭＯＳトランジスタ即ちｐチャネルＭＯＳト
ランジスタＱｐ1 及びｎチャネルＭＯＳトランジスタＱ
ｎ1 を形成し、第２のｎ型ウエル領域３及びｐ型基板領
域１Ａに高耐圧系のＣＭＯＳトランジスタ即ちｐチャネ
ルＭＯＳトランジスタＱｐ2 及びｎチャネルＭＯＳトラ
ンジスタＱｎ2 を形成して構成される。
【０００５】低耐圧系のｐチャネルＭＯＳトランジスタ
Ｑｐ1 は、薄い膜厚のゲート酸化膜６を介して形成され
た多結晶シリコンによるゲート電極７と、ＬＤＤ構造の
ｐ型のソース領域９及びドレイン領域１０とを有して構
成される。
Ｑｐ1 は、薄い膜厚のゲート酸化膜６を介して形成され
た多結晶シリコンによるゲート電極７と、ＬＤＤ構造の
ｐ型のソース領域９及びドレイン領域１０とを有して構
成される。
【０００６】低耐圧系のｎチャネルＭＯＳトランジスタ
Ｑｎ1 は、薄い膜厚のゲート酸化膜６を介して形成され
たゲート電極７と、同様にＬＤＤ構造のｎ型のソース領
域１１及びドレイン領域１２を有して構成される。
Ｑｎ1 は、薄い膜厚のゲート酸化膜６を介して形成され
たゲート電極７と、同様にＬＤＤ構造のｎ型のソース領
域１１及びドレイン領域１２を有して構成される。
【０００７】高耐圧系のｐチャネルＭＯＳトランジスタ
Ｑｐ2 は、厚い膜厚のゲート酸化膜１３を介して形成さ
れたゲート電極７と、同様にＬＤＤ構造のｐ型のソース
領域１４及びドレイン領域１５を有して構成される。
Ｑｐ2 は、厚い膜厚のゲート酸化膜１３を介して形成さ
れたゲート電極７と、同様にＬＤＤ構造のｐ型のソース
領域１４及びドレイン領域１５を有して構成される。
【０００８】高耐圧系のｎチャネルＭＯＳトランジスタ
Ｑｎ2 は、厚い膜厚のゲート酸化膜１４を介して形成さ
れたゲート電極７と、同様にＬＤＤ構造のｎ型のソース
領域１６及びドレイン領域１７を有して構成される。
Ｑｎ2 は、厚い膜厚のゲート酸化膜１４を介して形成さ
れたゲート電極７と、同様にＬＤＤ構造のｎ型のソース
領域１６及びドレイン領域１７を有して構成される。
【０００９】なお、８は各ゲート電極７の側面に形成さ
れた例えばＳｉＯ2 よりなるサイドウォール部である。
また、各素子分離用のＬＯＣＯＳ酸化層５下には、予
め、夫々対応するチャネルストップ領域１８及び各ウエ
ル領域、基板領域に所定電位を与えるためのコンタクト
領域１９（図ではその一部のみを示している）が形成さ
れている。
れた例えばＳｉＯ2 よりなるサイドウォール部である。
また、各素子分離用のＬＯＣＯＳ酸化層５下には、予
め、夫々対応するチャネルストップ領域１８及び各ウエ
ル領域、基板領域に所定電位を与えるためのコンタクト
領域１９（図ではその一部のみを示している）が形成さ
れている。
【００１０】図１６〜図２０は、従来の、高、低耐圧一
体型ＣＭＯＳＩＣの製法の他の例を示す。同図では図１
５の低耐圧ｐチャネルＭＯＳトランジスタ（ゲート酸化
膜厚２０ｎｍ）Ｑｐ1 と高耐圧ｐチャネルＭＯＳトラン
ジスタ（ゲート酸化膜厚１１０ｎｍ）Ｑｐ2 を代表して
示すが、図１５も参照しながら説明する。
体型ＣＭＯＳＩＣの製法の他の例を示す。同図では図１
５の低耐圧ｐチャネルＭＯＳトランジスタ（ゲート酸化
膜厚２０ｎｍ）Ｑｐ1 と高耐圧ｐチャネルＭＯＳトラン
ジスタ（ゲート酸化膜厚１１０ｎｍ）Ｑｐ2 を代表して
示すが、図１５も参照しながら説明する。
【００１１】先ず、図１６Ａに示すように、各ウエル領
域２，３及び４、ＬＯＣＯＳ酸化層５等を形成した後の
低耐圧部２１及び高耐圧部２２を含む素子形成領域２
３，２４の全面に、熱酸化によって例えば９５ｎｍのゲ
ート酸化膜（ＳｉＯ2 ）２５を形成する。
域２，３及び４、ＬＯＣＯＳ酸化層５等を形成した後の
低耐圧部２１及び高耐圧部２２を含む素子形成領域２
３，２４の全面に、熱酸化によって例えば９５ｎｍのゲ
ート酸化膜（ＳｉＯ2 ）２５を形成する。
【００１２】次に、図１６Ｂに示すように、高耐圧部２
２側のゲート酸化膜２５をレジスト層２６で覆い、低耐
圧部２１側のゲート酸化膜２５をウエットエッチングに
より選択的に除去する。
２側のゲート酸化膜２５をレジスト層２６で覆い、低耐
圧部２１側のゲート酸化膜２５をウエットエッチングに
より選択的に除去する。
【００１３】次に図１７Ｃに示すように、レジスト層２
６を除去した後、高耐圧部２２及び低耐圧部２１側の素
子形成領域２３，２４の表面を夫々熱酸化し、低耐圧部
２１側に膜厚２０ｎｍのゲート酸化膜６を形成すると共
に、高耐圧部２２側では熱酸化が加算されることによっ
て膜厚１１０ｎｍのゲート酸化膜１３を形成する。
６を除去した後、高耐圧部２２及び低耐圧部２１側の素
子形成領域２３，２４の表面を夫々熱酸化し、低耐圧部
２１側に膜厚２０ｎｍのゲート酸化膜６を形成すると共
に、高耐圧部２２側では熱酸化が加算されることによっ
て膜厚１１０ｎｍのゲート酸化膜１３を形成する。
【００１４】次に、ゲート電極材である例えば多結晶シ
リコン膜を堆積し、これをパターニングして、図１７Ｄ
に示すように低耐圧部２１側では薄い膜厚のゲート酸化
膜６上にゲート電極７を、高耐圧部２２側では厚い膜厚
のゲート酸化膜１３上にゲート電極７を、夫々形成す
る。低耐圧部２１側ではゲート電極７のパターニング時
にゲート絶縁膜６の一部もエッチングされ、ゲート部以
外の部分ではゲート絶縁膜６が１０ｎｍ程度となる。
リコン膜を堆積し、これをパターニングして、図１７Ｄ
に示すように低耐圧部２１側では薄い膜厚のゲート酸化
膜６上にゲート電極７を、高耐圧部２２側では厚い膜厚
のゲート酸化膜１３上にゲート電極７を、夫々形成す
る。低耐圧部２１側ではゲート電極７のパターニング時
にゲート絶縁膜６の一部もエッチングされ、ゲート部以
外の部分ではゲート絶縁膜６が１０ｎｍ程度となる。
【００１５】次に、図１８Ｅに示すように、高耐圧部２
２側をレジスト層２７で覆った状態で、低耐圧部２１側
にゲート電極７をマスクとするセルフアラインでＬＤＤ
用のｐ型不純物２８をイオン注入し、例えばドーズ量
３．５×１０13ｃｍ-2の低不純物濃度領域９ａ，１０ａ
を形成する。
２側をレジスト層２７で覆った状態で、低耐圧部２１側
にゲート電極７をマスクとするセルフアラインでＬＤＤ
用のｐ型不純物２８をイオン注入し、例えばドーズ量
３．５×１０13ｃｍ-2の低不純物濃度領域９ａ，１０ａ
を形成する。
【００１６】次に、図１８Ｆに示すように、低耐圧部２
１側をレジスト層２９で覆った状態でＬＤＤ用のｐ型不
純物３０をイオン注入し、例えばドーズ量６×１０12ｃ
ｍ-2の低不純物濃度領域１４ａ，１５ａを形成する。
１側をレジスト層２９で覆った状態でＬＤＤ用のｐ型不
純物３０をイオン注入し、例えばドーズ量６×１０12ｃ
ｍ-2の低不純物濃度領域１４ａ，１５ａを形成する。
【００１７】次に、全面にＳｉＯ2 膜を形成し、エッチ
バックして、図１６Ｇに示すように、各ゲート電極７の
側面にＳｉＯ2 によるサイドウォール部８を形成する。
バックして、図１６Ｇに示すように、各ゲート電極７の
側面にＳｉＯ2 によるサイドウォール部８を形成する。
【００１８】次に、図１９Ｈに示すように、レジスト層
３１で低耐圧部２１を覆った状態で、高耐圧部側２２の
活性領域（即ちソース，ドレインに対応する領域）上の
厚いゲート酸化膜１３をエッチング除去する（いわゆる
追加エッチングを行う）。このエッチング時、通常、高
耐圧部２２側のエッチングすべき領域の面積が低耐圧部
２１側の面積に比べて小さいことから、残膜、面荒れが
生じ、またこのレジスト／ＳｉＯ2 面積比によりエッチ
ングレートが変化しデバイス毎にエッチング条件が異な
ることになる。また、サイドウォール部８もエッチング
の影響を受け、サイドウォール部８の幅が変化する。
３１で低耐圧部２１を覆った状態で、高耐圧部側２２の
活性領域（即ちソース，ドレインに対応する領域）上の
厚いゲート酸化膜１３をエッチング除去する（いわゆる
追加エッチングを行う）。このエッチング時、通常、高
耐圧部２２側のエッチングすべき領域の面積が低耐圧部
２１側の面積に比べて小さいことから、残膜、面荒れが
生じ、またこのレジスト／ＳｉＯ2 面積比によりエッチ
ングレートが変化しデバイス毎にエッチング条件が異な
ることになる。また、サイドウォール部８もエッチング
の影響を受け、サイドウォール部８の幅が変化する。
【００１９】次に、図２０に示すように、この例では高
耐圧部２２及び低耐圧部２１に対して共通にソース／ド
レイン用のｐ型不純物３２をイオン注入して高不純物濃
度領域９ｂ，１０ｂ，１４ｂ，１５ｂを形成し、各ＬＤ
Ｄ構造のソース領域９，１４及びドレイン領域１０，１
５を形成する。なお、ｎチャネルＭＯＳトランジスタＱ
ｎ1 ，Ｑｎ2 に対しても、そのＬＤＤイオン注入、ソー
ス／ドレインイオン注入を選択的に行う以外は、上例と
共通の工程で行われる。このようにして、高、低耐圧一
体型ＣＭＯＳＩＣが製造される。
耐圧部２２及び低耐圧部２１に対して共通にソース／ド
レイン用のｐ型不純物３２をイオン注入して高不純物濃
度領域９ｂ，１０ｂ，１４ｂ，１５ｂを形成し、各ＬＤ
Ｄ構造のソース領域９，１４及びドレイン領域１０，１
５を形成する。なお、ｎチャネルＭＯＳトランジスタＱ
ｎ1 ，Ｑｎ2 に対しても、そのＬＤＤイオン注入、ソー
ス／ドレインイオン注入を選択的に行う以外は、上例と
共通の工程で行われる。このようにして、高、低耐圧一
体型ＣＭＯＳＩＣが製造される。
【００２０】一方、サイドウォール部形成後の追加エッ
チングを行わない方法もあるが、これは全ての工程を高
耐圧部と低耐圧部とで別々に作り込むため、更に工程数
即ち製造コストの増加につながり、高、低耐圧一体型Ｃ
ＭＯＳＩＣとしての利点の１つである低コスト性が損な
われる。
チングを行わない方法もあるが、これは全ての工程を高
耐圧部と低耐圧部とで別々に作り込むため、更に工程数
即ち製造コストの増加につながり、高、低耐圧一体型Ｃ
ＭＯＳＩＣとしての利点の１つである低コスト性が損な
われる。
【００２１】
【発明が解決しようとする課題】上述したように、高、
低耐圧一体型ＣＭＯＳＩＣでは、高、低耐圧のプロセス
の共通化による工程数の削減とプロセス自体の安定化と
を、従来の特性を損なうことなく達成することが求めら
れている。
低耐圧一体型ＣＭＯＳＩＣでは、高、低耐圧のプロセス
の共通化による工程数の削減とプロセス自体の安定化と
を、従来の特性を損なうことなく達成することが求めら
れている。
【００２２】本発明は、上述の問題を解決した半導体装
置及びその製造方法を提供するものである。
置及びその製造方法を提供するものである。
【００２３】
【課題を解決するための手段】第１の本発明に係る半導
体装置は、夫々異なるゲート絶縁膜厚ｔ2 ，ｔ1 で構成
される高耐圧ＭＯＳトランジスタＱp2，Ｑn2及び低耐圧
ＭＯＳトランジスタＱ p1，Ｑn1一体型の半導体装置にお
いて、高耐圧ＭＯＳトランジスタＱp2，Ｑn2及び低耐圧
ＭＯＳトランジスタＱp1，Ｑn1の各ゲート絶縁膜６２，
６１がゲート電極端で終端し、ゲート絶縁膜６２，６１
の終端からゲート電極６６Ｇ〜６９Ｇの側面にかけてサ
イドウォール部７６が形成された構成とする。
体装置は、夫々異なるゲート絶縁膜厚ｔ2 ，ｔ1 で構成
される高耐圧ＭＯＳトランジスタＱp2，Ｑn2及び低耐圧
ＭＯＳトランジスタＱ p1，Ｑn1一体型の半導体装置にお
いて、高耐圧ＭＯＳトランジスタＱp2，Ｑn2及び低耐圧
ＭＯＳトランジスタＱp1，Ｑn1の各ゲート絶縁膜６２，
６１がゲート電極端で終端し、ゲート絶縁膜６２，６１
の終端からゲート電極６６Ｇ〜６９Ｇの側面にかけてサ
イドウォール部７６が形成された構成とする。
【００２４】第２の本発明に係る半導体装置の製造方法
は、夫々異なるゲート絶縁膜厚ｔ2，ｔ1 で構成される
高耐圧ＭＯＳトランジスタＱp2，Ｑn2及び低耐圧ＭＯＳ
トランジスタＱp1，Ｑn1一体型半導体装置の製造方法に
おいて、高耐圧部及び低耐圧部のゲート電極６６Ｇ〜６
９Ｇを形成した後に、ゲート電極加工用レジスト層６４
を残したまま、選択エッチングを行い、高耐圧部及び低
耐圧部における活性領域上の夫々膜厚ｔ2 ，ｔ1 の異な
るゲート絶縁膜６２，６１を全て除去し、その後、イオ
ン打ち込み、サイドウォール部形成等の工程を高耐圧部
及び低耐圧部で共通にする。
は、夫々異なるゲート絶縁膜厚ｔ2，ｔ1 で構成される
高耐圧ＭＯＳトランジスタＱp2，Ｑn2及び低耐圧ＭＯＳ
トランジスタＱp1，Ｑn1一体型半導体装置の製造方法に
おいて、高耐圧部及び低耐圧部のゲート電極６６Ｇ〜６
９Ｇを形成した後に、ゲート電極加工用レジスト層６４
を残したまま、選択エッチングを行い、高耐圧部及び低
耐圧部における活性領域上の夫々膜厚ｔ2 ，ｔ1 の異な
るゲート絶縁膜６２，６１を全て除去し、その後、イオ
ン打ち込み、サイドウォール部形成等の工程を高耐圧部
及び低耐圧部で共通にする。
【００２５】第３の本発明は、第２の発明の半導体装置
の製造方法において、高耐圧ＭＯＳトランジスタＱp2，
Ｑn2を、ソース及びドレイン間のドレイン側に選択酸化
層４５ａが形成され、選択酸化層４５ａとソース間にゲ
ート電極６８Ｇ，６９Ｇが形成されてなるオフセットゲ
ート構造で形成する。
の製造方法において、高耐圧ＭＯＳトランジスタＱp2，
Ｑn2を、ソース及びドレイン間のドレイン側に選択酸化
層４５ａが形成され、選択酸化層４５ａとソース間にゲ
ート電極６８Ｇ，６９Ｇが形成されてなるオフセットゲ
ート構造で形成する。
【００２６】
【作用】本発明に係る半導体装置においては、高耐圧Ｍ
ＯＳトランジスタＱp2，Ｑn2及び低耐圧ＭＯＳトランジ
スタＱp1，Ｑn1のゲート絶縁膜６２，６１がゲート電極
端で終端し、ゲート絶縁膜６２，６１の終端からゲート
電極６６Ｇ〜６９Ｇの側面にかけてサイドウォール部７
６を形成した構成であるので、高、低耐圧部共に活性領
域上の酸化膜厚７１を同じにできる他、イオン注入、サ
イドウォール部形成等の工程の共通化が可能となり、製
造の容易化が図れる。
ＯＳトランジスタＱp2，Ｑn2及び低耐圧ＭＯＳトランジ
スタＱp1，Ｑn1のゲート絶縁膜６２，６１がゲート電極
端で終端し、ゲート絶縁膜６２，６１の終端からゲート
電極６６Ｇ〜６９Ｇの側面にかけてサイドウォール部７
６を形成した構成であるので、高、低耐圧部共に活性領
域上の酸化膜厚７１を同じにできる他、イオン注入、サ
イドウォール部形成等の工程の共通化が可能となり、製
造の容易化が図れる。
【００２７】また、サイドウォール部７６からの拡散で
ソース、ドレイン領域の低不純物濃度領域の形成も可能
となるので、浅い接合によるＬＤＤ構造のソース、ドレ
イン領域の形成を可能にする。
ソース、ドレイン領域の低不純物濃度領域の形成も可能
となるので、浅い接合によるＬＤＤ構造のソース、ドレ
イン領域の形成を可能にする。
【００２８】本発明に係る半導体装置の製造方法におい
ては、高耐圧部及び低耐圧部のゲート電極６２，６１を
形成した後に、ゲート電極加工用レジスト層７６を残し
たまま、選択エッチングを行い、高耐圧部及び低耐圧部
における活性領域上の夫々膜厚の異なるゲート絶縁膜６
２，６１を全て除去することにより、その後の酸化処理
で高耐圧部及び低耐圧部上の酸化膜７１を同じ膜厚とす
ることができ、その後のイオン注入、サイドウォール部
形成等の工程の共通化を可能にする。従って、特性を損
なうことなく工程数の削減を可能にする。
ては、高耐圧部及び低耐圧部のゲート電極６２，６１を
形成した後に、ゲート電極加工用レジスト層７６を残し
たまま、選択エッチングを行い、高耐圧部及び低耐圧部
における活性領域上の夫々膜厚の異なるゲート絶縁膜６
２，６１を全て除去することにより、その後の酸化処理
で高耐圧部及び低耐圧部上の酸化膜７１を同じ膜厚とす
ることができ、その後のイオン注入、サイドウォール部
形成等の工程の共通化を可能にする。従って、特性を損
なうことなく工程数の削減を可能にする。
【００２９】この製造方法において、高耐圧ＭＯＳトラ
ンジスタＱp2，Ｑn2を、ソース及びドレイン間のドレイ
ン側に選択酸化層４５ａが形成され、選択酸化層４５ａ
とソース間にゲート電極６８Ｇ，６９Ｇが形成されてな
るオフセットゲート構造で形成するときは、高耐圧部及
び低耐圧部のＬＤＤイオン注入を同じ条件、即ち低耐圧
部での最適条件で同時にできる。従って、更に工程数の
削減が可能となる。
ンジスタＱp2，Ｑn2を、ソース及びドレイン間のドレイ
ン側に選択酸化層４５ａが形成され、選択酸化層４５ａ
とソース間にゲート電極６８Ｇ，６９Ｇが形成されてな
るオフセットゲート構造で形成するときは、高耐圧部及
び低耐圧部のＬＤＤイオン注入を同じ条件、即ち低耐圧
部での最適条件で同時にできる。従って、更に工程数の
削減が可能となる。
【００３０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００３１】図１〜図５は、本発明に係る高、低耐圧一
体型ＣＭＯＳＩＣの一実施例であり、製造工程順に示す
断面図である。
体型ＣＭＯＳＩＣの一実施例であり、製造工程順に示す
断面図である。
【００３２】本例は、低耐圧ＭＯＳトランジスタをＬＤ
Ｄ構造とし、高耐圧ＭＯＳトランジスタを、ソース及び
ドレイン間のドレイン側にＬＯＣＯＳ酸化層が形成さ
れ、ＬＯＣＯＳ酸化層とソース間にゲート電極が形成さ
れたオフセットゲート構造〔以下、ＬＯＤ（ＬＯＣＯＳ
Ｏｆｆｓｅｔ Ｄｒａｉｎ）構造という〕とした場合
である。
Ｄ構造とし、高耐圧ＭＯＳトランジスタを、ソース及び
ドレイン間のドレイン側にＬＯＣＯＳ酸化層が形成さ
れ、ＬＯＣＯＳ酸化層とソース間にゲート電極が形成さ
れたオフセットゲート構造〔以下、ＬＯＤ（ＬＯＣＯＳ
Ｏｆｆｓｅｔ Ｄｒａｉｎ）構造という〕とした場合
である。
【００３３】先ず、図１に示すように、第１導電型例え
ばｐ型のシリコン半導体基板４１に、第２導電型即ちｎ
型の第１のウエル領域４２及び第２のウエル領域４３を
形成し、第１のｎ型ウエル領域４２に第１導電型即ちｐ
型のウエル領域４４を形成する。
ばｐ型のシリコン半導体基板４１に、第２導電型即ちｎ
型の第１のウエル領域４２及び第２のウエル領域４３を
形成し、第１のｎ型ウエル領域４２に第１導電型即ちｐ
型のウエル領域４４を形成する。
【００３４】４５は選択酸化層（ＳｉＯ2 ）（いわゆる
ＬＯＣＯＳ酸化層）を示し、素子分離に供されるＬＯＣ
ＯＳ酸化層４５下の各ウエル領域４２，４３，４４、基
板領域には、あらかじめ夫々対応する導電型のチャンネ
ルストップ領域４６、更にウエル領域、基板領域に所定
電位を与えるためのコンタクト領域４８（図ではその一
部のみ示している）等がイオン注入で形成されている。
ＬＯＣＯＳ酸化層）を示し、素子分離に供されるＬＯＣ
ＯＳ酸化層４５下の各ウエル領域４２，４３，４４、基
板領域には、あらかじめ夫々対応する導電型のチャンネ
ルストップ領域４６、更にウエル領域、基板領域に所定
電位を与えるためのコンタクト領域４８（図ではその一
部のみ示している）等がイオン注入で形成されている。
【００３５】また、高耐圧部４０側の第２のｎ型ウエル
領域４３による素子形成領域４３ａ及び基板４１による
素子形成領域４１ａに形成されたオフセットドレイン用
のＬＯＣＯＳ酸化層４５ａ下には爾後形成されるドレイ
ン領域と連接する低不純物濃度領域であるｐ- 領域５１
及びｎ- 領域５２が形成されている。
領域４３による素子形成領域４３ａ及び基板４１による
素子形成領域４１ａに形成されたオフセットドレイン用
のＬＯＣＯＳ酸化層４５ａ下には爾後形成されるドレイ
ン領域と連接する低不純物濃度領域であるｐ- 領域５１
及びｎ- 領域５２が形成されている。
【００３６】そして、高耐圧部４０側の第２のｎ型ウエ
ル領域４３による素子形成領域４３ａ及び基板４１によ
る素子形成領域４１ａ上に厚い膜厚ｔ2 の例えばＳｉＯ
2 等によるゲート絶縁膜６２を形成し、低耐圧部３９側
の第１のｎ型ウエル領域４２による素子形成領域４２ａ
及びｐ型ウエル領域４４による素子形成領域４４ａ上に
薄い膜厚ｔ1 の例えばＳｉＯ2 等によるゲート絶縁膜６
１を形成する。
ル領域４３による素子形成領域４３ａ及び基板４１によ
る素子形成領域４１ａ上に厚い膜厚ｔ2 の例えばＳｉＯ
2 等によるゲート絶縁膜６２を形成し、低耐圧部３９側
の第１のｎ型ウエル領域４２による素子形成領域４２ａ
及びｐ型ウエル領域４４による素子形成領域４４ａ上に
薄い膜厚ｔ1 の例えばＳｉＯ2 等によるゲート絶縁膜６
１を形成する。
【００３７】この膜厚の異なるゲート絶縁膜６１及び６
２の形成は、例えば前述した図１３Ａ〜図１４Ｃと同じ
方法によって形成し得るので、詳細説明は省略する。
２の形成は、例えば前述した図１３Ａ〜図１４Ｃと同じ
方法によって形成し得るので、詳細説明は省略する。
【００３８】この各ゲート絶縁膜６１及び６２を含む全
面にゲート電極となる電極材、本例では多結晶シリコン
膜６３を被着形成する。
面にゲート電極となる電極材、本例では多結晶シリコン
膜６３を被着形成する。
【００３９】次に、図２に示すように、所定パターンの
レジスト層６４を介して異方性エッチング、例えばＲＩ
Ｅ（反応性イオンエッチング）によって多結晶シリコン
膜６３をパターニングし、第１のｎ型ウエル領域４２の
素子形成領域４２ａ上にゲート電極６６Ｇを、ｐ型ウエ
ル領域４４の素子形成領域４４ａ上にゲート電極６７Ｇ
を、第２のｎ型ウエル領域４３の素子形成領域４３ａ上
にゲート電極６８Ｇを、基板４１の素子形成領域４１ａ
上にゲート電極６９Ｇを夫々形成する。高耐圧部４０側
のゲート電極６８Ｇ及び６９Ｇは、夫々素子形成領域４
３ａ及び素子形成領域４１ａ内をＬＯＣＯＳ酸化層４５
ａで２分する一方の領域よりＬＯＣＯＳ酸化層４５ａに
跨がるように形成される。
レジスト層６４を介して異方性エッチング、例えばＲＩ
Ｅ（反応性イオンエッチング）によって多結晶シリコン
膜６３をパターニングし、第１のｎ型ウエル領域４２の
素子形成領域４２ａ上にゲート電極６６Ｇを、ｐ型ウエ
ル領域４４の素子形成領域４４ａ上にゲート電極６７Ｇ
を、第２のｎ型ウエル領域４３の素子形成領域４３ａ上
にゲート電極６８Ｇを、基板４１の素子形成領域４１ａ
上にゲート電極６９Ｇを夫々形成する。高耐圧部４０側
のゲート電極６８Ｇ及び６９Ｇは、夫々素子形成領域４
３ａ及び素子形成領域４１ａ内をＬＯＣＯＳ酸化層４５
ａで２分する一方の領域よりＬＯＣＯＳ酸化層４５ａに
跨がるように形成される。
【００４０】次に、図３に示すように、各ゲート電極６
６Ｇ，６７Ｇ，６８Ｇ，６９Ｇの加工用のレジスト層６
４を残したまま、エッチャーを入れ替えてＲＩＥにより
低耐圧部３９及び高耐圧部４０の素子形成領域４２ａ，
４４ａ，４３ａ，４１ａの各活性領域、即ち、ソース領
域及びドレイン領域を形成すべき部分上の夫々膜厚
ｔ 1 ，ｔ2 が異なるゲート絶縁膜６１及び６２を全て同
時にエッチング除去する。
６Ｇ，６７Ｇ，６８Ｇ，６９Ｇの加工用のレジスト層６
４を残したまま、エッチャーを入れ替えてＲＩＥにより
低耐圧部３９及び高耐圧部４０の素子形成領域４２ａ，
４４ａ，４３ａ，４１ａの各活性領域、即ち、ソース領
域及びドレイン領域を形成すべき部分上の夫々膜厚
ｔ 1 ，ｔ2 が異なるゲート絶縁膜６１及び６２を全て同
時にエッチング除去する。
【００４１】このエッチングに際し、低耐圧部３９及び
高耐圧部４０でゲート絶縁膜厚ｔ2，ｔ1 が異なるた
め、低耐圧部３９側はオーバーエッチングされる懼れが
あるが、ＳｉＯ2 ／Ｓｉ選択比の大きいエッチャーを使
えば問題ない。
高耐圧部４０でゲート絶縁膜厚ｔ2，ｔ1 が異なるた
め、低耐圧部３９側はオーバーエッチングされる懼れが
あるが、ＳｉＯ2 ／Ｓｉ選択比の大きいエッチャーを使
えば問題ない。
【００４２】これ以後の工程は低耐圧部３９、高耐圧部
４０とも共通となる。
４０とも共通となる。
【００４３】即ち、次に、図４に示すように、通常の酸
化処理でゲート電極６６Ｇ〜６９Ｇ、各活性領域表面を
酸化し、酸化膜７１を形成する。これによって、ゲート
電極端部も同時に酸化され、ゲート耐圧が低下するのを
防いでいる。
化処理でゲート電極６６Ｇ〜６９Ｇ、各活性領域表面を
酸化し、酸化膜７１を形成する。これによって、ゲート
電極端部も同時に酸化され、ゲート耐圧が低下するのを
防いでいる。
【００４４】次いでＬＤＤイオン注入を行う。この際、
高耐圧部をＬＯＤ構造とすれば、ＬＤＤイオン注入は共
通化できる。即ち、高耐圧部４０では、ゲート・ドレイ
ン間に対応する部にオフセット部分のＬＯＣＯＳ酸化層
４５ａが形成されているため、このＬＯＣＯＳ酸化層４
５ａ直下にはイオン注入されないため低耐圧部３９のＬ
ＤＤ（低不純物濃度領域）の最適濃度に合せることがで
きる。
高耐圧部をＬＯＤ構造とすれば、ＬＤＤイオン注入は共
通化できる。即ち、高耐圧部４０では、ゲート・ドレイ
ン間に対応する部にオフセット部分のＬＯＣＯＳ酸化層
４５ａが形成されているため、このＬＯＣＯＳ酸化層４
５ａ直下にはイオン注入されないため低耐圧部３９のＬ
ＤＤ（低不純物濃度領域）の最適濃度に合せることがで
きる。
【００４５】本例ではＬＯＣＯＳ酸化層４５，４５ａ及
びゲート電極６６Ｇ〜６９Ｇをマスクにセルファライン
にて選択的にＬＤＤイオン注入を行い、例えば低耐圧部
３９の素子形成領域４４ａ及び高耐圧部４０の素子形成
領域４１ａに同時にｎ- 領域７３ａを形成する。次いで
ｐチャネルＭＯＳトランジスタに対するＬＤＤイオン注
入も行うことができるが、本例では後述するソース／ド
レインイオン注入後の横方向拡散で低不純物濃度領域を
形成するようになす。
びゲート電極６６Ｇ〜６９Ｇをマスクにセルファライン
にて選択的にＬＤＤイオン注入を行い、例えば低耐圧部
３９の素子形成領域４４ａ及び高耐圧部４０の素子形成
領域４１ａに同時にｎ- 領域７３ａを形成する。次いで
ｐチャネルＭＯＳトランジスタに対するＬＤＤイオン注
入も行うことができるが、本例では後述するソース／ド
レインイオン注入後の横方向拡散で低不純物濃度領域を
形成するようになす。
【００４６】次に、全面に例えばＳｉＯ2 層をＣＶＤ法
によって被着形成し、例えばＲＩＥによるエッチバック
により、低耐圧部３９及び高耐圧部４０のゲート絶縁膜
の終端からゲート電極の側面にわたってＳｉＯ2 による
サイドウォール部７６を同時形成する。
によって被着形成し、例えばＲＩＥによるエッチバック
により、低耐圧部３９及び高耐圧部４０のゲート絶縁膜
の終端からゲート電極の側面にわたってＳｉＯ2 による
サイドウォール部７６を同時形成する。
【００４７】次いで、ＬＯＣＯＳ酸化層４５及びサイド
ウォール部７６を有するゲート電極６６Ｇ〜６９Ｇをマ
スクにセルファラインにて選択的にソース／ドレインイ
オン注入を行う。このソース／ドレインイオン注入で
は、図示せざるも通常のように、一方をレジスト層でマ
スクしてｎ型不純物とｐ型不純物を選択的にイオン注入
を行う。これによって、低耐圧部３９及び高耐圧部４０
の夫々対応する部分に夫々高不純物濃度領域のｎ+ 領域
７３ｂと高不純物濃度領域であるｐ+ 領域７４ｂが形成
される。ｐ型不純物としてボロンを用いた場合、ボロン
はリンに比較して拡散速度が早いので、その後の熱工程
でｐ+ 領域７４ｂから横方向に拡散してｐ - 領域７４ａ
が形成される。従って、ｎ- 領域７３ａとｎ+ 領域７３
ｂでソース領域６７Ｓ，６９Ｓ及びドレイン領域６７
Ｄ，６９Ｄが形成され、ｐ- 領域７４ａとｐ+ 領域７４
ｂでソース領域６６Ｓ，６８Ｓ及びドレイン領域６６Ｄ
が形成される。以後、図示せざるも各対応するソース領
域、ドイン領域に接続する電極を形成する。
ウォール部７６を有するゲート電極６６Ｇ〜６９Ｇをマ
スクにセルファラインにて選択的にソース／ドレインイ
オン注入を行う。このソース／ドレインイオン注入で
は、図示せざるも通常のように、一方をレジスト層でマ
スクしてｎ型不純物とｐ型不純物を選択的にイオン注入
を行う。これによって、低耐圧部３９及び高耐圧部４０
の夫々対応する部分に夫々高不純物濃度領域のｎ+ 領域
７３ｂと高不純物濃度領域であるｐ+ 領域７４ｂが形成
される。ｐ型不純物としてボロンを用いた場合、ボロン
はリンに比較して拡散速度が早いので、その後の熱工程
でｐ+ 領域７４ｂから横方向に拡散してｐ - 領域７４ａ
が形成される。従って、ｎ- 領域７３ａとｎ+ 領域７３
ｂでソース領域６７Ｓ，６９Ｓ及びドレイン領域６７
Ｄ，６９Ｄが形成され、ｐ- 領域７４ａとｐ+ 領域７４
ｂでソース領域６６Ｓ，６８Ｓ及びドレイン領域６６Ｄ
が形成される。以後、図示せざるも各対応するソース領
域、ドイン領域に接続する電極を形成する。
【００４８】斯くして、図５及び図６（低耐圧部の拡大
図）、図７（高耐圧部の拡大図）で示すように、低耐圧
のｐチャネルＭＯＳトランジスタＱｐ1 及びｎチャネル
ＭＯＳトランジスタＱｎ1 からなるＣＭＯＳと、高耐圧
のｐチャネルＭＯＳトランジスタＱｐ2 及びｎチャネル
ＭＯＳトランジスタＱｎ2 からなるＣＭＯＳが一体化さ
れたＩＣ、即ち高、低耐圧一体型ＣＭＯＳＩＣ７５が得
られる。
図）、図７（高耐圧部の拡大図）で示すように、低耐圧
のｐチャネルＭＯＳトランジスタＱｐ1 及びｎチャネル
ＭＯＳトランジスタＱｎ1 からなるＣＭＯＳと、高耐圧
のｐチャネルＭＯＳトランジスタＱｐ2 及びｎチャネル
ＭＯＳトランジスタＱｎ2 からなるＣＭＯＳが一体化さ
れたＩＣ、即ち高、低耐圧一体型ＣＭＯＳＩＣ７５が得
られる。
【００４９】そして、低耐圧部ではＬＤＤ構造のＭＯＳ
トランジスタＱｐ1 ，Ｑｎ1 が構成され、高耐圧部では
ＬＯＤ構造のＭＯＳトランジスタＱｐ2 ，Ｑｎ2 が構成
される。いずれのＭＯＳトランジスタＱｐ1 ，Ｑｎ1 ，
Ｑｐ2 ，Ｑｎ2 は、ゲート絶縁膜がゲート電極端で終端
し、このゲート絶縁膜の終端からゲート電極の側面にか
けてサイドウォール部が形成された構成となっている。
トランジスタＱｐ1 ，Ｑｎ1 が構成され、高耐圧部では
ＬＯＤ構造のＭＯＳトランジスタＱｐ2 ，Ｑｎ2 が構成
される。いずれのＭＯＳトランジスタＱｐ1 ，Ｑｎ1 ，
Ｑｐ2 ，Ｑｎ2 は、ゲート絶縁膜がゲート電極端で終端
し、このゲート絶縁膜の終端からゲート電極の側面にか
けてサイドウォール部が形成された構成となっている。
【００５０】上述の実施例によれば、ゲート電極６６Ｇ
〜６９Ｇを形成した後に、ゲート電極加工用のレジスト
層６４を残したまま、ＲＩＥにより低耐圧部３９及び高
耐圧部４０の活性領域、即ちソース／ドレイン形成領域
上のゲート絶縁膜６１及び６２を全て選択除去すること
により、次の酸化処理で、低耐圧部３９及び高耐圧部４
０の上記活性領域上に形成される酸化膜７１の膜厚をほ
ぼ等しくすることができる。
〜６９Ｇを形成した後に、ゲート電極加工用のレジスト
層６４を残したまま、ＲＩＥにより低耐圧部３９及び高
耐圧部４０の活性領域、即ちソース／ドレイン形成領域
上のゲート絶縁膜６１及び６２を全て選択除去すること
により、次の酸化処理で、低耐圧部３９及び高耐圧部４
０の上記活性領域上に形成される酸化膜７１の膜厚をほ
ぼ等しくすることができる。
【００５１】このため、その後のＬＤＤイオン注入、サ
イドウォール部形成、ソース／ドレインイオン注入等の
工程を高、低耐圧部で個別に設けることなく、共通にす
ることができ、工程数を削減することができ、製造コス
トの低減化が図れる。
イドウォール部形成、ソース／ドレインイオン注入等の
工程を高、低耐圧部で個別に設けることなく、共通にす
ることができ、工程数を削減することができ、製造コス
トの低減化が図れる。
【００５２】図３でＲＩＥにより活性領域上のゲート絶
縁膜（６１，６２）を選択除去する際、低耐圧部３９及
び高耐圧部４０ともに一括してエッチング除去するた
め、基板上のレジスト層６４とエッチングされるＳｉＯ
2 膜（６１，６２）との面積比、即ちレジスト／ＳｉＯ
2 面積比が減少し、ＲＩＥ工程の安定化が図れる。同時
に、このレジスト／ＳｉＯ2 面積比の減少でレジストパ
ターン依存性がなくなり、エッチングレートが影響を受
けることがないので、デバイス毎のエッチング条件出し
が不要となる。
縁膜（６１，６２）を選択除去する際、低耐圧部３９及
び高耐圧部４０ともに一括してエッチング除去するた
め、基板上のレジスト層６４とエッチングされるＳｉＯ
2 膜（６１，６２）との面積比、即ちレジスト／ＳｉＯ
2 面積比が減少し、ＲＩＥ工程の安定化が図れる。同時
に、このレジスト／ＳｉＯ2 面積比の減少でレジストパ
ターン依存性がなくなり、エッチングレートが影響を受
けることがないので、デバイス毎のエッチング条件出し
が不要となる。
【００５３】低耐圧部３９及び高耐圧部４０でのサイド
ウォール部７６を同時に形成し、その後にエッチング工
程がないので、低耐圧部３９及び高耐圧部４０共にサイ
ドウォール部７６の幅を安定化することができる。
ウォール部７６を同時に形成し、その後にエッチング工
程がないので、低耐圧部３９及び高耐圧部４０共にサイ
ドウォール部７６の幅を安定化することができる。
【００５４】また、高耐圧部４０及び低耐圧部３９の上
記活性領域上の酸化膜７１の膜厚を共通化し、且つ高耐
圧部４０のＭＯＳトランジスタをＬＯＤ構造とすること
により、ＬＤＤイオン注入工程を高、低耐圧部とも共通
にできる。即ち、ドース量を低耐圧部の最適値に合せる
ことができ、工程の簡略化ができる。
記活性領域上の酸化膜７１の膜厚を共通化し、且つ高耐
圧部４０のＭＯＳトランジスタをＬＯＤ構造とすること
により、ＬＤＤイオン注入工程を高、低耐圧部とも共通
にできる。即ち、ドース量を低耐圧部の最適値に合せる
ことができ、工程の簡略化ができる。
【００５５】同時に、高耐圧部４０では、このＬＤＤイ
オン注入に際し、ドレイン領域６８Ｄ，６９Ｄ側にはオ
フセット部分のＬＯＣＯＳ酸化層４５ａにより、イオン
注入されず、ソース領域６８Ｓ，６９Ｓ側のみにイオン
注入されるも、そのドース量は本来の高耐圧で要求され
る濃度より高い値となるため、ソース領域の抵抗値が下
がり電流が大きく得られる結果、耐圧を確保しつつ低消
費電力化が図れる。
オン注入に際し、ドレイン領域６８Ｄ，６９Ｄ側にはオ
フセット部分のＬＯＣＯＳ酸化層４５ａにより、イオン
注入されず、ソース領域６８Ｓ，６９Ｓ側のみにイオン
注入されるも、そのドース量は本来の高耐圧で要求され
る濃度より高い値となるため、ソース領域の抵抗値が下
がり電流が大きく得られる結果、耐圧を確保しつつ低消
費電力化が図れる。
【００５６】更に本実施例においては、ゲート絶縁膜６
１及び６２がゲート電極端で終端し、ゲート絶縁膜６
１，６２の終端からゲート電極の側面にかけてサイドウ
ォール部７６が形成された構成であるので、例えばより
小型化していき、より浅い接合のソース、ドレン領域が
要求される場合には、サイドウォール部７６を不純物含
有の絶縁材、例えばＰＳＧ、その他等にて形成し、サイ
ドウォール部７６からの不純物拡散でＬＤＤの低不純物
濃度領域を形成することができる。
１及び６２がゲート電極端で終端し、ゲート絶縁膜６
１，６２の終端からゲート電極の側面にかけてサイドウ
ォール部７６が形成された構成であるので、例えばより
小型化していき、より浅い接合のソース、ドレン領域が
要求される場合には、サイドウォール部７６を不純物含
有の絶縁材、例えばＰＳＧ、その他等にて形成し、サイ
ドウォール部７６からの不純物拡散でＬＤＤの低不純物
濃度領域を形成することができる。
【００５７】上述したように、本実施例では、従来の
高，低耐圧部で別個の工程を設けることによる工程数の
増加、従って製造コストの増加の問題や、サイドウォー
ル部形成後の高耐圧部におけるゲート酸化膜追加エッチ
ングの際のプロセス自体の不安定性やエッチングレート
のレジスト／ＳｉＯ2 面積比への強い依存性といった問
題や、それを解決すべくサイドウォール部形成後の高耐
圧部のゲート酸化膜の追加エッチングを止めて高，体耐
圧部を完全に別個に形成した際の工程数、従って製造コ
ストの更なる増加の問題等を解決することができる。
高，低耐圧部で別個の工程を設けることによる工程数の
増加、従って製造コストの増加の問題や、サイドウォー
ル部形成後の高耐圧部におけるゲート酸化膜追加エッチ
ングの際のプロセス自体の不安定性やエッチングレート
のレジスト／ＳｉＯ2 面積比への強い依存性といった問
題や、それを解決すべくサイドウォール部形成後の高耐
圧部のゲート酸化膜の追加エッチングを止めて高，体耐
圧部を完全に別個に形成した際の工程数、従って製造コ
ストの更なる増加の問題等を解決することができる。
【００５８】図８〜図１２は、高耐圧部４０及び低耐圧
部３９共に、ＬＤＤ構造とした場合の高，低耐圧一体型
ＣＭＯＳＩＣに適用した場合の実施例を示す。
部３９共に、ＬＤＤ構造とした場合の高，低耐圧一体型
ＣＭＯＳＩＣに適用した場合の実施例を示す。
【００５９】本例においては、図８に示すように、第１
導電型例えばｐ型のシリコン半導体基板４１に、第２導
電型即ちｎ型の第１のウエル領域４２及び第２のウエル
領域４３を形成し、第１のウエル領域４２に第１導電型
即ちｐ型ウエル領域４４を形成する。
導電型例えばｐ型のシリコン半導体基板４１に、第２導
電型即ちｎ型の第１のウエル領域４２及び第２のウエル
領域４３を形成し、第１のウエル領域４２に第１導電型
即ちｐ型ウエル領域４４を形成する。
【００６０】各対応する位置に所要の導電型のチャネル
ストップ領域４６、コンタクト領域４８（図ではその一
部のみ示している）をイオン注入で形成した後、素子分
離用のＬＯＣＯＳ酸化層４５を形成する。
ストップ領域４６、コンタクト領域４８（図ではその一
部のみ示している）をイオン注入で形成した後、素子分
離用のＬＯＣＯＳ酸化層４５を形成する。
【００６１】次いで、低耐圧部３９側の素子形成領域４
２ａ，４４ａに膜厚ｔ1 の薄いゲート絶縁膜６１を形成
し、高耐圧部４０側の素子形成領域４３ａ，４１ａに厚
い膜厚ｔ2 のゲート絶縁膜６２を形成する。その後、全
面に電極材、例えば多結晶シリコン膜を被着形成し、そ
の上に所定パターンのレジスト層６４を介して例えばＲ
ＩＥにより選択エッチングし、各素子形成領域４２ａ，
４４ａ，４３ａ，４１ａ上に夫々ゲート電極６６Ｇ，６
７Ｇ，６８Ｇ及び６９Ｇを形成する。
２ａ，４４ａに膜厚ｔ1 の薄いゲート絶縁膜６１を形成
し、高耐圧部４０側の素子形成領域４３ａ，４１ａに厚
い膜厚ｔ2 のゲート絶縁膜６２を形成する。その後、全
面に電極材、例えば多結晶シリコン膜を被着形成し、そ
の上に所定パターンのレジスト層６４を介して例えばＲ
ＩＥにより選択エッチングし、各素子形成領域４２ａ，
４４ａ，４３ａ，４１ａ上に夫々ゲート電極６６Ｇ，６
７Ｇ，６８Ｇ及び６９Ｇを形成する。
【００６２】次に、図９に示すように、各ゲート電極６
６Ｇ，６７Ｇ，６８Ｇ，６９Ｇ上のレジスト層６４を残
して、エッチャーを切り替えてＲＩＥにより、各素子形
成領域４２ａ，４４ａ，４３ａ，４１ａの活性領域、即
ちソース／ドレイン形成領域上の膜厚の異なるゲート絶
縁膜６１，６２を全て同時に選択的にエッチング除去す
る。
６Ｇ，６７Ｇ，６８Ｇ，６９Ｇ上のレジスト層６４を残
して、エッチャーを切り替えてＲＩＥにより、各素子形
成領域４２ａ，４４ａ，４３ａ，４１ａの活性領域、即
ちソース／ドレイン形成領域上の膜厚の異なるゲート絶
縁膜６１，６２を全て同時に選択的にエッチング除去す
る。
【００６３】次に、図１０に示すように、酸化処理を行
って各ゲート電極６６Ｇ〜６９Ｇの表面に酸化膜７１を
形成すると共に、各素子形成領域４２ａ，４４ａ，４３
ａ，４１ａの活性領域上に同じ膜厚の酸化膜７１を形成
する。そして、低耐圧部３９の素子形成領域４４ａと高
耐圧部４０の素子形成領域４１ａに対し、夫々別工程で
選択的にｎ型不純物のＬＤＤイオン注入を行い、夫々ｎ
- 領域７３ａ及びｎ-領域７６ａを形成する。
って各ゲート電極６６Ｇ〜６９Ｇの表面に酸化膜７１を
形成すると共に、各素子形成領域４２ａ，４４ａ，４３
ａ，４１ａの活性領域上に同じ膜厚の酸化膜７１を形成
する。そして、低耐圧部３９の素子形成領域４４ａと高
耐圧部４０の素子形成領域４１ａに対し、夫々別工程で
選択的にｎ型不純物のＬＤＤイオン注入を行い、夫々ｎ
- 領域７３ａ及びｎ-領域７６ａを形成する。
【００６４】次に、図１１に示すように、低耐圧部３９
の素子形成領域４２ａと高耐圧部４０の素子形成領域４
３ａに対し、夫々別工程で選択的にｐ型不純物のＬＤＤ
イオン注入を行い、夫々ｐ- 領域７７ａ及びｐ- 領域７
８ａを形成する。
の素子形成領域４２ａと高耐圧部４０の素子形成領域４
３ａに対し、夫々別工程で選択的にｐ型不純物のＬＤＤ
イオン注入を行い、夫々ｐ- 領域７７ａ及びｐ- 領域７
８ａを形成する。
【００６５】次に、全面に例えばＳｉＯ2 層をＣＶＤ法
で被着形成し、例えばＲＩＥによるエッチバックで高耐
圧部４０及び低耐圧部３９のゲート電極６６Ｇ〜６９Ｇ
の側面にＳｉＯ2 によるサイドウォール部７６を形成す
る。次いで、低耐圧部３９及び高耐圧部４０に対し共通
のソース／ドレインイオン注入を行う。即ち、素子形成
領域４４ａと素子形成領域４１ａにｎ型不純物を高濃度
にイオン注入してｎ+領域７３ｂを同時に形成し、別工
程で素子形成領域４２ａと素子形成領域４３ａにｐ型不
純物を高濃度にイオン注入してｐ+ 領域７４ｂを同時に
形成する。
で被着形成し、例えばＲＩＥによるエッチバックで高耐
圧部４０及び低耐圧部３９のゲート電極６６Ｇ〜６９Ｇ
の側面にＳｉＯ2 によるサイドウォール部７６を形成す
る。次いで、低耐圧部３９及び高耐圧部４０に対し共通
のソース／ドレインイオン注入を行う。即ち、素子形成
領域４４ａと素子形成領域４１ａにｎ型不純物を高濃度
にイオン注入してｎ+領域７３ｂを同時に形成し、別工
程で素子形成領域４２ａと素子形成領域４３ａにｐ型不
純物を高濃度にイオン注入してｐ+ 領域７４ｂを同時に
形成する。
【００６６】以後、図示せざるも、各対応するソース領
域６６Ｓ，６７Ｓ，６８Ｓ，６９Ｓ、ドレイン領域６６
Ｄ，６７Ｄ，６８Ｄ，６９Ｄに接続する電極を形成す
る。
域６６Ｓ，６７Ｓ，６８Ｓ，６９Ｓ、ドレイン領域６６
Ｄ，６７Ｄ，６８Ｄ，６９Ｄに接続する電極を形成す
る。
【００６７】このようにして、図１２及び図１３（低耐
圧部の拡大図）、図１４（高耐圧部の拡大図）に示すよ
うに、低耐圧部３９及び高耐圧部４０共にＬＤＤ構造の
ＭＯＳトランジスタＱｐ1 ，Ｑｎ1 ，Ｑｐ2 ，Ｑｎ2 を
一体に有するＣＭＯＳＩＣ、即ち高，低耐圧一体型ＣＭ
ＯＳＩＣ８０を得る。
圧部の拡大図）、図１４（高耐圧部の拡大図）に示すよ
うに、低耐圧部３９及び高耐圧部４０共にＬＤＤ構造の
ＭＯＳトランジスタＱｐ1 ，Ｑｎ1 ，Ｑｐ2 ，Ｑｎ2 を
一体に有するＣＭＯＳＩＣ、即ち高，低耐圧一体型ＣＭ
ＯＳＩＣ８０を得る。
【００６８】かかる高，低耐圧一体型ＣＭＯＳＩＣ８０
においても、ゲート電極６６Ｇ〜６９Ｇを形成した後
に、ゲート電極加工用レジスト層６４を残したまま、低
耐圧部３９及び高耐圧部４０における素子形成領域４２
ａ，４４ａ，４３ａ，４１ａの活性領域上のゲート絶縁
膜６１，６２を全て除去することにより、次の酸化処理
で高，低耐圧部の活性領域上に同じ膜厚の酸化膜７１が
形成される。
においても、ゲート電極６６Ｇ〜６９Ｇを形成した後
に、ゲート電極加工用レジスト層６４を残したまま、低
耐圧部３９及び高耐圧部４０における素子形成領域４２
ａ，４４ａ，４３ａ，４１ａの活性領域上のゲート絶縁
膜６１，６２を全て除去することにより、次の酸化処理
で高，低耐圧部の活性領域上に同じ膜厚の酸化膜７１が
形成される。
【００６９】従って、その後のサイドウォール部７６の
形成、ソース／ドレインイオン注入等の工程を高，低耐
圧部とも共通とすることができ、工程数の削減が可能と
なる。
形成、ソース／ドレインイオン注入等の工程を高，低耐
圧部とも共通とすることができ、工程数の削減が可能と
なる。
【００７０】その他、ゲート絶縁膜６１，６２のＲＩＥ
による選択エッチング時の基板上のレジスト／ＳｉＯ2
面積比の減少で選択エッチング工程の安定化が図られ
る。レジストパターン依存性がなくなり、デバイス毎の
エッチング条件出しが不要になる。サイドウォール部の
幅の安定化が図れる。
による選択エッチング時の基板上のレジスト／ＳｉＯ2
面積比の減少で選択エッチング工程の安定化が図られ
る。レジストパターン依存性がなくなり、デバイス毎の
エッチング条件出しが不要になる。サイドウォール部の
幅の安定化が図れる。
【００７１】更に、サイドウォール部を不純物含有の絶
縁材、例えばＰＳＧ、その他で構成することにより、之
よりの不純物拡散でＬＤＤの低濃度領域の形成が可能と
なり、より浅い接合のＬＤＤ構造のソース、ドレイン領
域の形成ができ、より高速動作のＭＯＳトランジスタが
得られる。
縁材、例えばＰＳＧ、その他で構成することにより、之
よりの不純物拡散でＬＤＤの低濃度領域の形成が可能と
なり、より浅い接合のＬＤＤ構造のソース、ドレイン領
域の形成ができ、より高速動作のＭＯＳトランジスタが
得られる。
【００７２】
【発明の効果】本発明に係る半導体装置によればソー
ス，ドレイン領域、サイドウォール部等を高耐圧部及び
低耐圧部共に共通の工程で形成することができ、製造の
容易化を図ることができる。また、サイドウォール部か
らの不純物拡散でＬＤＤの低濃度領域の形成が可能とな
り、より浅い接合のＬＤＤ構造が得られる。
ス，ドレイン領域、サイドウォール部等を高耐圧部及び
低耐圧部共に共通の工程で形成することができ、製造の
容易化を図ることができる。また、サイドウォール部か
らの不純物拡散でＬＤＤの低濃度領域の形成が可能とな
り、より浅い接合のＬＤＤ構造が得られる。
【００７３】本発明に係る半導体装置の製造方法によれ
ば、高，低耐圧一体型の半導体装置において、ゲート電
極後のイオン注入、サイドウォール部形成等のプロセス
を高，低耐圧部ともに共通にすることができ、工程数の
削減を可能にして製造コストを低減することができる。
また、ゲート絶縁膜の選択エッチング時に、基板上のレ
ジスト／絶縁膜面積比が小さいことにより、選択エッチ
ングが安定化し、デバイス毎のエッチング条件出しが不
要になる。高，低耐圧部のサイドウォール部の同時形成
で、サイドウォール部の幅を安定化することができる。
ば、高，低耐圧一体型の半導体装置において、ゲート電
極後のイオン注入、サイドウォール部形成等のプロセス
を高，低耐圧部ともに共通にすることができ、工程数の
削減を可能にして製造コストを低減することができる。
また、ゲート絶縁膜の選択エッチング時に、基板上のレ
ジスト／絶縁膜面積比が小さいことにより、選択エッチ
ングが安定化し、デバイス毎のエッチング条件出しが不
要になる。高，低耐圧部のサイドウォール部の同時形成
で、サイドウォール部の幅を安定化することができる。
【図１】本発明に係る高，低耐圧一体型ＣＭＯＳＩＣの
一例を示す製造工程図（その１）である。
一例を示す製造工程図（その１）である。
【図２】本発明に係る高，低耐圧一体型ＣＭＯＳＩＣの
一例を示す製造工程図（その２）である。
一例を示す製造工程図（その２）である。
【図３】本発明に係る高，低耐圧一体型ＣＭＯＳＩＣの
一例を示す製造工程図（その３）である。
一例を示す製造工程図（その３）である。
【図４】本発明に係る高，低耐圧一体型ＣＭＯＳＩＣの
一例を示す製造工程図（その４）である。
一例を示す製造工程図（その４）である。
【図５】本発明に係る高，低耐圧一体型ＣＭＯＳＩＣの
一例を示す製造工程図（その５）である。
一例を示す製造工程図（その５）である。
【図６】図５の低耐圧部の拡大図である。
【図７】図５の高耐圧部の拡大図である。
【図８】本発明に係る高，低耐圧一体型ＣＭＯＳＩＣの
他の例を示す製造工程図（その１）である。
他の例を示す製造工程図（その１）である。
【図９】本発明に係る高，低耐圧一体型ＣＭＯＳＩＣの
他の例を示す製造工程図（その２）である。
他の例を示す製造工程図（その２）である。
【図１０】本発明に係る高，低耐圧一体型ＣＭＯＳＩＣ
の他の例を示す製造工程図（その３）である。
の他の例を示す製造工程図（その３）である。
【図１１】本発明に係る高，低耐圧一体型ＣＭＯＳＩＣ
の他の例を示す製造工程図（その４）である。
の他の例を示す製造工程図（その４）である。
【図１２】本発明に係る高，低耐圧一体型ＣＭＯＳＩＣ
の他の例を示す製造工程図（その５）である。
の他の例を示す製造工程図（その５）である。
【図１３】図１２の低耐圧部の拡大図である。
【図１４】図１２の高耐圧部の拡大図である。
【図１５】従来の高，低耐圧一体型ＣＭＯＳＩＣの構成
図である。
図である。
【図１６】Ａ 従来の高，低耐圧一体型ＣＭＯＳＩＣの
製造方法の一例を示す要部の製造工程図である。 Ｂ 従来の高，低耐圧一体型ＣＭＯＳＩＣの製造方法の
一例を示す要部の製造工程図である。
製造方法の一例を示す要部の製造工程図である。 Ｂ 従来の高，低耐圧一体型ＣＭＯＳＩＣの製造方法の
一例を示す要部の製造工程図である。
【図１７】Ｃ 従来の高，低耐圧一体型ＣＭＯＳＩＣの
製造方法の一例を示す要部の製造工程図である。 Ｄ 従来の高，低耐圧一体型ＣＭＯＳＩＣの製造方法の
一例を示す要部の製造工程図である。
製造方法の一例を示す要部の製造工程図である。 Ｄ 従来の高，低耐圧一体型ＣＭＯＳＩＣの製造方法の
一例を示す要部の製造工程図である。
【図１８】Ｅ 従来の高，低耐圧一体型ＣＭＯＳＩＣの
製造方法の一例を示す要部の製造工程図である。 Ｆ 従来の高，低耐圧一体型ＣＭＯＳＩＣの製造方法の
一例を示す要部の製造工程図である。
製造方法の一例を示す要部の製造工程図である。 Ｆ 従来の高，低耐圧一体型ＣＭＯＳＩＣの製造方法の
一例を示す要部の製造工程図である。
【図１９】Ｇ 従来の高，低耐圧一体型ＣＭＯＳＩＣの
製造方法の一例を示す要部の製造工程図である。 Ｈ 従来の高，低耐圧一体型ＣＭＯＳＩＣの製造方法の
一例を示す要部の製造工程図である。
製造方法の一例を示す要部の製造工程図である。 Ｈ 従来の高，低耐圧一体型ＣＭＯＳＩＣの製造方法の
一例を示す要部の製造工程図である。
【図２０】Ｉ 従来の高，低耐圧一体型ＣＭＯＳＩＣの
製造方法の一例を示す要部の製造工程図である。
製造方法の一例を示す要部の製造工程図である。
３９ 低耐圧部 ４０ 高耐圧部 ４１ ｐ型シリコン半導体基板 ４２，４３ ｎ型ウエル領域 ４４ ｐ型ウエル領域 ４１ａ，４２ａ，４３ａ，４４ａ 素子形成領域 ４５，４５ａ ＬＯＣＯＳ酸化層 ４６ チャネルストップ領域 ４７ コンタクト領域 ５１，５２ 低濃度領域 ６１，６２ ゲート絶縁膜 ６４ レジスト層 ６６Ｇ，６７Ｇ，６８Ｇ，６９Ｇ ゲート電極 ６６Ｓ，６７Ｓ，６８Ｓ，６９Ｓ ソース領域 ６６Ｄ，６７Ｄ，６８Ｄ，６９Ｄ ドレイン領域 ７６ サイドウォール部 Ｑｐ1 ，Ｑｐ2 ｐチャネルＭＯＳトランジスタ Ｑｎ1 ，Ｑｎ2 ｎチャネルＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 27/08 ３２１ Ｅ 29/78 ３０１ Ｐ ３０１ Ｌ
Claims (3)
- 【請求項１】 夫々異なるゲート絶縁膜厚で構成される
高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジス
タ一体型の半導体装置において、 前記高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトラン
ジスタの各ゲート絶縁膜がゲート電極端で終端し、該ゲ
ート絶縁膜の終端からゲート電極の側面にかけてサイド
ウォール部が形成されて成ることを特徴とする半導体装
置。 - 【請求項２】 夫々異なるゲート絶縁膜厚で構成される
高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジス
タ一体型の半導体装置の製造方法において、高耐圧部及
び低耐圧部のゲート電極を形成した後に、ゲート電極加
工用レジスト層を残したまま、選択エッチングを行い、
前記高耐圧部及び低耐圧部における活性領域上の夫々膜
厚の異なるゲート絶縁膜を全て除去し、その後、イオン
打ち込み、サイドウォール部形成等の工程を前記高耐圧
部及び低耐圧部で共通にすることを特徴とする半導体装
置の製造方法。 - 【請求項３】 前記高耐圧ＭＯＳトランジスタを、ソー
ス及びドレイン間のドレイン側に選択酸化層が形成さ
れ、該選択酸化層と前記ソース間にゲート電極が形成さ
れてなるオフセットゲート構造で形成することを特徴と
する請求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26564494A JP3264110B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26564494A JP3264110B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125031A true JPH08125031A (ja) | 1996-05-17 |
| JP3264110B2 JP3264110B2 (ja) | 2002-03-11 |
Family
ID=17420004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26564494A Expired - Fee Related JP3264110B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3264110B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043549A (ja) * | 2000-07-28 | 2002-02-08 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100415191B1 (ko) * | 1997-06-25 | 2004-03-26 | 삼성전자주식회사 | 비대칭형 씨모스 트랜지스터의 제조 방법 |
| JP2004288779A (ja) * | 2003-03-20 | 2004-10-14 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2006261630A (ja) * | 2005-03-16 | 2006-09-28 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体素子の製造方法 |
| JP2006324503A (ja) * | 2005-05-19 | 2006-11-30 | Toshiba Corp | 半導体装置の製造方法 |
| JP2012109385A (ja) * | 2010-11-17 | 2012-06-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法及び半導体装置 |
-
1994
- 1994-10-28 JP JP26564494A patent/JP3264110B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415191B1 (ko) * | 1997-06-25 | 2004-03-26 | 삼성전자주식회사 | 비대칭형 씨모스 트랜지스터의 제조 방법 |
| JP2002043549A (ja) * | 2000-07-28 | 2002-02-08 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP4560809B2 (ja) * | 2000-07-28 | 2010-10-13 | エルピーダメモリ株式会社 | 半導体集積回路装置の製造方法 |
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| JP4489367B2 (ja) * | 2003-03-20 | 2010-06-23 | 株式会社ルネサステクノロジ | 半導体装置の製造方法および半導体装置 |
| JP2006261630A (ja) * | 2005-03-16 | 2006-09-28 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体素子の製造方法 |
| JP4606967B2 (ja) * | 2005-03-16 | 2011-01-05 | 台湾積體電路製造股▲ふん▼有限公司 | 半導体素子の製造方法 |
| JP2006324503A (ja) * | 2005-05-19 | 2006-11-30 | Toshiba Corp | 半導体装置の製造方法 |
| JP4718894B2 (ja) * | 2005-05-19 | 2011-07-06 | 株式会社東芝 | 半導体装置の製造方法 |
| US8377720B2 (en) | 2005-05-19 | 2013-02-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including an insulating film beside an element isolation film |
| US8878306B2 (en) | 2005-05-19 | 2014-11-04 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2012109385A (ja) * | 2010-11-17 | 2012-06-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法及び半導体装置 |
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|---|---|
| JP3264110B2 (ja) | 2002-03-11 |
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