JP2002043549A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルのリフレッシュ特性を向上させ、
周辺回路のｐチャネル型ＭＩＳＦＥＴのキンク現象の発
生の低減させる技術を提供する。 【解決手段】 メモリセルを構成するｎチャネル型ＭＩ
ＳＦＥＴ、周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極９側壁に薄い窒化シリコン膜から成るサイド
ウォール膜１２を形成した後、ゲート電極９側部の半導
体基板（ｐ型ウエル３、ｎ型ウエル４）表面を熱酸化
し、厚いライト酸化膜１１ａ、１１ｂを形成する。その
結果、ライト酸化膜１１ａ、１１ｂとその上層のサイド
ウォール膜１２およびサイドウォールスペーサ１６との
界面に形成される負電荷量を低減させることができ、メ
モリセルのリフレッシュ特性を向上させ、周辺回路のｐ
チャネル型ＭＩＳＦＥＴのキンク現象の発生の低減させ
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、微細なＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）のゲート構造およびその製造に適用して有効
な技術に関するものである。

【０００２】

【従来の技術】ＭＩＳＦＥＴのゲート電極の低抵抗化を
図るため、多結晶シリコン膜上にタングステン等の高融
点金属を積層した、いわゆるポリメタルゲートが採用さ
れている。

【０００３】一方、ゲート電極のエッチングの際、ゲー
ト電極下部のゲート絶縁膜もエッチングされてしまい、
ゲート絶縁膜の耐圧が低下することから、ゲート電極側
壁およびゲート電極近傍のシリコン基板表面を熱酸化
し、熱酸化膜を形成する、いわゆるライト酸化処理が行
われている。

【０００４】例えば、特開平１０−３３５６５２号公報
には、ポリメタルゲートのライト酸化処理に関する技術
が開示されている。

【０００５】

【発明が解決しようとする課題】このポリメタルゲート
のライト酸化処理は、ポリメタルゲートを構成する高融
点金属が非常に酸化されやすく、高融点金属膜の酸化に
よりその抵抗値が増加してしまうことから、高融点金属
膜の酸化を防止しつつ、下層の多結晶シリコン膜および
基板表面のみを酸化する処理が検討されている。

【０００６】例えば、水蒸気／水素混合ガス中でライト
酸化（ウエットハイドロゲン(Wet.Hydrogen)酸化）を行
った場合には、金属膜を酸化することなく、シリコン
（多結晶シリコン、シリコン基板）のみを選択的に酸化
することができる。

【０００７】しかしながら、Wet. Hydrogen酸化処理を
施した半導体集積回路装置に関し、本発明者らは、以下
に示すような問題を認識した。

【０００８】即ち、ＤＲＡＭ（Dynamic Random Access
Memory）メモリセルのリフレッシュ特性が悪く、周辺回
路のｐチャネル型ＭＩＳＦＥＴにキンク現象が見られる
等の問題が認められた。また、前記メモリセルを構成す
るｎチャネル型ＭＩＳＦＥＴの閾値Ｖ_thが高く、サブス
レッショルド係数が大きい。また、セルリーク電流が多
い等の問題が認められた。

【０００９】本発明者らは、かかる問題を鋭意検討した
結果、Wet. Hydrogen酸化処理を施した半導体集積回路
装置のライト酸化膜の膜厚が５ｎｍ以下と、ごく薄くな
っていることから前記問題の原因を次のように分析し
た。なお、ライト酸化膜の膜厚が５ｎｍ以下となるの
は、Wet Hydrogen酸化の酸化条件（水蒸気／水素混合
比、処理時間等）によっては、タングステン膜等の高融
点金属膜に異常酸化が生じ、ゲート電極間のショート等
の要因となるため、この異常酸化を防止する条件下で
は、５ｎｍ以下の膜厚しか確保できないからである。

【００１０】即ち、追って詳細に説明するように、ライ
ト酸化膜上には窒化シリコン膜からなるサイドウォール
スペーサ膜が積層され、窒化シリコン膜とライト酸化膜
との界面に負電荷が形成される。メモリセルを構成する
ｎチャネル型ＭＩＳＦＥＴにおいては、この負電荷によ
りｎ^-型拡散層の表面が空乏化し、ライト酸化膜と基板
との界面準位に起因して接合リーク電流が増加する。ま
た、ｎ^-型拡散層の表面が空乏化すると、ゲート電極端
部で実行的なゲート絶縁膜厚が増加するためサブスレシ
ョルド係数が大きくなる。さらに、ｎ^-型拡散層が実効
的にオフセット構造に近づくためにＭＩＳＦＥＴの閾値
電位Ｖ_thが高くなってしまう。

【００１１】また、ゲート電極端部の負電荷の影響を受
けてメモリセルのセルトランジスタの接合電界が大きく
なり、リフレッシュ特性が劣化してしまう。

【００１２】さらに、ゲート電極端部に負電荷が存在す
ると、周辺回路のｐチャネル型ＭＩＳＦＥＴにおいて
は、ｎ型基板（ウエル）が空乏化するためＶ_thが低くな
り、特に、溝型素子分離構造を採用した場合には、溝内
の分離酸化膜が後退するリセス現象が生じ（図２２）、
キンク現象（ゲート絶縁膜がゲート電極端部で局所的に
薄くなり、この部分にゲート電圧による電界が集中し、
低いゲート電圧（V）でもドレイン電流（A）が流れてし
まう（図２１）現象）が発生する。

【００１３】本発明の目的は、ゲート電極側壁に薄い窒
化シリコン膜から成るサイドウォール膜を形成した後、
ゲート電極側部のシリコン基板表面を熱酸化し、厚いラ
イト酸化膜を形成することにより、メモリセルのリフレ
ッシュ特性を向上させることにある。また、本発明の他
の目的は、メモリセルを構成するｎチャネル型ＭＩＳＦ
ＥＴの閾値Ｖ_thの上昇を抑え、また、サブスレッショル
ド係数の増加を抑え、さらには、セルリーク電流の低減
を図ることにある。

【００１４】また、本発明の他の目的は、周辺回路のｐ
チャネル型ＭＩＳＦＥＴのキンク現象の発生の低減を図
ることにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】（１）本発明の半導体集積回路装置は、半
導体基板のメモリセル形成領域に形成された情報転送用
ｎチャネル型ＭＩＳＦＥＴと容量素子から成るメモリセ
ルおよび周辺回路形成領域に形成されたＣＭＩＳ構成用
ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦ
ＥＴとを有する半導体集積回路装置であって、前記情報
転送用ｎチャネル型ＭＩＳＦＥＴ、ＣＭＩＳ構成用ｎチ
ャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ
は、（ａ）前記半導体基板中に形成されたソースおよび
ドレインと、前記ソースとドレインとの間の半導体基板
上にゲート絶縁膜を介して形成されたゲート電極と、前
記ゲート電極端部からソースもしくはドレイン上に延在
するライト酸化膜とを有し、（ｂ）前記情報転送用ｎチ
ャネル型ＭＩＳＦＥＴのライト酸化膜は、前記ＣＭＩＳ
構成用ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型Ｍ
ＩＳＦＥＴのライト酸化膜より厚い。

【００１８】（２）本発明の半導体集積回路装置は、ｎ
チャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥ
Ｔとを有する半導体集積回路装置であって、前記ｎチャ
ネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ
は、（ａ）半導体基板中に形成されたソースおよびドレ
インと、前記ソースとドレインとの間の半導体基板上に
ゲート絶縁膜を介して形成されたゲート電極と、前記ゲ
ート電極端部からソースもしくはドレイン上に延在する
ライト酸化膜とを有し、（ｂ）前記ｐチャネル型ＭＩＳ
ＦＥＴのライト酸化膜は、前記ｎチャネル型ＭＩＳＦＥ
Ｔのライト酸化膜より厚い。

【００１９】（３）本発明の半導体集積回路装置は、半
導体基板のメモリセル形成領域に形成された情報転送用
ｎチャネル型ＭＩＳＦＥＴと容量素子から成るメモリセ
ルおよび周辺回路形成領域に形成されたＣＭＩＳ構成用
ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦ
ＥＴとを有する半導体集積回路装置であって、前記情報
転送用ｎチャネル型ＭＩＳＦＥＴ、ＣＭＩＳ構成用ｎチ
ャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ
は、（ａ）前記半導体基板中に形成されたソースおよび
ドレインと、前記ソースとドレインとの間の半導体基板
上にゲート絶縁膜を介して形成され、多結晶シリコン膜
および高融点金属膜を有するゲート電極と、前記ゲート
電極側壁に形成された窒化シリコン膜より成るサイドウ
ォール膜と、前記ゲート電極端部からソースもしくはド
レイン上に延在するライト酸化膜とを有し、（ｂ）前記
情報転送用ｎチャネル型ＭＩＳＦＥＴのライト酸化膜
は、前記ＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよ
びｐチャネル型ＭＩＳＦＥＴのライト酸化膜より厚い。

【００２０】（４）本発明の半導体集積回路装置は、ｎ
チャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥ
Ｔとを有する半導体集積回路装置であって、前記ｎチャ
ネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ
は、（ａ）半導体基板中に形成されたソースおよびドレ
インと、前記ソースとドレインとの間の半導体基板上に
ゲート絶縁膜を介して形成され、多結晶シリコン膜およ
び高融点金属膜を有するゲート電極と、前記ゲート電極
側壁に形成された窒化シリコン膜より成るサイドウォー
ル膜と、前記ゲート電極端部からソースもしくはドレイ
ン上に延在するライト酸化膜とを有し、（ｂ）前記ｐチ
ャネル型ＭＩＳＦＥＴのライト酸化膜は、前記ｎチャネ
ル型ＭＩＳＦＥＴのライト酸化膜より厚い。

【００２１】本発明によれば、情報転送用ｎチャネル型
ＭＩＳＦＥＴのライト酸化膜をＣＭＩＳ構成用ｎチャネ
ル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのラ
イト酸化膜より厚くしたので、情報転送用ｎチャネル型
ＭＩＳＦＥＴにおいて、ライト酸化膜とその上層膜との
界面に形成される負電荷量を低減させることができ、メ
モリセルのリフレッシュ特性を向上させることができ
る。また、メモリセルを構成するｎチャネル型ＭＩＳＦ
ＥＴの接合リーク電流を低減することができる。また、
サブスレショルド係数を小さくすることができ、閾値電
位Ｖ_thの上昇を抑えることができる。

【００２２】特に、多結晶シリコン膜およびタングステ
ン膜を有するゲート電極においては、ゲート電極側壁に
サイドウォール膜を形成することによって、タングステ
ン膜の酸化を防止しつつライト酸化膜を厚くすることが
できる。

【００２３】また、本発明によれば、ｐチャネル型ＭＩ
ＳＦＥＴのライト酸化膜をｎチャネル型ＭＩＳＦＥＴの
ライト酸化膜より厚くしたので、ｐチャネル型ＭＩＳＦ
ＥＴにおいてライト酸化膜とその上層膜との界面に形成
される負電荷量を低減させることができ、ｐチャネル型
ＭＩＳＦＥＴのキンク現象の発生を低減することができ
る。

【００２４】特に、多結晶シリコン膜およびタングステ
ン膜を有するゲート電極においては、ゲート電極側壁に
サイドウォール膜を形成することによって、タングステ
ン膜の酸化を防止しつつライト酸化膜を厚くすることが
できる。

【００２５】（５）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板上に、ゲート絶縁膜を形成す
る工程と、（ｂ）前記ゲート絶縁膜上に多結晶シリコン
膜、高融点金属膜および窒化シリコン膜を順次形成し、
パターニングすることによってゲート電極を形成する工
程と、（ｃ）前記ゲート電極側壁にサイドウォール膜を
形成する工程と、（ｄ）前記窒化シリコン膜およびサイ
ドウォール膜をマスクに半導体基板を熱処理することに
より前記ゲート電極の両側に延在するライト酸化膜を形
成する工程と、（ｅ）前記ゲート電極の両側に不純物を
注入することにより低濃度拡散層を形成する工程と、
（ｆ）前記サイドウォール膜の側壁にサイドウォールス
ペーサ膜を形成する工程と、（ｇ）前記サイドウォール
スペーサ膜をマスクに不純物を注入することにより高濃
度拡散層を形成する工程と、を有する。

【００２６】本発明によれば、ゲート電極側壁にサイド
ウォール膜を形成した後、ライト酸化膜を形成するの
で、ゲート電極中のタングステン膜の酸化を防止しつつ
ライト酸化膜を厚くすることができ、情報転送用ｎチャ
ネル型ＭＩＳＦＥＴに適用した場合には、メモリセルの
リフレッシュ特性を向上させ、メモリセルを構成するｎ
チャネル型ＭＩＳＦＥＴの接合リーク電流を低減するこ
とができる。また、サブスレショルド係数を小さくする
ことができ、閾値電位Ｖｔｈの上昇を抑えることができ
る。また、ＣＭＩＳ構成用ｐチャネル型ＭＩＳＦＥＴに
適用した場合には、ｐチャネル型ＭＩＳＦＥＴのキンク
現象の発生を低減することができる。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００２８】（実施の形態１）本発明の実施の形態１で
あるＤＲＡＭの製造方法を図１〜図１３を用いて工程順
に説明する。なお、基板の断面を示す各図の左側部分は
ＤＲＡＭのメモリセルが形成される領域（メモリセルア
レイ部）を示し、右側部分は周辺回路形成領域を示して
いる。

【００２９】まず、図１に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板１をエッチングすることにより深さ３５０
nm程度の素子分離溝２を形成する。

【００３０】その後、半導体基板１を約１０００℃で熱
酸化することによって、溝の内壁に膜厚１０nm程度の薄
い酸化シリコン膜（図示せず）を形成する。この酸化シ
リコン膜は、溝の内壁に生じたドライエッチングのダメ
ージを回復すると共に、次の工程で溝の内部に埋め込ま
れる酸化シリコン膜５と半導体基板１との界面に生じる
ストレスを緩和するために形成する。

【００３１】次に、溝の内部を含む半導体基板１上にＣ
ＶＤ（Chemical Vapor deposition）法で膜厚４５０〜
５００nm程度の酸化シリコン膜５を堆積し、化学的機械
研磨（ＣＭＰ；Chemical Mechanical Polishing）法で
溝の上部の酸化シリコン膜５を研磨し、その表面を平坦
化する。

【００３２】次に、半導体基板１にｐ型不純物（ホウ
素）およびｎ型不純物（例えばリン）をイオン打ち込み
した後、約１０００℃の熱処理で上記不純物を拡散させ
ることによって、メモリセルアレイ部の半導体基板１に
ｐ型ウエル３を形成し、周辺回路形成領域の半導体基板
１にｐ型ウエル３およびｎ型ウエル４を形成する。な
お、ここで、これらｐ型ウエル３およびｎ型ウエル４の
前記不純物濃度は、これらのウエル上に形成されるＭＩ
ＳＦＥＴの所望の閾値Ｖ_thが得られるよう調整されてい
る。

【００３３】次に、図２に示すように、フッ酸系の洗浄
液を用いて半導体基板１（ｐ型ウエル３およびｎ型ウエ
ル４）の表面をウェット洗浄した後、約８００℃の熱酸
化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面
に膜厚６nm程度の清浄なゲート酸化膜８を形成する。

【００３４】次に、ゲート酸化膜８の上部にリン（Ｐ）
を４×１０²⁰／ｃｍ³の濃度でドープした膜厚１００nm
程度の低抵抗多結晶シリコン膜９ａをＣＶＤ法で堆積す
る。続いて、その上部にスパッタリング法で膜厚１０nm
程度のＷＮ膜（図示せず）と膜厚５０nm程度のタングス
テン等の高融点金属から成るＷ膜９ｂとを堆積し、さら
にその上部にＣＶＤ法で膜厚２００nm程度の窒化シリコ
ン膜１０を堆積する。次に、上記Ｗ膜９ｂの応力緩和と
ＷＮ膜のデンシファイ（緻密化）とを目的として、窒素
などの不活性ガス雰囲気中で約８００℃の熱処理を行
う。

【００３５】次に、フォトレジスト膜（図示せず）をマ
スクにして窒化シリコン膜１０をドライエッチングする
ことにより、ゲート電極を形成する領域に窒化シリコン
膜１０を残す。

【００３６】次に、窒化シリコン膜１０をマスクにして
Ｗ膜９ｂ、ＷＮ膜（図示せず）および多結晶シリコン膜
９ａをドライエッチングすることにより、メモリセルア
レイ部および周辺回路形成領域に多結晶シリコン膜９
ａ、ＷＮ膜およびＷ膜９ｂからなるｎ⁺ゲート電極９
（ゲート長：０．１５μｍ）を形成する。なお、メモリ
セルアレイ部に形成されたゲート電極９は、ワード線Ｗ
Ｌとして機能する。また、前記エッチングの際、ゲート
電極９間のゲート酸化膜８を残存させてもよい。

【００３７】次に、図３に示すように、Wet. Hydrogen
酸化により多結晶シリコン膜９ａの側壁に４ｎｍ程度の
薄い酸化膜（以下、ライト酸化膜という）１１ａを形成
する。前述した通り、Wet. Hydrogen酸化によれば、タ
ングステン膜を酸化することなく、シリコン（多結晶シ
リコン、シリコン基板）のみを選択的に酸化することが
できる。なお、この酸化によって、半導体基板１（p型
ウエル３、ｎ型ウエル４）表面もわずかに酸化される。
また、前述のごとくゲート酸化膜８を残存させた場合
は、このWet. Hydrogen酸化を省略することも可能であ
る。図４（ａ）は、図３のメモリセルアレイ部（ＤＲＡ
Ｍのメモリセル選択用ＭＩＳＦＥＴＱｓ）のゲート電極
部の拡大図、図４（ｂ）は、周辺回路形成領域（ｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐ）のゲート電極部の拡大図である。

【００３８】次いで、図５に示すように、半導体基板１
上にＣＶＤ法で膜厚１０nm程度の窒化シリコン膜を堆積
し、異方的にエッチングすることによって、ゲート電極
９の側壁にサイドウォール膜１２を形成する。図６
（ａ）は、図５のメモリセルアレイ部（ＤＲＡＭのメモ
リセル選択用ＭＩＳＦＥＴＱｓ）のゲート電極部の拡大
図、図５（ｂ）は、周辺回路形成領域（ｎチャネル型Ｍ
ＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）
のゲート電極部の拡大図である。

【００３９】次いで、図７に示すように、酸化性雰囲気
でライト酸化を施すことにより、ゲート電極両側の半導
体基板１（p型ウエル３、ｎ型ウエル４）の表面を酸化
し、ライト酸化膜１１ｂ（請求項記載のライト酸化膜）
を形成する。ここで、このライト酸化膜１１ｂと前記ラ
イト酸化膜１１ａの膜厚の和（ゲート酸化膜８が残存し
ている場合はその膜厚も含む）を８nm程度とする。図８
（ａ）は、図７のメモリセルアレイ部（ＤＲＡＭのメモ
リセル選択用ＭＩＳＦＥＴＱｓ）のゲート電極部の拡大
図、図８（ｂ）は、周辺回路形成領域（ｎチャネル型Ｍ
ＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）
のゲート電極部の拡大図である。なお、実際のゲート電
極部のライト酸化膜１１ａ、１１ｂおよびゲート酸化膜
８は、酸化による体積膨張やバーズビークの発生により
図９に示すような構造となるが、前記Wet. Hydrogen酸
化およびライト酸化処理における酸化部位を明確にする
ため、以降の断面図においても図８と同様に表記する。

【００４０】次に、図１０に示すように、ゲート電極９
の両側のメモリセルアレイ部のｐ型ウエル３にｎ型不純
物（リン）を注入（２０keV、２×１０¹³／ｃｍ²）する
ことによってｎ^-型半導体領域１３を形成し、また、周
辺回路形成領域のｐ型ウエル３にｎ型不純物（ヒ素）を
注入（２０keV、２×１０¹⁴／ｃｍ²）することによって
ｎ^-型半導体領域１４を、ｎ型ウエル４にｐ型不純物
（ホウ素）を注入（５keV、２×１０¹⁴／ｃｍ²）するこ
とによってｐ^-型半導体領域１５を形成する。なお、短
チャネル効果を抑制するため、周辺回路形成領域のｐ型
ウエル３のｎ^-型半導体領域１４およびｎ型ウエル４の
ｐ^-型半導体領域１５を形成する際に、それぞれ、ホウ
素を２５keV、１×１０¹³／ｃｍ²で、また、リンを５０
keV、２×１０¹³／ｃｍ²でイオン打ち込みすることによ
って、周辺回路形成領域のｐ型ウエル３のｎ^-型半導体
領域１４およびｎ型ウエル４のｐ^-型半導体領域１５の
周囲に逆導電型の半導体領域（図示せず）を形成しても
よい。

【００４１】次いで、半導体基板１上にＣＶＤ法で膜厚
４０nm程度の窒化シリコン膜を堆積した後、異方的にエ
ッチングすることによって、サイドウォール膜１２の側
壁にサイドウォールスペーサ１６を形成する。

【００４２】次に、周辺回路形成領域のｐ型ウエル３に
ｎ型不純物（リンまたはヒ素）をイオン打ち込みするこ
とによってｎ⁺型半導体領域１７（ソース、ドレイン）
を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオ
ン打ち込みすることによってｐ⁺型半導体領域１８（ソ
ース、ドレイン）を形成する。図１１（ａ）は、図１０
のメモリセルアレイ部（ＤＲＡＭのメモリセル選択用Ｍ
ＩＳＦＥＴＱｓ）のゲート電極部の拡大図、図１１
（ｂ）は、周辺回路形成領域（ｐチャネル型ＭＩＳＦＥ
ＴＱｐ）のゲート電極部の拡大図である。

【００４３】ここまでの工程で、周辺回路形成領域にＬ
ＤＤ(Lightly Doped Drain)構造のソース、ドレインを
備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル
型ＭＩＳＦＥＴＱｐが形成される。これらのＭＩＳＦＥ
Ｔで、相補型（complementary）のＭＩＳＦＥＴを構成
する。

【００４４】続いて、図１２に示すように、半導体基板
１の上部にＣＶＤ法で膜厚７００nm〜８００nm程度の酸
化シリコン膜１９を堆積した後、酸化シリコン膜１９を
ＣＭＰ法で研磨してその表面を平坦化する。

【００４５】次に、メモリセルアレイ部のｎ^-型半導体
領域１３の上部にコンタクトホール２０、２１を形成
し、半導体基板１（ｎ^-型半導体領域１３）の表面を露
出させる。

【００４６】次に、コンタクトホール２０、２１を通じ
てメモリセルアレイ部のｐ型ウエル３（ｎ^-型半導体領
域１３）にｎ型不純物（リンまたはヒ素）をイオン打ち
込みすることによって、ｎ⁺型半導体領域１７（ソー
ス、ドレイン）を形成する。ここまでの工程で、メモリ
セルアレイ部にｎチャネル型で構成されるメモリセル選
択用ＭＩＳＦＥＴＱｓが形成される。

【００４７】次に、コンタクトホール２０、２１の内部
にプラグ２２を形成する。プラグ２２は、コンタクトホ
ール２０、２１の内部を含む酸化シリコン膜１９の上部
にリン（Ｐ）などのｎ型不純物を４×１０²⁰／ｃｍ³程
度ドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
し、続いてこの多結晶シリコン膜をエッチバック（また
はＣＭＰ法で研磨）してコンタクトホール２０、２１の
内部のみに残すことによって形成する。

【００４８】次に、図１３に示すように、酸化シリコン
膜１９の上部にＣＶＤ法で膜厚２０nm程度の酸化シリコ
ン膜２３を堆積した後、フォトレジスト膜（図示せず）
をマスクにしたドライエッチングで周辺回路形成領域の
酸化シリコン膜２３およびその下層の酸化シリコン膜１
９をドライエッチングすることによって、ｎチャネル型
ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ⁺型半導体領
域１７）の上部にコンタクトホール２４を形成し、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ⁺型
半導体領域１８）の上部にコンタクトホール２５を形成
する。また、このとき同時に、図示しない周辺回路形成
領域のｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型Ｍ
ＩＳＦＥＴのゲート電極の上部にコンタクトホールを形
成する。さらに、メモリセルアレイ部のプラグ２２の上
部にスルーホールを形成する。

【００４９】次いで、コンタクトホール２４、２５、図
示しないＭＩＳＦＥＴのゲート電極上のコンタクトホー
ル、およびスルーホールの内部を含む酸化シリコン膜２
３の上部にＣＶＤ法で膜厚３００ｎｍ程度のＷ膜を堆積
した後、酸化シリコン膜２３の上部のＷ膜をＣＭＰ法で
研磨し、これらの膜をコンタクトホール２４、２５等の
内部およびスルーホールの内部のみに残すことによって
プラグ２６を形成する。なお、Ｗ膜の下層にＣＶＤ法に
より薄いＷＮ膜を形成し、ＷＮ膜およびＷ膜の２層でプ
ラグ２６を構成してもよい。

【００５０】次に、メモリセルアレイ部のプラグ２６の
上部にビット線ＢＬを形成し、周辺回路形成領域のプラ
グ２６の上部に第１層目の配線３０〜３３を形成する。
ビット線ＢＬおよび第１層目の配線３０〜３３は、例え
ばプラグ２６上を含む酸化シリコン膜２３の上部にスパ
ッタリング法で膜厚１００nm程度のＷ膜を堆積した後、
フォトレジスト膜をマスクにしてこのＷ膜をドライエッ
チングすることによって形成する。なお、Ｗ膜の下層に
ＣＶＤ法により薄いＷＮ膜を形成し、ＷＮ膜およびＷ膜
の２層でビット線ＢＬおよび第１層目配線を構成しても
よい。

【００５１】次に、ビット線ＢＬおよび第１層目の配線
３０〜３３の上部に膜厚３００nm程度の酸化シリコン膜
３４をＣＶＤ法で堆積する。

【００５２】次に、メモリセルアレイ部の酸化シリコン
膜３４およびその下層の酸化シリコン膜２３等をドライ
エッチングしスルーホール３８を形成する。

【００５３】次に、酸化シリコン膜３４の上部にＣＶＤ
法で膜厚１００nm程度の窒化シリコン膜４０を堆積し、
続いて窒化シリコン膜４０の上部にＣＶＤ法で酸化シリ
コン膜４１を堆積した後、メモリアレイ部の酸化シリコ
ン膜４１および窒化シリコン膜４０をドライエッチング
することにより、スルーホール３８の上部に溝４２を形
成する。

【００５４】次に、上記溝４２の内部を含む酸化シリコ
ン膜４１の上部にリン（Ｐ）などのｎ型不純物をドープ
した膜厚５０nm程度の低抵抗多結晶シリコン膜をＣＶＤ
法で堆積した後、溝４２の内部にフォトレジスト膜など
を埋め込み、酸化シリコン膜４１の上部の多結晶シリコ
ン膜をエッチバックすることによって、溝４２の内壁の
みに残す。これにより、溝４２の内壁に沿って情報蓄積
用容量素子Ｃの下部電極４３が形成される。

【００５５】次に、下部電極４３の上部に酸化タンタル
膜などで構成された容量絶縁膜４４とＴｉＮ膜などで構
成された上部電極４５とを形成する。ここまでの工程に
より、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列
に接続された情報蓄積用容量素子Ｃとで構成されるＤＲ
ＡＭのメモリセルが完成する。

【００５６】次いで、半導体基板１の上部にＣＶＤ法で
膜厚１００nm程度の酸化シリコン膜５０を堆積し、周辺
回路形成領域の第１層配線３０、３３の上部の酸化シリ
コン膜５０、４１、窒化シリコン膜４０および酸化シリ
コン膜３４をドライエッチングすることによってスルー
ホール５１を形成する。その後、スルーホール５１の内
部にプラグ５２を形成した後、プラグ５２および酸化シ
リコン膜５０の上部に第２層目の配線５３、５４、５５
を形成する。次いで、この第２層目配線５３、５４、５
５の上部に酸化シリコン膜等（図示せず）を形成するこ
とにより、本実施の形態のＤＲＡＭが略完成する。

【００５７】このように、本実施の形態においては、ラ
イト酸化膜１１ａ、１１ｂを厚くしたので、ライト酸化
膜１１ａ、１１ｂとその上層膜１２、１６との界面に形
成される負電荷量を低減させることができる。その結
果、情報転送用ｎチャネル型ＭＩＳＦＥＴのｎ^-型半導
体領域１３の表面の空乏化を抑制することができ、接合
リーク電流の増加を防止することができる。また、空乏
層表面の準位起因のリーク電流が減少するため、ＤＲＡ
Ｍのリフレッシュ特性の劣化を防止することができる。
さらに、負電荷による接合電界の増加を防止することが
でき、電界起因のリークによるＤＲＡＭのリフレッシュ
特性の劣化を防止することができる。

【００５８】図１４は、Wet. Hydrogen酸化のみにより
ライト酸化膜１１ａを形成した場合（図２０）と本発明
の半導体集積回路装置のリフレッシュ時間を比較したグ
ラフである。（ａ）は、Wet. Hydrogen酸化のみにより
ライト酸化膜１１ａを形成し、ライト酸化膜１１ｂを形
成しなかった場合（図２０）、（ｂ）は実施の形態１で
示したＤＲＡＭのリフレッシュ時間を示す。図１４から
明らかなように（ａ）場合は、ワーストビットのリフレ
ッシュが１０ｍｓであるのに対し、（ｂ）に示す本実施
の形態の場合は、ワーストビットのリフレッシュが１０
０ｍｓであった。ここで、リフレッシュ時間とは、メモ
リセル選択用ＭＩＳＦＥＴＱｓに接続された情報蓄積用
容量素子Ｃに蓄積された電荷をリードできる時間（保持
時間）を示し、６４Ｍビットのうちワーストの保持時間
を示す。

【００５９】また、ライト酸化膜１１ａ、１１ｂとその
上層膜であるサイドウォール膜１２およびサイドウォー
ルスペーサ１６との界面に形成される負電荷量が多い
と、前記負電荷の影響を受けゲート側壁チャネルが空乏
化し易くなるため閾値電圧Ｖ_thが低くなるが、本実施の
形態のようにライト酸化膜１１ａ、１１ｂが厚いと前記
負電荷量を低減でき、ｐチャネル型ＭＩＳＦＥＴＱｐの
キンクを防止することができる。また、サブスレショル
ド電流（オフ電流）を軽減できる。また、ライト酸化膜
が薄いと、高電圧ストレスが印加された場合に形成され
る電荷が前記界面にトラップされ易くなり閾値電圧Ｖ_th
が変動してしまうが、本実施の形態のようにライト酸化
膜１１ａ、１１ｂが厚いと、電荷生成速度が小さくな
り、閾値Ｖ_th等のＭＩＳＦＥＴの特性変動を抑えること
ができ、ＭＩＳＦＥＴの信頼性を向上させることができ
る。

【００６０】（実施の形態２）実施の形態１において
は、メモリセルアレイ部のメモリセル選択用ＭＩＳＦＥ
ＴＱｓ、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴ
Ｑｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのライト酸化
膜１１ａ、１１ｂを厚く形成したが、メモリセルアレイ
部のメモリセル選択用ＭＩＳＦＥＴＱｓのライト酸化膜
１１ａ、１１ｂのみを厚く形成してもよい。図１５から
図１７は、本発明の実施の形態２である半導体集積回路
装置の製造方法を工程順に示した断面図である。なお、
図１および図２を用いて説明したゲート電極９（９ａ、
９ｂ）形成までの工程は、実施の形態１の場合と同じで
あるためその説明を省略する。

【００６１】図２に示す半導体基板１を準備し、図１５
に示すように、Wet. Hydrogen酸化により多結晶シリコ
ン膜９ａの側壁に４ｎｍ程度のライト酸化膜１１ａを形
成する。次いで、図１６に示すように、半導体基板１上
にＣＶＤ法で膜厚１０nm程度の窒化シリコン膜１２ａを
堆積し、周辺回路形成領域をレジスト膜２Ｒで覆った
後、異方的にエッチングすることによって、メモリセル
アレイ部のゲート電極９の側壁にサイドウォール膜１２
を形成する。次いで、レジスト膜２Ｒを除去したのち、
図１７に示すように、酸化性雰囲気でライト酸化を施す
ことにより、メモリセルアレイ部のゲート電極間の半導
体基板１の表面を酸化し、ライト酸化膜１１ｂを形成す
る。ここで、このライト酸化膜１１ｂと前記ライト酸化
膜１１ａの膜厚の和（ゲート酸化膜８が残存している場
合はその膜厚も含む）を８nm程度とする。なお、周辺回
路形成領域は、窒化シリコン膜１２ａで覆われているた
め、ライト酸化膜は形成されない。

【００６２】従って、メモリセル選択用ＭＩＳＦＥＴＱ
ｓのライト酸化膜１１ａ、１１ｂは、周辺回路形成領域
のｎチャネル型ＭＩＳＦＥＴＱｎおよび周辺回路形成領
域のｐチャネル型ＭＩＳＦＥＴＱｐのライト酸化膜１１
ａより厚くなる。

【００６３】レジスト膜２Ｒ除去後の工程は、図１０〜
図１３を参照しながら説明した実施の形態１の場合と同
様であるためその説明を省略する。なお、ｎ^-型半導体
領域およびｐ^-型半導体領域１４、１５は、前記窒化シ
リコン膜１２ａの形成前もしくは前記酸化性雰囲気での
ライト酸化前に形成してもよいが、ｎ^-型半導体領域１
３は、前記酸化性雰囲気でのライト酸化後に形成する。

【００６４】このように、本実施の形態においては、情
報転送用ｎチャネル型ＭＩＳＦＥＴのライト酸化膜１１
ａ、１１ｂを厚くしたので、ライト酸化膜１１ａ、１１
ｂとその上層膜１２、１６との界面に形成される負電荷
量を低減させることができ、情報転送用ｎチャネル型Ｍ
ＩＳＦＥＴに関し、実施の形態１の場合と同様の効果を
有する。また、周辺回路形成領域のＭＩＳＦＥＴＱｎ、
Ｑｐの駆動能力を損なわない。即ち、周辺回路形成領域
のＭＩＳＦＥＴＱｎ、Ｑｐの駆動能力を向上させるため
には、ライト酸化膜１１ｂ下のｎ^-型半導体領域１４も
しくはｐ^-型半導体領域１５をより浅く高濃度に形成す
る必要がある。一方、ライト酸化膜１１ｂを厚くした場
合、ｎ^-型半導体領域１４もしくはｐ^-型半導体領域１５
を形成するための不純物注入のエネルギーを高くする必
要がある。従って、本実施の形態の場合、周辺回路形成
領域のにおいては、ライト酸化膜１１ｂを形成しないの
で、ｎ^-型半導体領域１４もしくはｐ^-型半導体領域１５
を形成するための不純物注入のエネルギーを低く抑える
ことができるため、ｎ^-型半導体領域１４もしくはｐ^-型
半導体領域１５を浅く形成することができ、周辺回路形
成領域のＭＩＳＦＥＴＱｎ、Ｑｐの駆動能力を損なわな
い。

【００６５】また、図１４（ｃ）に示すように、本実施
の形態で示したＤＲＡＭのリフレッシュ時間は、１５０
ｍｓであった。

【００６６】（実施の形態３）実施の形態１において
は、メモリセルアレイ部のメモリセル選択用ＭＩＳＦＥ
ＴＱｓ、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴ
Ｑｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのライト酸化
膜１１ａ、１１ｂを厚く形成したが、メモリセルアレイ
部のメモリセル選択用ＭＩＳＦＥＴＱｓおよびｐチャネ
ル型ＭＩＳＦＥＴＱｐのライト酸化膜１１ａ、１１ｂの
みを厚く形成してもよい。図１８および図１９は、本発
明の実施の形態３である半導体集積回路装置の製造方法
を工程順に示した断面図である。なお、図１から図３を
用いて説明したライト酸化膜１１ａ形成までの工程は、
実施の形態１の場合と同じであるためその説明を省略す
る。

【００６７】図３に示す半導体基板１を準備し、図１８
に示すように、半導体基板１上にＣＶＤ法で膜厚１０nm
程度の窒化シリコン膜１２ａを堆積し、周辺回路形成領
域のうちｎチャネル型ＭＩＳＦＥＴＱｎ形成予定領域上
をレジスト膜３Ｒで覆った後、異方的にエッチングする
ことによって、メモリセル選択用ＭＩＳＦＥＴＱｓおよ
び周辺回路形成領域のｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極９の側壁にサイドウォール膜１２を形成す
る。次いで、レジスト膜３Ｒを除去したのち、図１９に
示すように、酸化性雰囲気でライト酸化を施すことによ
り、メモリセル選択用ＭＩＳＦＥＴＱｓおよび周辺回路
形成領域のｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極
９の両側の半導体基板１（ｐ型ウエル３、ｎ型ウエル
４）の表面を酸化し、ライト酸化膜１１ｂを形成する。
ここで、このライト酸化膜１１ｂと前記ライト酸化膜１
１ａの膜厚の和（ゲート酸化膜８が残存している場合は
その膜厚も含む）を８nm程度とする。なお、周辺回路形
成領域のうちｎチャネル型ＭＩＳＦＥＴＱｎ上は、窒化
シリコン膜１２ａで覆われているため、ライト酸化膜１
１ｂは形成されない。

【００６８】従って、メモリセル選択用ＭＩＳＦＥＴＱ
ｓおよび周辺回路形成領域のｐチャネル型ＭＩＳＦＥＴ
Ｑｐのライト酸化膜１１ａ、１１ｂは、周辺回路形成領
域のｎチャネル型ＭＩＳＦＥＴＱｎのライト酸化膜１１
ａより厚くなる。

【００６９】以降の工程は、図１０〜図１３を参照しな
がら説明した実施の形態１の場合と同様であるためその
説明を省略する。なお、ｎ^-型半導体領域およびｐ^-型半
導体領域１４、１５は、前記窒化シリコン膜１２ａの形
成前もしくは前記酸化性雰囲気でのライト酸化前に形成
してもよいが、ｎ^-型半導体領域１３は、前記酸化性雰
囲気でのライト酸化後に形成する。

【００７０】このように、本実施の形態においては、情
報転送用ｎチャネル型ＭＩＳＦＥＴおよび周辺回路形成
領域のｐチャネル型ＭＩＳＦＥＴＱｎのライト酸化膜１
１ａ、１１ｂを厚くしたので、ライト酸化膜１１ａ、１
１ｂとその上層膜１２、１６との界面に形成される負電
荷量を低減させることができ、情報転送用ｎチャネル型
ＭＩＳＦＥＴおよび周辺回路形成領域のｐチャネル型Ｍ
ＩＳＦＥＴＱｎに関し、実施の形態１の場合と同様の効
果を有する。また、周辺回路形成領域のｎチャネル型Ｍ
ＩＳＦＥＴＱｎの駆動能力を損なわない。即ち、周辺回
路形成領域のＭＩＳＦＥＴの駆動能力を向上させるため
には、前述のごとくライト酸化膜１１ｂ下のｎ^-型半導
体領域１４をより浅く高濃度に形成する必要がある。本
実施の形態の場合、周辺回路形成領域のｎチャネル型Ｍ
ＩＳＦＥＴＱｎにおいては、ライト酸化膜１１ｂを形成
しないので、ｎ^-型半導体領域１４を形成するための不
純物注入のエネルギーを低く抑えることができるためｎ
^-型半導体領域１４を浅く形成することができ、周辺回
路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎの駆動能力
を損なわない。

【００７１】また、図１４（ｄ）に示すように、本実施
の形態で示したＤＲＡＭのリフレッシュ時間は、１５０
ｍｓであった。

【００７２】（実施の形態４）実施の形態１において
は、酸化性雰囲気でライト酸化を施すことにより、ライ
ト酸化膜１１ｂを形成したが、このライト酸化膜１１ｂ
を６ｎｍ程度形成した後、ＮＯ雰囲気中で熱処理を行
い、ライト酸化膜１１ｂと半導体基板１（ｐ型ウエル
３、ｎ型ウエル４）との界面に窒素を導入してもよい。
なお、前記ＮＯ雰囲気中での熱処理工程以外は、実施の
形態１の場合と同じであるためその説明を省略する。

【００７３】また、本実施の形態においては、前記界面
の窒素濃度を４％とした。

【００７４】このように、本実施の形態においては、ラ
イト酸化膜１１ｂと半導体基板１（ｐ型ウエル３、ｎ型
ウエル４）との界面に窒素を導入したので、この界面に
正電荷が生成される。この結果、界面に形成される負電
荷量を、さらに低減させることができる。

【００７５】なお、図１４（ｅ）に示すように、本実施
の形態で示したＤＲＡＭのリフレッシュ時間は、１２０
ｍｓであった。

【００７６】（実施の形態５）また、実施の形態４で説
明したＮＯ雰囲気中での熱処理を、実施の形態２および
３で説明した製造工程に適用してもよい。この場合も、
ライト酸化膜１１ｂを６ｎｍ程度形成した後、ＮＯ雰囲
気中で熱処理を行い、ライト酸化膜１１ｂと半導体基板
１（ｐ型ウエル３、ｎ型ウエル４）との界面に窒素を導
入する。なお、前記ＮＯ雰囲気中での熱処理工程以外
は、実施の形態２および３の場合と同じであるためその
説明を省略する。

【００７７】また、本実施の形態においては、前記界面
の窒素濃度を４％とした。

【００７８】このように、本実施の形態においても、ラ
イト酸化膜１１ｂと半導体基板１（ｐ型ウエル３、ｎ型
ウエル４）との界面に窒素を導入したので、この界面に
正電荷が生成される。この結果、界面に形成される負電
荷量を、さらに低減させることができる。

【００７９】なお、図１４（ｆ）および（ｇ）に示すよ
うに、本実施の形態で示したＤＲＡＭのリフレッシュ時
間は、１１０ｍｓであった。図１４（ｆ）は、実施の形
態２にＮＯ雰囲気中での熱処理を施した場合、図１４
（ｇ）は、実施の形態３にＮＯ雰囲気中での熱処理を施
した場合のリフレッシュ時間を示す。

【００８０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００８１】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００８２】本発明によれば、情報転送用ｎチャネル型
ＭＩＳＦＥＴのライト酸化膜をＣＭＩＳ構成用ｎチャネ
ル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのラ
イト酸化膜より厚くしたので、ライト酸化膜とその上層
膜との界面に形成される負電荷量を低減させることがで
き、メモリセルのリフレッシュ特性を向上させることが
できる。また、メモリセルを構成するｎチャネル型ＭＩ
ＳＦＥＴの接合リーク電流を低減することができる。ま
た、サブスレショルド係数を小さくすることができ、閾
値電位Ｖｔｈの上昇を抑えることができる。

【００８３】また、本発明によれば、ｐチャネル型ＭＩ
ＳＦＥＴのライト酸化膜をｎチャネル型ＭＩＳＦＥＴの
ライト酸化膜より厚くしたので、ライト酸化膜とその上
層膜との界面に形成される負電荷量を低減させることが
でき、ｐチャネル型ＭＩＳＦＥＴのキンク現象の発生を
低減することができる。

【００８４】特に、多結晶シリコン膜およびタングステ
ン膜を有するゲート電極においては、ゲート電極側壁に
サイドウォール膜を形成することによって、タングステ
ン膜の酸化を防止しつつライト酸化膜を厚くすることが
できる。

【００８５】また、本発明によれば、ゲート電極側壁に
サイドウォール膜を形成した後、ライト酸化膜を形成す
るので、ゲート電極中のタングステン膜の酸化を防止し
つつライト酸化膜を厚くすることができ、情報転送用ｎ
チャネル型ＭＩＳＦＥＴに適用した場合には、メモリセ
ルのリフレッシュ特性を向上させ、メモリセルを構成す
るｎチャネル型ＭＩＳＦＥＴの接合リーク電流を低減す
ることができる。また、サブスレショルド係数を小さく
することができ、閾値電位Ｖｔｈの上昇を抑えることが
できる。また、ＣＭＩＳ構成用ｐチャネル型ＭＩＳＦＥ
Ｔに適用した場合には、ｐチャネル型ＭＩＳＦＥＴのキ
ンク現象の発生を低減することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。

【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。

【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。

【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。

【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。

【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。

【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。

【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。

【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。

【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。

【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。

【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。

【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。

【図１４】本発明の半導体集積回路装置のリフレッシュ
時間を示す図である。

【図１５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。

【図１６】本発明の実施の形態２である半導体集積回路
装置のプラグの構造を示す図である。

【図１７】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。

【図１８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。

【図１９】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す基板の要部断面図である。

【図２０】本発明の効果を示すための図である。

【図２１】本発明の課題を示すための図である。

【図２２】本発明の課題を示すための図である。

【符号の説明】

１ 半導体基板 ２ 素子分離溝 ３ p型ウエル ４ ｎ型ウエル ５ 酸化シリコン膜 ８ ゲート酸化膜 ９ ゲート電極 ９ａ 多結晶シリコン膜 ９ｂ Ｗ膜 １０ 窒化シリコン膜 １１ａ ライト酸化膜 １１ｂ ライト酸化膜 １２ サイドウォール膜 １３ ｎ^-型半導体領域 １４ ｎ^-型半導体領域 １５ ｐ^-型半導体領域 １６ サイドウォールスペーサ １７ ｎ⁺型半導体領域 １８ ｐ⁺型半導体領域 １９ 酸化シリコン膜 ２０、２１ コンタクトホール ２２ プラグ ２３ 酸化シリコン膜 ２４、２５ コンタクトホール ２６ プラグ ３０〜３３ 配線 ３４ 酸化シリコン膜 ３８ スルーホール ４０ 窒化シリコン膜 ４１ 酸化シリコン膜 ４２ 溝 ４３ 下部電極 ４４ 容量絶縁膜 ４５ 上部電極 ５０ 酸化シリコン膜 ５１ スルーホール ５２ プラグ ５３〜５５ 配線 ＢＬ ビット線 ＷＬ ワード線 Ｃ 情報蓄積用容量素子 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ２Ｒ レジスト膜 ３Ｒ レジスト膜 １２ａ 窒化シリコン膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 内山 博之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F048 AB01 AC03 BA01 BB06 BB09 BB12 BC06 BE03 BF07 BF12 BF16 BG01 BG13 DA25 DA27 5F083 AD10 AD24 AD48 AD61 GA06 JA06 JA39 JA40 KA01 KA05 MA06 MA17 MA19 NA01 NA08 PR09 PR12 PR33 PR36 PR39 PR40 PR43 PR44 PR46 PR53 PR54 PR56 ZA06

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板のメモリセル形成領域に形成
   された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量素子
   から成るメモリセルおよび周辺回路形成領域に形成され
   たＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよびｐチ
   ャネル型ＭＩＳＦＥＴとを有する半導体集積回路装置で
   あって、 前記情報転送用ｎチャネル型ＭＩＳＦＥＴ、ＣＭＩＳ構
   成用ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩ
   ＳＦＥＴは、 （ａ）前記半導体基板中に形成されたソースおよびドレ
   インと、前記ソースとドレインとの間の半導体基板上に
   ゲート絶縁膜を介して形成されたゲート電極と、前記ゲ
   ート電極端部からソースもしくはドレイン上に延在する
   ライト酸化膜とを有し、 （ｂ）前記情報転送用ｎチャネル型ＭＩＳＦＥＴのライ
   ト酸化膜は、前記ＣＭＩＳ構成用ｎチャネル型ＭＩＳＦ
   ＥＴおよびｐチャネル型ＭＩＳＦＥＴのライト酸化膜よ
   り厚いこと、 を特徴とする半導体集積回路装置。
2. 【請求項２】 ｎチャネル型ＭＩＳＦＥＴおよびｐチャ
   ネル型ＭＩＳＦＥＴとを有する半導体集積回路装置であ
   って、 前記ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩ
   ＳＦＥＴは、 （ａ）半導体基板中に形成されたソースおよびドレイン
   と、前記ソースとドレインとの間の半導体基板上にゲー
   ト絶縁膜を介して形成されたゲート電極と、前記ゲート
   電極端部からソースもしくはドレイン上に延在するライ
   ト酸化膜とを有し、 （ｂ）前記ｐチャネル型ＭＩＳＦＥＴのライト酸化膜
   は、前記ｎチャネル型ＭＩＳＦＥＴのライト酸化膜より
   厚いこと、を特徴とする半導体集積回路装置。
3. 【請求項３】 半導体基板のメモリセル形成領域に形成
   された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量素子
   から成るメモリセルおよび周辺回路形成領域に形成され
   たＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよびｐチ
   ャネル型ＭＩＳＦＥＴとを有する半導体集積回路装置で
   あって、 前記情報転送用ｎチャネル型ＭＩＳＦＥＴ、ＣＭＩＳ構
   成用ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩ
   ＳＦＥＴは、 （ａ）前記半導体基板中に形成されたソースおよびドレ
   インと、前記ソースとドレインとの間の半導体基板上に
   ゲート絶縁膜を介して形成され、多結晶シリコン膜およ
   び高融点金属膜を有するゲート電極と、前記ゲート電極
   側壁に形成された窒化シリコン膜より成るサイドウォー
   ル膜と、前記ゲート電極端部からソースもしくはドレイ
   ン上に延在するライト酸化膜とを有し、 （ｂ）前記情報転送用ｎチャネル型ＭＩＳＦＥＴのライ
   ト酸化膜は、前記ＣＭＩＳ構成用ｎチャネル型ＭＩＳＦ
   ＥＴおよびｐチャネル型ＭＩＳＦＥＴのライト酸化膜よ
   り厚いこと、を特徴とする半導体集積回路装置。
4. 【請求項４】 ｎチャネル型ＭＩＳＦＥＴおよびｐチャ
   ネル型ＭＩＳＦＥＴとを有する半導体集積回路装置であ
   って、 前記ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩ
   ＳＦＥＴは、 （ａ）半導体基板中に形成されたソースおよびドレイン
   と、前記ソースとドレインとの間の半導体基板上にゲー
   ト絶縁膜を介して形成され、多結晶シリコン膜および高
   融点金属膜を有するゲート電極と、前記ゲート電極側壁
   に形成された窒化シリコン膜より成るサイドウォール膜
   と、前記ゲート電極端部からソースもしくはドレイン上
   に延在するライト酸化膜とを有し、 （ｂ）前記ｐチャネル型ＭＩＳＦＥＴのライト酸化膜
   は、前記ｎチャネル型ＭＩＳＦＥＴのライト酸化膜より
   厚いこと、を特徴とする半導体集積回路装置。
5. 【請求項５】 （ａ）半導体基板上に、ゲート絶縁膜を
   形成する工程と、 （ｂ）前記ゲート絶縁膜上に多結晶シリコン膜、高融点
   金属膜および窒化シリコン膜を順次形成し、パターニン
   グすることによってゲート電極を形成する工程と、 （ｃ）前記ゲート電極側壁にサイドウォール膜を形成す
   る工程と、 （ｄ）前記窒化シリコン膜およびサイドウォール膜をマ
   スクに半導体基板を熱処理することにより前記ゲート電
   極の両側に延在するライト酸化膜を形成する工程と、 （ｅ）前記ゲート電極の両側に不純物を注入することに
   より低濃度拡散層を形成する工程と、 （ｆ）前記サイドウォール膜の側壁にサイドウォールス
   ペーサ膜を形成する工程と、 （ｇ）前記サイドウォールスペーサ膜をマスクに不純物
   を注入することにより高濃度拡散層を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
   法。