JP2002100746A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＤＲＡＭのメモリセル等を構成するＭＩＳＦ
ＥＴのパンチスルー現象を抑制し、ＤＲＡＭのメモリセ
ルのリテンション時間を改善する技術を提供する。 【解決手段】 ＤＲＡＭの情報転送用ＭＩＳＦＥＴＱｓ
のｐ型ゲート電極９ｐ下の半導体基板中に、例えば、Ｂ
Ｆイオンを打ち込むことにより閾値調整不純物領域ＳＡ
３を形成し、この閾値調整不純物領域ＳＡ３より深い位
置であって、情報転送用ＭＩＳＦＥＴＱｓのソース、ド
レインの端部を覆うように、閾値調整不純物原子より重
い原子である不純物、例えばＩｎを打ち込むことにより
パンチスルー防止領域ＰＡを形成する。
ＥＴのパンチスルー現象を抑制し、ＤＲＡＭのメモリセ
ルのリテンション時間を改善する技術を提供する。 【解決手段】 ＤＲＡＭの情報転送用ＭＩＳＦＥＴＱｓ
のｐ型ゲート電極９ｐ下の半導体基板中に、例えば、Ｂ
Ｆイオンを打ち込むことにより閾値調整不純物領域ＳＡ
３を形成し、この閾値調整不純物領域ＳＡ３より深い位
置であって、情報転送用ＭＩＳＦＥＴＱｓのソース、ド
レインの端部を覆うように、閾値調整不純物原子より重
い原子である不純物、例えばＩｎを打ち込むことにより
パンチスルー防止領域ＰＡを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）またはＤＲＡＭメモリ回路と
論理回路とが同一半導体基板に設けられた混載型メモリ
を有する半導体集積回路装置およびその製造方法に関す
るものである。
置およびその製造方法に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）またはＤＲＡＭメモリ回路と
論理回路とが同一半導体基板に設けられた混載型メモリ
を有する半導体集積回路装置およびその製造方法に関す
るものである。
【０００２】
【従来の技術】上記ＤＲＡＭのメモリセルは、１つの情
報転送用ＭＩＳＦＥＴとこれに直列に接続されたキャパ
シタとから構成されている。このキャパシタに、電荷が
蓄積されることにより情報が記憶されるが、この蓄積電
荷は、時間の経過と共にリークしてしまうので、記憶内
容を定期的に再生する、いわゆるリフレッシュ動作が行
われている。半導体集積回路装置の消費電力を抑制する
ためには、蓄積電荷の保持時間（リフレッシュ時間）を
長くする必要がある。ここで、保持時間とは、メモリセ
ル選択用ＭＩＳＦＥＴに接続されたキャパシタに蓄積さ
れた電荷をリードできる時間をいう。
報転送用ＭＩＳＦＥＴとこれに直列に接続されたキャパ
シタとから構成されている。このキャパシタに、電荷が
蓄積されることにより情報が記憶されるが、この蓄積電
荷は、時間の経過と共にリークしてしまうので、記憶内
容を定期的に再生する、いわゆるリフレッシュ動作が行
われている。半導体集積回路装置の消費電力を抑制する
ためには、蓄積電荷の保持時間（リフレッシュ時間）を
長くする必要がある。ここで、保持時間とは、メモリセ
ル選択用ＭＩＳＦＥＴに接続されたキャパシタに蓄積さ
れた電荷をリードできる時間をいう。
【０００３】
【発明が解決しようとする課題】しかしながら、メモリ
セルの微細化に伴い、リテンション時間が短かくなると
いう現象がみられた。このリテンション時間とは、例え
ば２５６Ｍビットのうちワーストの保持時間を示す。
セルの微細化に伴い、リテンション時間が短かくなると
いう現象がみられた。このリテンション時間とは、例え
ば２５６Ｍビットのうちワーストの保持時間を示す。
【０００４】この現象を本発明者らが検討した結果、リ
テンション時間が短かくなるという現象の原因の一つと
して、半導体基板の不純物濃度の増加が考えられた。
テンション時間が短かくなるという現象の原因の一つと
して、半導体基板の不純物濃度の増加が考えられた。
【０００５】即ち、ＤＲＡＭのメモリセルを構成するＭ
ＩＳＦＥＴの微細化に伴い、例えば、０．３μｍ以下の
ゲート長を有するＤＲＡＭのメモリセルを構成するＭＩ
ＳＦＥＴにおいて、１．０Ｖの閾値電圧を得るために
は、少なくとも半導体基板の不純物濃度を５×１０17ｃ
ｍ-3程度と高濃度にする必要あった。
ＩＳＦＥＴの微細化に伴い、例えば、０．３μｍ以下の
ゲート長を有するＤＲＡＭのメモリセルを構成するＭＩ
ＳＦＥＴにおいて、１．０Ｖの閾値電圧を得るために
は、少なくとも半導体基板の不純物濃度を５×１０17ｃ
ｍ-3程度と高濃度にする必要あった。
【０００６】このように、半導体基板の不純物が高濃度
化すると、メモリセルを構成するＭＩＳＦＥＴのソー
ス、ドレイン領域（キャパシタに接続される側）と半導
体基板との接合部において電界が大きくなり、接合リー
クが大きくなる。その結果、リテンション時間が短かく
なってしまう。
化すると、メモリセルを構成するＭＩＳＦＥＴのソー
ス、ドレイン領域（キャパシタに接続される側）と半導
体基板との接合部において電界が大きくなり、接合リー
クが大きくなる。その結果、リテンション時間が短かく
なってしまう。
【０００７】これに対して、半導体基板の不純物濃度を
低く抑えつつ、ＤＲＡＭのメモリセルを駆動させるため
に、ネガティブワード方式が提唱されている。ネガティ
ブワード方式では、メモリセルを構成するＭＩＳＦＥＴ
のゲート電極を負電位にバイアスするため、閾値電圧を
低く設定できる。その結果、半導体基板の不純物濃度を
低く抑えることができる。例えば、IEEE JOURNAL OF SO
LID-STATE CIRCUIT,VOL.30,NO.11,NOVEMBER 1995,P.118
3-1188等に、ネガティブワード方式についての記載があ
る。
低く抑えつつ、ＤＲＡＭのメモリセルを駆動させるため
に、ネガティブワード方式が提唱されている。ネガティ
ブワード方式では、メモリセルを構成するＭＩＳＦＥＴ
のゲート電極を負電位にバイアスするため、閾値電圧を
低く設定できる。その結果、半導体基板の不純物濃度を
低く抑えることができる。例えば、IEEE JOURNAL OF SO
LID-STATE CIRCUIT,VOL.30,NO.11,NOVEMBER 1995,P.118
3-1188等に、ネガティブワード方式についての記載があ
る。
【０００８】本発明者らは、半導体基板の不純物濃度を
低く抑えつつ、ＤＲＡＭのメモリセルを駆動させるため
に前述のネガティブワード方式や、メモリセルを構成す
るＭＩＳＦＥＴのゲート電極をｐ+型にすることを検討
している。
低く抑えつつ、ＤＲＡＭのメモリセルを駆動させるため
に前述のネガティブワード方式や、メモリセルを構成す
るＭＩＳＦＥＴのゲート電極をｐ+型にすることを検討
している。
【０００９】しかしながら、これらの方法で半導体基板
の不純物濃度を低く抑えた場合、前述の接合リークが低
減できるため、リテンション特性は改善されるものの、
パンチスルー現象が発生しやすくなり、リーク電流が増
大するという不都合がある。即ち、半導体基板の不純物
濃度を低く抑えた場合、ソースおよびドレインから延び
てくる空乏層の広がりが大きくなる。この空乏層がつな
がってしまうと、ドレイン電界がソースにまで影響を及
ぼし、ソース近傍の拡散電位を下げる。その結果、チャ
ネルが形成されなくてもソース、ドレイン間に電流が流
れるようになり（パンチスルー現象）、リーク電流が増
大する。
の不純物濃度を低く抑えた場合、前述の接合リークが低
減できるため、リテンション特性は改善されるものの、
パンチスルー現象が発生しやすくなり、リーク電流が増
大するという不都合がある。即ち、半導体基板の不純物
濃度を低く抑えた場合、ソースおよびドレインから延び
てくる空乏層の広がりが大きくなる。この空乏層がつな
がってしまうと、ドレイン電界がソースにまで影響を及
ぼし、ソース近傍の拡散電位を下げる。その結果、チャ
ネルが形成されなくてもソース、ドレイン間に電流が流
れるようになり（パンチスルー現象）、リーク電流が増
大する。
【００１０】本発明の目的は、ＤＲＡＭのメモリセル等
を構成するＭＩＳＦＥＴのパンチスルー現象を抑制する
技術を提供することにある。
を構成するＭＩＳＦＥＴのパンチスルー現象を抑制する
技術を提供することにある。
【００１１】本発明の他の目的は、ＤＲＡＭのメモリセ
ルのリテンション時間を改善する技術を提供することに
ある。
ルのリテンション時間を改善する技術を提供することに
ある。
【００１２】本発明の他の目的は、ＤＲＡＭのメモリセ
ルを構成するＭＩＳＦＥＴの特性のばらつきを低減する
技術を提供することにある。
ルを構成するＭＩＳＦＥＴの特性のばらつきを低減する
技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】本発明の半導体集積回路装置は、ｎチャネ
ル型ＭＩＳＦＥＴを有する半導体集積回路装置であっ
て、前記ｎチャネル型ＭＩＳＦＥＴは、（ａ）半導体基
板中に形成されたソースおよびドレインと、（ｂ）前記
ソースとドレインとの間の半導体基板上にゲート絶縁膜
を介して形成されたゲート電極であって、ｐ型不純物を
有するゲート電極と、（ｃ）前記ゲート電極下の半導体
基板中に形成された閾値調整用の第１の不純物領域と、
（ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、前記第１の不
純物領域中の不純物原子より重い原子である不純物を有
するパンチスルー防止用の第２の不純物領域と、を有す
る。
ル型ＭＩＳＦＥＴを有する半導体集積回路装置であっ
て、前記ｎチャネル型ＭＩＳＦＥＴは、（ａ）半導体基
板中に形成されたソースおよびドレインと、（ｂ）前記
ソースとドレインとの間の半導体基板上にゲート絶縁膜
を介して形成されたゲート電極であって、ｐ型不純物を
有するゲート電極と、（ｃ）前記ゲート電極下の半導体
基板中に形成された閾値調整用の第１の不純物領域と、
（ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、前記第１の不
純物領域中の不純物原子より重い原子である不純物を有
するパンチスルー防止用の第２の不純物領域と、を有す
る。
【００１６】このように、前記手段によれば、パンチス
ルー防止用の第２の不純物領域を、閾値調整用の第１の
不純物領域より深い位置に、前記ソース、ドレインの端
部を覆うよう形成し、また、前記第１の不純物領域中の
不純物原子より重い原子である不純物を有するよう形成
したので、例え、後述するように、ＭＩＳＦＥＴのゲー
ト電極をｐ型とし、もしくは、ゲート電極を負電位にバ
イアスして動作させる場合であっても、ＭＩＳＦＥＴの
パンチスルー現象を抑制することができる。なお、パン
チスルー防止用の第２の不純物領域は、いわゆるポケッ
ト構造のものも含まれる。
ルー防止用の第２の不純物領域を、閾値調整用の第１の
不純物領域より深い位置に、前記ソース、ドレインの端
部を覆うよう形成し、また、前記第１の不純物領域中の
不純物原子より重い原子である不純物を有するよう形成
したので、例え、後述するように、ＭＩＳＦＥＴのゲー
ト電極をｐ型とし、もしくは、ゲート電極を負電位にバ
イアスして動作させる場合であっても、ＭＩＳＦＥＴの
パンチスルー現象を抑制することができる。なお、パン
チスルー防止用の第２の不純物領域は、いわゆるポケッ
ト構造のものも含まれる。
【００１７】また、前記手段をＤＲＡＭのメモリセルに
適用すれば、ＤＲＡＭのリテンション時間を改善しつ
つ、パンチスルー現象を抑制することができる。
適用すれば、ＤＲＡＭのリテンション時間を改善しつ
つ、パンチスルー現象を抑制することができる。
【００１８】なお、第２の不純物領域を構成する不純物
とは、例えば、Ｉｎである。また、前記第１の不純物領
域を構成する不純物とは、例えば、Ｂ等である。また、
前記ゲート電極を、ＳｉＧｅで構成することもできる。
とは、例えば、Ｉｎである。また、前記第１の不純物領
域を構成する不純物とは、例えば、Ｂ等である。また、
前記ゲート電極を、ＳｉＧｅで構成することもできる。
【００１９】前記ｎチャネル型ＭＩＳＦＥＴを、ＤＲＡ
Ｍを構成する情報転送用ＭＩＳＦＥＴとすることも可能
である。また、ゲート電極をｐ型とせず、転送用ＭＩＳ
ＦＥＴのゲート電極を負電位にバイアスすることができ
る。
Ｍを構成する情報転送用ＭＩＳＦＥＴとすることも可能
である。また、ゲート電極をｐ型とせず、転送用ＭＩＳ
ＦＥＴのゲート電極を負電位にバイアスすることができ
る。
【００２０】また、半導体基板のメモリセル形成領域に
形成された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量
素子から成るメモリセル、および周辺回路形成領域に形
成されたｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型
ＭＩＳＦＥＴとを有する半導体集積回路装置の前記情報
転送用ｎチャネル型ＭＩＳＦＥＴに前記手段を適用する
ことができる。
形成された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量
素子から成るメモリセル、および周辺回路形成領域に形
成されたｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型
ＭＩＳＦＥＴとを有する半導体集積回路装置の前記情報
転送用ｎチャネル型ＭＩＳＦＥＴに前記手段を適用する
ことができる。
【００２１】さらに、情報転送用ｎチャネル型ＭＩＳＦ
ＥＴに前記手段を適用し、ＣＭＩＳ構成用ｎチャネル型
ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを、いわ
ゆるデュアルゲート構造とすることができる。
ＥＴに前記手段を適用し、ＣＭＩＳ構成用ｎチャネル型
ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを、いわ
ゆるデュアルゲート構造とすることができる。
【００２２】また、本発明の半導体集積回路装置の製造
方法は、半導体基板主表面に不純物を注入することによ
り閾値調整用の第１の不純物領域を形成する工程と、前
記第１の不純物領域より深い領域に、前記第１の不純物
領域中の不純物原子より重い原子である不純物を注入す
ることによりパンチスルー防止用の第２の不純物領域を
形成する工程とを有する。
方法は、半導体基板主表面に不純物を注入することによ
り閾値調整用の第１の不純物領域を形成する工程と、前
記第１の不純物領域より深い領域に、前記第１の不純物
領域中の不純物原子より重い原子である不純物を注入す
ることによりパンチスルー防止用の第２の不純物領域を
形成する工程とを有する。
【００２３】かかる手段によって、ＭＩＳＦＥＴのパン
チスルー現象を抑制した半導体集積回路装置を製造する
ことができる。また、閾値調整用の第１の不純物領域中
の不純物原子より重い原子でパンチスルー防止用の第２
の不純物領域を形成したので、その後に熱処理を経て
も、パンチスルー防止用の第２の不純物領域の不純物濃
度プロファイルの変化が少なく、ＭＩＳＦＥＴのパンチ
スルー現象を効果的に抑制することができる。なお、閾
値調整用の第１の不純物領域の形成工程とパンチスルー
防止用の第２の不純物領域の形成工程とは、どちらが先
であってもかまわない。
チスルー現象を抑制した半導体集積回路装置を製造する
ことができる。また、閾値調整用の第１の不純物領域中
の不純物原子より重い原子でパンチスルー防止用の第２
の不純物領域を形成したので、その後に熱処理を経て
も、パンチスルー防止用の第２の不純物領域の不純物濃
度プロファイルの変化が少なく、ＭＩＳＦＥＴのパンチ
スルー現象を効果的に抑制することができる。なお、閾
値調整用の第１の不純物領域の形成工程とパンチスルー
防止用の第２の不純物領域の形成工程とは、どちらが先
であってもかまわない。
【００２４】また、パンチスルー防止用の第２の不純物
領域の形成を、いわゆるポケットイオン注入により形成
することもできる。
領域の形成を、いわゆるポケットイオン注入により形成
することもできる。
【００２５】また、前記手段を、半導体基板のメモリセ
ル形成領域に形成された情報転送用ｎチャネル型ＭＩＳ
ＦＥＴと容量素子から成るメモリセルおよび周辺回路形
成領域に形成されたＣＭＩＳ構成用ｎチャネル型ＭＩＳ
ＦＥＴおよびｐチャネル型ＭＩＳＦＥＴとを有する半導
体集積回路装置に適用した場合には、リテンション時間
を改善しつつ、パンチスルー現象を抑制した半導体集積
回路を製造することができる。
ル形成領域に形成された情報転送用ｎチャネル型ＭＩＳ
ＦＥＴと容量素子から成るメモリセルおよび周辺回路形
成領域に形成されたＣＭＩＳ構成用ｎチャネル型ＭＩＳ
ＦＥＴおよびｐチャネル型ＭＩＳＦＥＴとを有する半導
体集積回路装置に適用した場合には、リテンション時間
を改善しつつ、パンチスルー現象を抑制した半導体集積
回路を製造することができる。
【００２６】この際、情報転送用ｎチャネル型ＭＩＳＦ
ＥＴ形成領域およびＣＭＩＳ構成用ｎチャネル型ＭＩＳ
ＦＥＴ形成領域の閾値調整用の第１の不純物領域を同時
に形成することも可能である。
ＥＴ形成領域およびＣＭＩＳ構成用ｎチャネル型ＭＩＳ
ＦＥＴ形成領域の閾値調整用の第１の不純物領域を同時
に形成することも可能である。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、原則として実施の形
態を説明するための全図において同一機能を有するもの
は同一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、原則として実施の形
態を説明するための全図において同一機能を有するもの
は同一の符号を付し、その繰り返しの説明は省略する。
【００２８】（実施の形態１）図１は、本実施形態のＤ
ＲＡＭを形成した半導体チップ１Ａの全体平面図であ
る。長方形の半導体チップ１Ａの主面には、例えば２５
６Ｍbit(メガビット)〜１Ｇbit(ギガビット)の記憶容量
を有するＤＲＡＭが形成されている。このＤＲＡＭは、
複数のメモリアレイ（ＭＡＲＹ）に分割された記憶部と
それらの周囲に配置された周辺回路部（ＰＣ）とを有し
ている。半導体チップ１Ａの中央部には、ワイヤなどが
接続される複数のボンディングパッド（ＢＰ）が１列に
配置されている。
ＲＡＭを形成した半導体チップ１Ａの全体平面図であ
る。長方形の半導体チップ１Ａの主面には、例えば２５
６Ｍbit(メガビット)〜１Ｇbit(ギガビット)の記憶容量
を有するＤＲＡＭが形成されている。このＤＲＡＭは、
複数のメモリアレイ（ＭＡＲＹ）に分割された記憶部と
それらの周囲に配置された周辺回路部（ＰＣ）とを有し
ている。半導体チップ１Ａの中央部には、ワイヤなどが
接続される複数のボンディングパッド（ＢＰ）が１列に
配置されている。
【００２９】図２は、本実施形態のＤＲＡＭの等価回路
図である。図示のように、このＤＲＡＭのメモリアレイ
（ＭＡＲＹ）は、マトリクス状に配置された複数のワー
ド線ＷＬ（ＷＬ0、ＷＬ1、ＷＬn…）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）によって構成されている。１ビットの情報を記
憶する１個のメモリセル（ＭＣ）は、１個の情報蓄積容
量素子（キャパシタ）Ｃとこれに直列に接続された１個
のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されてい
る。情報転送用ＭＩＳＦＥＴＱｓのソース、ドレインの
一方は、キャパシタＣと電気的に接続され、他方はビッ
ト線ＢＬと電気的に接続されている。ワード線ＷＬの一
端は、ワードドライバＷＤに接続され、ビット線ＢＬの
一端は、センスアンプＳａ接続されている。
図である。図示のように、このＤＲＡＭのメモリアレイ
（ＭＡＲＹ）は、マトリクス状に配置された複数のワー
ド線ＷＬ（ＷＬ0、ＷＬ1、ＷＬn…）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）によって構成されている。１ビットの情報を記
憶する１個のメモリセル（ＭＣ）は、１個の情報蓄積容
量素子（キャパシタ）Ｃとこれに直列に接続された１個
のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されてい
る。情報転送用ＭＩＳＦＥＴＱｓのソース、ドレインの
一方は、キャパシタＣと電気的に接続され、他方はビッ
ト線ＢＬと電気的に接続されている。ワード線ＷＬの一
端は、ワードドライバＷＤに接続され、ビット線ＢＬの
一端は、センスアンプＳａ接続されている。
【００３０】本実施形態のＤＲＡＭは、メモリセルの情
報蓄積容量部であるキャパシタＣを情報転送用ＭＩＳＦ
ＥＴＱｓの上部に配置するスタックド・キャパシタ(Sta
ckedcapacitor)構造を採用している。
報蓄積容量部であるキャパシタＣを情報転送用ＭＩＳＦ
ＥＴＱｓの上部に配置するスタックド・キャパシタ(Sta
ckedcapacitor)構造を採用している。
【００３１】次に、本実施形態のＤＲＡＭの製造方法を
図３〜図２４を用いて工程順に説明する。なお、基板の
断面を示す各図の左側部分はＤＲＡＭのメモリセルが形
成される領域（メモリセルアレイ）を示し、右側部分は
周辺回路形成領域を示している。このメモリセルが形成
される領域（メモリセルアレイ）には、情報転送用ｎチ
ャネル型ＭＩＳＦＥＴＱｓとキャパシタＣから成るメモ
リセルが形成され、周辺回路形成領域には、例えば、相
補（Complementary）型ＭＩＳＦＥＴを構成するｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐが形成される。
図３〜図２４を用いて工程順に説明する。なお、基板の
断面を示す各図の左側部分はＤＲＡＭのメモリセルが形
成される領域（メモリセルアレイ）を示し、右側部分は
周辺回路形成領域を示している。このメモリセルが形成
される領域（メモリセルアレイ）には、情報転送用ｎチ
ャネル型ＭＩＳＦＥＴＱｓとキャパシタＣから成るメモ
リセルが形成され、周辺回路形成領域には、例えば、相
補（Complementary）型ＭＩＳＦＥＴを構成するｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐが形成される。
【００３２】まず、図３に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板１に素子分離２を形成する。
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板１に素子分離２を形成する。
【００３３】この素子分離２を形成するには、まず素子
分離領域の基板１をエッチングして深さ３５０nm程度の
溝を形成した後、基板１を約１１００℃で熱酸化するこ
とによって、溝の内壁に膜厚１０nm程度の薄い酸化シリ
コン膜６を形成する。この酸化シリコン膜６は、溝の内
壁に生じたドライエッチングのダメージを回復するため
に形成する。
分離領域の基板１をエッチングして深さ３５０nm程度の
溝を形成した後、基板１を約１１００℃で熱酸化するこ
とによって、溝の内壁に膜厚１０nm程度の薄い酸化シリ
コン膜６を形成する。この酸化シリコン膜６は、溝の内
壁に生じたドライエッチングのダメージを回復するため
に形成する。
【００３４】次に、溝の内部を含む基板１上に酸化シリ
コン膜７を堆積し、溝の上部の酸化シリコン膜７を化学
的および機械的に研磨してその表面を平坦化することに
より、素子分離２が完成する。
コン膜７を堆積し、溝の上部の酸化シリコン膜７を化学
的および機械的に研磨してその表面を平坦化することに
より、素子分離２が完成する。
【００３５】次に、図４に示すように、基板１にｐ型不
純物（ホウ素）およびｎ型不純物（例えばリン）をイオ
ン打ち込みした後、熱処理で不純物を拡散させることに
よって、メモリセルアレイの基板１にｐ型ウエル３およ
びｎ型ウエル５を形成し、周辺回路領域の基板１にｐ型
ウエル３およびｎ型ウエル４を形成する。
純物（ホウ素）およびｎ型不純物（例えばリン）をイオ
ン打ち込みした後、熱処理で不純物を拡散させることに
よって、メモリセルアレイの基板１にｐ型ウエル３およ
びｎ型ウエル５を形成し、周辺回路領域の基板１にｐ型
ウエル３およびｎ型ウエル４を形成する。
【００３６】ここで、メモリセルアレイのｎ型ウエル５
は、例えば、Ｐイオンを１ＭｅＶの加速エネルギーで１
×１０13ｃｍ-2程度注入することによって形成される。
また、メモリセルアレイのｐ型ウエル３および周辺回路
領域のｐ型ウエル３は、例えば、Ｂイオンを２５０ｋｅ
Ｖの加速エネルギーで１×１０13ｃｍ-2程度注入し、次
いで、Ｂイオンを１５０ｋｅＶの加速エネルギーで６×
１０12ｃｍ-2程度注入し、さらに、Ｂイオンを４０ｋｅ
Ｖの加速エネルギーで５×１０11ｃｍ-2程度注入しする
ことによって形成される。
は、例えば、Ｐイオンを１ＭｅＶの加速エネルギーで１
×１０13ｃｍ-2程度注入することによって形成される。
また、メモリセルアレイのｐ型ウエル３および周辺回路
領域のｐ型ウエル３は、例えば、Ｂイオンを２５０ｋｅ
Ｖの加速エネルギーで１×１０13ｃｍ-2程度注入し、次
いで、Ｂイオンを１５０ｋｅＶの加速エネルギーで６×
１０12ｃｍ-2程度注入し、さらに、Ｂイオンを４０ｋｅ
Ｖの加速エネルギーで５×１０11ｃｍ-2程度注入しする
ことによって形成される。
【００３７】また、周辺回路領域のｎ型ウエル４は、例
えば、Ｐイオンを５００ｋｅＶの加速エネルギーで２×
１０13ｃｍ-2程度注入し、次いで、Ｐイオンを２５０ｋ
ｅＶの加速エネルギーで５×１０12ｃｍ-2程度注入し、
さらに、Ａｓイオンを２００ｋｅＶの加速エネルギーで
４×１０12ｃｍ-2程度注入しすることによって形成され
る。
えば、Ｐイオンを５００ｋｅＶの加速エネルギーで２×
１０13ｃｍ-2程度注入し、次いで、Ｐイオンを２５０ｋ
ｅＶの加速エネルギーで５×１０12ｃｍ-2程度注入し、
さらに、Ａｓイオンを２００ｋｅＶの加速エネルギーで
４×１０12ｃｍ-2程度注入しすることによって形成され
る。
【００３８】これら不純物の注入後、１０００℃で約３
０分の熱処理が施される。この熱処理は、不純物イオン
の活性化、半導体基板１に生じた結晶欠陥回復等のため
に行われる。
０分の熱処理が施される。この熱処理は、不純物イオン
の活性化、半導体基板１に生じた結晶欠陥回復等のため
に行われる。
【００３９】次に、情報転送用ｎチャネル型ＭＩＳＦＥ
ＴＱｓおよびｎチャネル型ＭＩＳＦＥＴＱｎの閾値電圧
を調整するために、これらのＭＩＳＦＥＴが形成される
ｐ型ウエル３と同電位型（ｐ型）の不純物をイオン打ち
込みする。このイオン打ち込みについて、図５〜図８を
参照しながら詳細に説明する。
ＴＱｓおよびｎチャネル型ＭＩＳＦＥＴＱｎの閾値電圧
を調整するために、これらのＭＩＳＦＥＴが形成される
ｐ型ウエル３と同電位型（ｐ型）の不純物をイオン打ち
込みする。このイオン打ち込みについて、図５〜図８を
参照しながら詳細に説明する。
【００４０】まず、図５に示すように、周辺回路形成領
域のｐ型ウエル３以外の領域をレジスト膜Ｒ１で覆い、
周辺回路形成領域のｐ型ウエル３の主表面に、ＢＦイオ
ン（ＢＦ2 +）を４５ｋｅＶの加速エネルギーで１．４×
１０12ｃｍ-2程度注入し、閾値調整不純物領域ＳＡ１を
形成する。続いて、レジスト膜Ｒ１を除去する。
域のｐ型ウエル３以外の領域をレジスト膜Ｒ１で覆い、
周辺回路形成領域のｐ型ウエル３の主表面に、ＢＦイオ
ン（ＢＦ2 +）を４５ｋｅＶの加速エネルギーで１．４×
１０12ｃｍ-2程度注入し、閾値調整不純物領域ＳＡ１を
形成する。続いて、レジスト膜Ｒ１を除去する。
【００４１】次いで、周辺回路形成領域のｎ型ウエル４
以外の領域をレジスト膜Ｒ２（図示せず）で覆い、周辺
回路形成領域のｎ型ウエル４の主表面に、Ｐイオンを２
０ｋｅＶの加速エネルギーで２×１０12ｃｍ-2程度注入
し、閾値調整不純物領域ＳＡ２を形成する（図５）。続
いて、レジスト膜Ｒ２を除去する。なお、閾値調整不純
物領域ＳＡ２は、前述のｐ型ウエル４の形成後に形成し
てもよい。
以外の領域をレジスト膜Ｒ２（図示せず）で覆い、周辺
回路形成領域のｎ型ウエル４の主表面に、Ｐイオンを２
０ｋｅＶの加速エネルギーで２×１０12ｃｍ-2程度注入
し、閾値調整不純物領域ＳＡ２を形成する（図５）。続
いて、レジスト膜Ｒ２を除去する。なお、閾値調整不純
物領域ＳＡ２は、前述のｐ型ウエル４の形成後に形成し
てもよい。
【００４２】次いで、図７に示すように、メモリセルア
レイのｐ型ウエル３以外の領域をレジスト膜Ｒ３で覆
い、周辺回路形成領域のｐ型ウエル３の主表面に、Ｉｎ
（インジウム）イオン（Ｉｎ+）を８０ｋｅＶの加速エ
ネルギーで０．５〜５×１０13ｃｍ-2程度注入した後、
ＢＦイオン（ＢＦ2 +）を４５ｋｅＶの加速エネルギーで
１×１０12ｃｍ-2程度注入し、閾値調整不純物領域ＳＡ
３を形成する。
レイのｐ型ウエル３以外の領域をレジスト膜Ｒ３で覆
い、周辺回路形成領域のｐ型ウエル３の主表面に、Ｉｎ
（インジウム）イオン（Ｉｎ+）を８０ｋｅＶの加速エ
ネルギーで０．５〜５×１０13ｃｍ-2程度注入した後、
ＢＦイオン（ＢＦ2 +）を４５ｋｅＶの加速エネルギーで
１×１０12ｃｍ-2程度注入し、閾値調整不純物領域ＳＡ
３を形成する。
【００４３】ここで、Ｉｎイオンは、パンチスルーを防
止するために注入され、Ｉｎイオンが打ち込まれた領域
をパンチスルー防止領域ＰＡという。このパンチスルー
とは、前述した通り、ソースおよびドレインから延びて
くる空乏層がつながってしまうことにより、ソース、ド
レイン間に電流が流れる現象である。従って、パンチス
ルー防止領域ＰＡは、ゲート電極下（チャネル領域）に
延在するＬＤＤ型のソース、ドレイン領域（ｎ-型半導
体領域１１）であって、ゲート電極下に存在する端部を
覆うよう形成するのが効果的である。
止するために注入され、Ｉｎイオンが打ち込まれた領域
をパンチスルー防止領域ＰＡという。このパンチスルー
とは、前述した通り、ソースおよびドレインから延びて
くる空乏層がつながってしまうことにより、ソース、ド
レイン間に電流が流れる現象である。従って、パンチス
ルー防止領域ＰＡは、ゲート電極下（チャネル領域）に
延在するＬＤＤ型のソース、ドレイン領域（ｎ-型半導
体領域１１）であって、ゲート電極下に存在する端部を
覆うよう形成するのが効果的である。
【００４４】図７においては、後述するソース、ドレイ
ン領域（ｎ+型半導体領域１７）より深い位置まで延在
するようパンチスルー防止領域ＰＡが形成されている。
が、パンチスルー防止領域ＰＡの深さは、ｎ-型半導体
領域１１より深くｎ+型半導体領域１７より浅くてもよ
い。また、ｎ-型半導体領域１１より浅くても、パンチ
スルーを防止することができる。続いて、レジスト膜Ｒ
３を除去する。
ン領域（ｎ+型半導体領域１７）より深い位置まで延在
するようパンチスルー防止領域ＰＡが形成されている。
が、パンチスルー防止領域ＰＡの深さは、ｎ-型半導体
領域１１より深くｎ+型半導体領域１７より浅くてもよ
い。また、ｎ-型半導体領域１１より浅くても、パンチ
スルーを防止することができる。続いて、レジスト膜Ｒ
３を除去する。
【００４５】なお、ｎ型ウエル４上にレジスト膜を形成
し、周辺回路形成領域のｐ型ウエル３およびメモリセル
アレイの周辺回路形成領域のｐ型ウエル３に、Ｉｎイオ
ンおよびＢＦイオンを注入し、閾値調整不純物領域ＳＡ
１、ＳＡ３およびパンチスルー防止領域ＰＡを形成して
もよい。この場合、周辺回路形成領域のｐ型ウエル３に
もパンチスルー防止領域が形成されるが、Ｉｎイオンが
低濃度であるため、周辺回路形成領域のｐ型ウエル３上
に形成されるｎチャネル型ＭＩＳＦＥＴに与える影響は
少ない。
し、周辺回路形成領域のｐ型ウエル３およびメモリセル
アレイの周辺回路形成領域のｐ型ウエル３に、Ｉｎイオ
ンおよびＢＦイオンを注入し、閾値調整不純物領域ＳＡ
１、ＳＡ３およびパンチスルー防止領域ＰＡを形成して
もよい。この場合、周辺回路形成領域のｐ型ウエル３に
もパンチスルー防止領域が形成されるが、Ｉｎイオンが
低濃度であるため、周辺回路形成領域のｐ型ウエル３上
に形成されるｎチャネル型ＭＩＳＦＥＴに与える影響は
少ない。
【００４６】また、閾値調整不純物領域ＳＡ３（ＳＡ
１）を形成した後に、パンチスルー防止領域ＰＡ３を形
成してもよい。また、Ｂイオンを注入することにより、
閾値調整不純物領域ＳＡ３を形成してもよい。また、Ｉ
ｎイオンを注入することにより、閾値調整不純物領域Ｓ
Ａ３を形成してもよい。
１）を形成した後に、パンチスルー防止領域ＰＡ３を形
成してもよい。また、Ｂイオンを注入することにより、
閾値調整不純物領域ＳＡ３を形成してもよい。また、Ｉ
ｎイオンを注入することにより、閾値調整不純物領域Ｓ
Ａ３を形成してもよい。
【００４７】次に、図８に示すように、フッ酸系の洗浄
液を用いて基板１（ｐ型ウエル３およびｎ型ウエル４）
の表面をウェット洗浄した後、約８００℃の熱酸化でｐ
型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚
６nm程度の清浄なゲート酸化膜８を形成する。このゲー
ト酸化膜８は、その一部に窒化シリコンを含んだ酸窒化
シリコン膜で構成してもよい。
液を用いて基板１（ｐ型ウエル３およびｎ型ウエル４）
の表面をウェット洗浄した後、約８００℃の熱酸化でｐ
型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚
６nm程度の清浄なゲート酸化膜８を形成する。このゲー
ト酸化膜８は、その一部に窒化シリコンを含んだ酸窒化
シリコン膜で構成してもよい。
【００４８】次に、図９に示すように、ゲート酸化膜８
の上部に膜厚１００nm程度の低抵抗多結晶シリコン膜９
ａをＣＶＤ法で堆積する。続いて、図１０に示すよう
に、周辺回路形成領域のｐ型ウエル３上以外の領域をレ
ジスト膜Ｒ４で覆い、周辺回路形成領域のｐ型ウエル３
上の低抵抗多結晶シリコン膜９ａ中に、Ｐイオンを１０
ｋｅＶの加速エネルギーで２×１０15ｃｍ-2程度注入
し、低抵抗多結晶シリコン膜９ａをｎ型９ａｎにする。
の上部に膜厚１００nm程度の低抵抗多結晶シリコン膜９
ａをＣＶＤ法で堆積する。続いて、図１０に示すよう
に、周辺回路形成領域のｐ型ウエル３上以外の領域をレ
ジスト膜Ｒ４で覆い、周辺回路形成領域のｐ型ウエル３
上の低抵抗多結晶シリコン膜９ａ中に、Ｐイオンを１０
ｋｅＶの加速エネルギーで２×１０15ｃｍ-2程度注入
し、低抵抗多結晶シリコン膜９ａをｎ型９ａｎにする。
【００４９】次いで、レジスト膜Ｒ４を除去し、図１１
に示すように、周辺回路形成領域のｐ型ウエル３上にレ
ジスト膜Ｒ５を形成し、メモリセルアレイのｐ型ウエル
３および周辺回路形成領域のｎ型ウエル４上の低抵抗多
結晶シリコン膜９ａ中に、Ｂイオンを３ｋｅＶの加速エ
ネルギーで２×１０15ｃｍ-2程度注入し、低抵抗多結晶
シリコン膜９ａをｐ型９ａｐにする。続いて、レジスト
Ｒ５を除去する。
に示すように、周辺回路形成領域のｐ型ウエル３上にレ
ジスト膜Ｒ５を形成し、メモリセルアレイのｐ型ウエル
３および周辺回路形成領域のｎ型ウエル４上の低抵抗多
結晶シリコン膜９ａ中に、Ｂイオンを３ｋｅＶの加速エ
ネルギーで２×１０15ｃｍ-2程度注入し、低抵抗多結晶
シリコン膜９ａをｐ型９ａｐにする。続いて、レジスト
Ｒ５を除去する。
【００５０】続いて、図１２に示すように、低抵抗多結
晶シリコン膜９ａｎ、９ａｐの上部にスパッタリング法
で膜厚５nm程度のＷＮ膜９ｂと膜厚８０nm程度のＷ膜９
ｃとを堆積し、さらにその上部にＣＶＤ法で膜厚２２０
nm程度の窒化シリコン膜１０を堆積する。
晶シリコン膜９ａｎ、９ａｐの上部にスパッタリング法
で膜厚５nm程度のＷＮ膜９ｂと膜厚８０nm程度のＷ膜９
ｃとを堆積し、さらにその上部にＣＶＤ法で膜厚２２０
nm程度の窒化シリコン膜１０を堆積する。
【００５１】次に、上記Ｗ膜９ｃの応力緩和とＷＮ膜９
ｂのデンシファイ（緻密化）とを目的として、窒素など
の不活性ガス雰囲気中で約８００℃の熱処理を行う。
ｂのデンシファイ（緻密化）とを目的として、窒素など
の不活性ガス雰囲気中で約８００℃の熱処理を行う。
【００５２】次に、レジスト膜（図示せず）をマスクに
して窒化シリコン膜１０、Ｗ膜９ｃ、ＷＮ膜９ｂおよび
多結晶シリコン膜９ａをドライエッチングすることによ
り、ｎ型もしくはｐ型のゲート電極９ｎ、９ｐを形成す
る(図１３)。即ち、メモリセルアレイのｐ型ウエル３上
および周辺回路領域のｎ型ウエル４上には、ｐ型のゲー
ト電極９ｐを形成する。また、周辺回路領域のｐ型ウエ
ル３上には、ｎ型のゲート電極９ｎを形成する。このｎ
型のゲート電極９ｎは、ｎ型の多結晶シリコン膜９ａ
ｎ、ＷＮ膜９ｂおよびＷ膜９ｃからなり、ｐ型のゲート
電極９ｐは、ｐ型の多結晶シリコン膜９ａｐ、ＷＮ膜９
ｂおよびＷ膜９ｃからなる。また、これらのゲート電極
９ｎ、９ｐの上部には、窒化シリコン膜１０からなるキ
ャップ絶縁膜が形成される。なお、メモリセルアレイに
形成されたゲート電極９ｐは、ワード線ＷＬとして機能
する。
して窒化シリコン膜１０、Ｗ膜９ｃ、ＷＮ膜９ｂおよび
多結晶シリコン膜９ａをドライエッチングすることによ
り、ｎ型もしくはｐ型のゲート電極９ｎ、９ｐを形成す
る(図１３)。即ち、メモリセルアレイのｐ型ウエル３上
および周辺回路領域のｎ型ウエル４上には、ｐ型のゲー
ト電極９ｐを形成する。また、周辺回路領域のｐ型ウエ
ル３上には、ｎ型のゲート電極９ｎを形成する。このｎ
型のゲート電極９ｎは、ｎ型の多結晶シリコン膜９ａ
ｎ、ＷＮ膜９ｂおよびＷ膜９ｃからなり、ｐ型のゲート
電極９ｐは、ｐ型の多結晶シリコン膜９ａｐ、ＷＮ膜９
ｂおよびＷ膜９ｃからなる。また、これらのゲート電極
９ｎ、９ｐの上部には、窒化シリコン膜１０からなるキ
ャップ絶縁膜が形成される。なお、メモリセルアレイに
形成されたゲート電極９ｐは、ワード線ＷＬとして機能
する。
【００５３】次いで、Wet. Hydrogen酸化により多結晶
シリコン膜９ａｎ、９ａｐの側壁に４ｎｍ程度の薄い酸
化膜（図示せず）を形成する。このWet. Hydrogen酸化
によれば、Ｗ膜９ｃを酸化することなく、シリコン（多
結晶シリコン９ａｎ、９ａｐ、シリコン基板）のみを選
択的に酸化することができる。
シリコン膜９ａｎ、９ａｐの側壁に４ｎｍ程度の薄い酸
化膜（図示せず）を形成する。このWet. Hydrogen酸化
によれば、Ｗ膜９ｃを酸化することなく、シリコン（多
結晶シリコン９ａｎ、９ａｐ、シリコン基板）のみを選
択的に酸化することができる。
【００５４】次に、図１４に示すように、メモリセルア
レイのｐ型ウエル３上のゲート電極９ｐの両側にＰイオ
ンを、１０ｋｅＶ、２．０×１０13ｃｍ-2程度イオン打
ち込みすることによってｎ-型半導体領域１１を形成す
る。次いで、周辺回路形成領域のｐ型ウエル３上のゲー
ト電極９ｎの両側にＰイオンを、１０ｋｅＶ、２．０×
１０13ｃｍ-2程度、Ａｓイオンを、２０ｋｅＶ、７．０
×１０13ｃｍ-2程度イオン打ち込みすることによってｎ
-型半導体領域１１ｂを形成する。なお、このｎ-型半導
体領域１１ｂの形成に先だって、Ｂイオンを、２５ｋｅ
Ｖ、４．０×１０13ｃｍ-2程度イオン打ち込みし、ｎ-
型半導体領域１１ｂを覆うポケットイオン領域ＰＫｐを
形成してもよい（図１５）。
レイのｐ型ウエル３上のゲート電極９ｐの両側にＰイオ
ンを、１０ｋｅＶ、２．０×１０13ｃｍ-2程度イオン打
ち込みすることによってｎ-型半導体領域１１を形成す
る。次いで、周辺回路形成領域のｐ型ウエル３上のゲー
ト電極９ｎの両側にＰイオンを、１０ｋｅＶ、２．０×
１０13ｃｍ-2程度、Ａｓイオンを、２０ｋｅＶ、７．０
×１０13ｃｍ-2程度イオン打ち込みすることによってｎ
-型半導体領域１１ｂを形成する。なお、このｎ-型半導
体領域１１ｂの形成に先だって、Ｂイオンを、２５ｋｅ
Ｖ、４．０×１０13ｃｍ-2程度イオン打ち込みし、ｎ-
型半導体領域１１ｂを覆うポケットイオン領域ＰＫｐを
形成してもよい（図１５）。
【００５５】次いで、周辺回路形成領域のｎ型ウエル４
上のゲート電極９ｐの両側にＢＦイオンを、１０ｋｅ
Ｖ、１．０×１０14ｃｍ-2程度、イオン注入法により、
イオン打ち込みすることによってｐ-型半導体領域１２
を形成する。なお、このｐ-型半導体領域１２の形成に
先だって、Ｐイオンを、１０ｋｅＶ、２．０×１０13ｃ
ｍ -2程度イオン打ち込みした後、Ｐイオンを、６０ｋｅ
Ｖ、６．０×１０13ｃｍ-2程度、斜めイオン注入法によ
りイオン打ち込みし、ｐ-型半導体領域１２を覆うポケ
ットイオン領域ＰＫｎを形成してもよい（図１５）。
上のゲート電極９ｐの両側にＢＦイオンを、１０ｋｅ
Ｖ、１．０×１０14ｃｍ-2程度、イオン注入法により、
イオン打ち込みすることによってｐ-型半導体領域１２
を形成する。なお、このｐ-型半導体領域１２の形成に
先だって、Ｐイオンを、１０ｋｅＶ、２．０×１０13ｃ
ｍ -2程度イオン打ち込みした後、Ｐイオンを、６０ｋｅ
Ｖ、６．０×１０13ｃｍ-2程度、斜めイオン注入法によ
りイオン打ち込みし、ｐ-型半導体領域１２を覆うポケ
ットイオン領域ＰＫｎを形成してもよい（図１５）。
【００５６】これらポケットイオン領域ＰＫｐ、ＰＫｎ
は、ソースおよびドレインからの空乏層の広がりを抑
え、パンチスルー現象によるリーク電流の低減を図るた
めに形成する。
は、ソースおよびドレインからの空乏層の広がりを抑
え、パンチスルー現象によるリーク電流の低減を図るた
めに形成する。
【００５７】次に、図１５に示すように、基板１上にＣ
ＶＤ法で膜厚５０nm程度の窒化シリコン膜１３を堆積し
た後、メモリセルアレイの基板１の上部をフォトレジス
ト膜（図示せず）で覆い、周辺回路領域の窒化シリコン
膜１３を異方的にエッチングすることによって、周辺回
路領域のゲート電極９ｎ、９ｐの側壁にサイドウォール
スペーサ１３ａを形成する。
ＶＤ法で膜厚５０nm程度の窒化シリコン膜１３を堆積し
た後、メモリセルアレイの基板１の上部をフォトレジス
ト膜（図示せず）で覆い、周辺回路領域の窒化シリコン
膜１３を異方的にエッチングすることによって、周辺回
路領域のゲート電極９ｎ、９ｐの側壁にサイドウォール
スペーサ１３ａを形成する。
【００５８】次に、周辺回路形成領域のｐ型ウエル３上
のゲート電極９ｎの両側にＡｓイオンを、８０ｋｅＶ、
３．０×１０15ｃｍ-2程度イオン打ち込みすることによ
ってｎ+型半導体領域１４を形成する。次いで、周辺回
路形成領域のｎ型ウエル４上のゲート電極９ｐの両側に
ＢＦイオンを、３０ｋｅＶ、５．０×１０15ｃｍ-2程度
イオン打ち込みすることによってｐ+型半導体領域１５
（ソース、ドレイン）を形成する。ここまでの工程で、
周辺回路領域にＬＤＤ(Lightly Doped Drain)構造のソ
ース、ドレイン（ｎ-型半導体領域１１ｂおよびｎ+型半
導体領域１４、ｐ-型半導体領域１２およびｐ+型半導体
領域１５）を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
のゲート電極９ｎの両側にＡｓイオンを、８０ｋｅＶ、
３．０×１０15ｃｍ-2程度イオン打ち込みすることによ
ってｎ+型半導体領域１４を形成する。次いで、周辺回
路形成領域のｎ型ウエル４上のゲート電極９ｐの両側に
ＢＦイオンを、３０ｋｅＶ、５．０×１０15ｃｍ-2程度
イオン打ち込みすることによってｐ+型半導体領域１５
（ソース、ドレイン）を形成する。ここまでの工程で、
周辺回路領域にＬＤＤ(Lightly Doped Drain)構造のソ
ース、ドレイン（ｎ-型半導体領域１１ｂおよびｎ+型半
導体領域１４、ｐ-型半導体領域１２およびｐ+型半導体
領域１５）を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００５９】次に、図１６に示すように、ゲート電極９
ｎ、９ｐの上部に酸化シリコン膜１６を形成する。
ｎ、９ｐの上部に酸化シリコン膜１６を形成する。
【００６０】次に、図１７に示すように、フォトレジス
ト膜（図示せず）をマスクにしてメモリセルアレイのｎ
-型半導体領域１１上の酸化シリコン膜１６をドライエ
ッチングし、窒化シリコン膜１３表面を露出させる。そ
の後、露出した窒化シリコン膜１３をドライエッチング
することによって、ｎ-型半導体領域１１の上部にコン
タクトホール１８、１９を形成する。
ト膜（図示せず）をマスクにしてメモリセルアレイのｎ
-型半導体領域１１上の酸化シリコン膜１６をドライエ
ッチングし、窒化シリコン膜１３表面を露出させる。そ
の後、露出した窒化シリコン膜１３をドライエッチング
することによって、ｎ-型半導体領域１１の上部にコン
タクトホール１８、１９を形成する。
【００６１】この酸化シリコン膜１６のエッチングは、
窒化シリコンに比べて酸化シリコンのエッチング速度が
大きくなるような条件で行い、窒化シリコン膜１３が完
全には除去されないようにする。また、窒化シリコン膜
１３のエッチングは、シリコン（基板）や酸化シリコン
に比べて窒化シリコンのエッチング速度が大きくなるよ
うな条件で行い、基板１や酸化シリコン膜７が深く削れ
ないようにする。さらに、窒化シリコン膜１３のエッチ
ングは、窒化シリコン膜１３が異方的にエッチングされ
るような条件で行い、ゲート電極９（ワード線ＷＬ）の
側壁に窒化シリコン膜１３を残すようにする。これによ
り、微細な径を有するコンタクトホール１８、１９がゲ
ート電極９（ワード線ＷＬ）に対して自己整合（セルフ
アライン）で形成される。
窒化シリコンに比べて酸化シリコンのエッチング速度が
大きくなるような条件で行い、窒化シリコン膜１３が完
全には除去されないようにする。また、窒化シリコン膜
１３のエッチングは、シリコン（基板）や酸化シリコン
に比べて窒化シリコンのエッチング速度が大きくなるよ
うな条件で行い、基板１や酸化シリコン膜７が深く削れ
ないようにする。さらに、窒化シリコン膜１３のエッチ
ングは、窒化シリコン膜１３が異方的にエッチングされ
るような条件で行い、ゲート電極９（ワード線ＷＬ）の
側壁に窒化シリコン膜１３を残すようにする。これによ
り、微細な径を有するコンタクトホール１８、１９がゲ
ート電極９（ワード線ＷＬ）に対して自己整合（セルフ
アライン）で形成される。
【００６２】次に、図１７に示すように、上記コンタク
トホール１８、１９を通じてメモリセルアレイのｐ型ウ
エル３（ｎ-型半導体領域１１）にＡｓイオンを、２０
ｋｅＶ、１．０×１０13ｃｍ-2程度イオン打ち込みする
ことによって、ｎ+型半導体領域１７を形成する。ここ
までの工程で、メモリセルアレイにｎチャネル型で構成
される情報転送用ＭＩＳＦＥＴＱｓが形成される。
トホール１８、１９を通じてメモリセルアレイのｐ型ウ
エル３（ｎ-型半導体領域１１）にＡｓイオンを、２０
ｋｅＶ、１．０×１０13ｃｍ-2程度イオン打ち込みする
ことによって、ｎ+型半導体領域１７を形成する。ここ
までの工程で、メモリセルアレイにｎチャネル型で構成
される情報転送用ＭＩＳＦＥＴＱｓが形成される。
【００６３】このように、周辺回路形成領域のｎチャネ
ル型ＭＩＳＦＥＴＱｎのゲート電極９ｎをｎ型に、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐをｐ型（い
わゆるデュアルゲート構造）にすれば、基板の表面にチ
ャネルが形成され、サブスレッショルド特性、短チャネ
ル効果が改善される。
ル型ＭＩＳＦＥＴＱｎのゲート電極９ｎをｎ型に、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐをｐ型（い
わゆるデュアルゲート構造）にすれば、基板の表面にチ
ャネルが形成され、サブスレッショルド特性、短チャネ
ル効果が改善される。
【００６４】一方、メモリセルアレイの情報転送用ＭＩ
ＳＦＥＴＱｓはｎチャネル型ＭＩＳＦＥＴであり、この
ＭＩＳＦＥＴＱｓのゲート電極９ｐをｐ型にしたので、
情報転送用ＭＩＳＦＥＴＱｓの閾値Ｖｔを高くすること
ができる。これは、ｐ型多結晶シリコンの仕事関数は、
５．１５Ｖ程度であり、例えば、多結晶シリコンのそれ
（４．１５Ｖ）より１Ｖ程度大きい。従って、情報転送
用ＭＩＳＦＥＴＱｓのゲート電極をｐ型にした場合に
は、ゲート電極をｎ型にした場合と比較し、その閾値を
約１Ｖ高くすることができるからである。但し、基板濃
度は、同じとする。
ＳＦＥＴＱｓはｎチャネル型ＭＩＳＦＥＴであり、この
ＭＩＳＦＥＴＱｓのゲート電極９ｐをｐ型にしたので、
情報転送用ＭＩＳＦＥＴＱｓの閾値Ｖｔを高くすること
ができる。これは、ｐ型多結晶シリコンの仕事関数は、
５．１５Ｖ程度であり、例えば、多結晶シリコンのそれ
（４．１５Ｖ）より１Ｖ程度大きい。従って、情報転送
用ＭＩＳＦＥＴＱｓのゲート電極をｐ型にした場合に
は、ゲート電極をｎ型にした場合と比較し、その閾値を
約１Ｖ高くすることができるからである。但し、基板濃
度は、同じとする。
【００６５】その結果、閾値の上昇分に対応する基板濃
度（閾値調整不純物領域ＳＡ３）を低減することがで
き、後述するキャパシタＣと接続されるｎ+型半導体領
域１７の接合リークを低減することができる。このた
め、メモリセルのリテンション特性を改善することがで
きる。
度（閾値調整不純物領域ＳＡ３）を低減することがで
き、後述するキャパシタＣと接続されるｎ+型半導体領
域１７の接合リークを低減することができる。このた
め、メモリセルのリテンション特性を改善することがで
きる。
【００６６】また、基板濃度を低減しても、パンチスル
ー防止領域ＰＡを形成したので、ソースおよびドレイン
からの空乏層の広がりを抑えることができ、パンチスル
ー現象による、リーク電流の増加を防止することができ
る。
ー防止領域ＰＡを形成したので、ソースおよびドレイン
からの空乏層の広がりを抑えることができ、パンチスル
ー現象による、リーク電流の増加を防止することができ
る。
【００６７】さらに、パンチスルー防止領域ＰＡをＩｎ
原子を注入することにより形成したので、Ｉｎ原子は、
Ｂ原子に比べて質量が大きく拡散係数が小さいことか
ら、所望の領域に急峻な濃度プロファイルでＩｎ原子を
存在させることができる。従って、基板濃度（閾値調整
不純物領域ＳＡ３）の増大をもたらすことがない。図２
５は、Ｉｎ原子およびＢ原子の濃度プロファイルの一例
である。縦軸は不純物濃度（ｃｍ-3）、横軸は基板表面
からの深さ（μｍ）を示す。ここで、閾値調整不純物を
構成するＢ原子は、基板表面から深さ０．０２μｍ程度
の位置に存在する。また、Ｉｎは、活性化率が低いが、
この活性化率を考慮してもそのピーク濃度は、５×１０
17ｃｍ-3と、Ｂ原子濃度に比べ大きい。また、この場
合、ｎ+型半導体領域１７の深さは、０．１５μｍ程度
である。このように、急峻な濃度プロファイルでＩｎ原
子を存在させることができ、パンチスルー現象による、
リーク電流の増加を防止することができる。
原子を注入することにより形成したので、Ｉｎ原子は、
Ｂ原子に比べて質量が大きく拡散係数が小さいことか
ら、所望の領域に急峻な濃度プロファイルでＩｎ原子を
存在させることができる。従って、基板濃度（閾値調整
不純物領域ＳＡ３）の増大をもたらすことがない。図２
５は、Ｉｎ原子およびＢ原子の濃度プロファイルの一例
である。縦軸は不純物濃度（ｃｍ-3）、横軸は基板表面
からの深さ（μｍ）を示す。ここで、閾値調整不純物を
構成するＢ原子は、基板表面から深さ０．０２μｍ程度
の位置に存在する。また、Ｉｎは、活性化率が低いが、
この活性化率を考慮してもそのピーク濃度は、５×１０
17ｃｍ-3と、Ｂ原子濃度に比べ大きい。また、この場
合、ｎ+型半導体領域１７の深さは、０．１５μｍ程度
である。このように、急峻な濃度プロファイルでＩｎ原
子を存在させることができ、パンチスルー現象による、
リーク電流の増加を防止することができる。
【００６８】続いて、コンタクトホール１８、１９の内
部にプラグ２０を形成し、このプラグを介してｎ+型半
導体領域１７と接続されるキャパシタＣおよびビット線
ＢＬが形成される。また、周辺回路領域には、ｎチャネ
ル型ＭＩＳＦＥＴＱｎもしくはｐチャネル型ＭＩＳＦＥ
ＴＱｐのｎ+型半導体領域１４もしくはｐ+型半導体領域
１５にプラグを介して接続される配線が形成される。こ
のキャパシタＣ、ビット線ＢＬ、プラグおよび配線の形
成工程の一例を図１８〜図２４を参照しながら以下に説
明する。
部にプラグ２０を形成し、このプラグを介してｎ+型半
導体領域１７と接続されるキャパシタＣおよびビット線
ＢＬが形成される。また、周辺回路領域には、ｎチャネ
ル型ＭＩＳＦＥＴＱｎもしくはｐチャネル型ＭＩＳＦＥ
ＴＱｐのｎ+型半導体領域１４もしくはｐ+型半導体領域
１５にプラグを介して接続される配線が形成される。こ
のキャパシタＣ、ビット線ＢＬ、プラグおよび配線の形
成工程の一例を図１８〜図２４を参照しながら以下に説
明する。
【００６９】まず、図１８に示すように、コンタクトホ
ール１８、１９の内部にプラグ２０を形成する。プラグ
２０を形成するには、まずフッ酸を含んだ洗浄液を使っ
てコンタクトホール１８、１９の内部をウェット洗浄し
た後、コンタクトホール１８、１９の内部を含むＳＯＧ
膜１６の上部にリン（Ｐ）などのｎ型不純物をドープし
た低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いて
この多結晶シリコン膜をエッチバック（またはＣＭＰ法
で研磨）してコンタクトホール１８、１９の内部のみに
残すことによって形成する。
ール１８、１９の内部にプラグ２０を形成する。プラグ
２０を形成するには、まずフッ酸を含んだ洗浄液を使っ
てコンタクトホール１８、１９の内部をウェット洗浄し
た後、コンタクトホール１８、１９の内部を含むＳＯＧ
膜１６の上部にリン（Ｐ）などのｎ型不純物をドープし
た低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いて
この多結晶シリコン膜をエッチバック（またはＣＭＰ法
で研磨）してコンタクトホール１８、１９の内部のみに
残すことによって形成する。
【００７０】次に、図１９に示すように、ＳＯＧ膜１６
の上部にＣＶＤ法で膜厚２０nm程度の酸化シリコン膜２
１を堆積した後、フォトレジスト膜（図示せず）をマス
クにしたドライエッチングで周辺回路領域の酸化シリコ
ン膜２１およびその下層のＳＯＧ膜１６をドライエッチ
ングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎ
のｎ+型半導体領域１４の上部にコンタクトホール２２
を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+型半導
体領域１５の上部にコンタクトホール２３を形成する。
また、このとき同時に、メモリセルアレイのコンタクト
ホール１８の上部にスルーホール２５を形成する。
の上部にＣＶＤ法で膜厚２０nm程度の酸化シリコン膜２
１を堆積した後、フォトレジスト膜（図示せず）をマス
クにしたドライエッチングで周辺回路領域の酸化シリコ
ン膜２１およびその下層のＳＯＧ膜１６をドライエッチ
ングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎ
のｎ+型半導体領域１４の上部にコンタクトホール２２
を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+型半導
体領域１５の上部にコンタクトホール２３を形成する。
また、このとき同時に、メモリセルアレイのコンタクト
ホール１８の上部にスルーホール２５を形成する。
【００７１】次に、図２０に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎのｎ+型半導体領域１４の表面、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのｐ+型半導体領域１５の表
面およびコンタクトホール１８の内部のプラグ２０の表
面にそれぞれシリサイド膜（図示せず）を形成した後、
コンタクトホール２２、２３、２４の内部およびスルー
ホール２５の内部にプラグ２７を形成する。
ＭＩＳＦＥＴＱｎのｎ+型半導体領域１４の表面、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのｐ+型半導体領域１５の表
面およびコンタクトホール１８の内部のプラグ２０の表
面にそれぞれシリサイド膜（図示せず）を形成した後、
コンタクトホール２２、２３、２４の内部およびスルー
ホール２５の内部にプラグ２７を形成する。
【００７２】このシリサイド膜は、例えばコンタクトホ
ール２２、２３、２４の内部およびスルーホール２５の
内部を含む酸化シリコン膜２１の上部にスパッタリング
法で膜厚３０nm程度のＴｉ膜と膜厚２０nm程度のＴｉＮ
膜とを堆積した後、基板１を約６５０℃で熱処理するこ
とによって形成する。また、プラグ２７は、例えばコン
タクトホール２２、２３、２４の内部およびスルーホー
ル２５の内部を含む上記ＴｉＮ膜の上部にＣＶＤ法で膜
厚５０nm程度のＴｉＮ膜および膜厚３００程度のＷ膜を
堆積した後、酸化シリコン膜２１の上部のＷ膜、ＴｉＮ
膜およびＴｉ膜をＣＭＰ法で研磨し、これらの膜をコン
タクトホール２２、２３、２４の内部およびスルーホー
ル２５の内部のみに残すことによって形成する。シリサ
イド膜を形成することにより、ソース、ドレイン（ｎ+
型半導体領域１４、ｐ+型半導体領域１５）とプラグ２
７とのコンタクト抵抗を低減することができるので、周
辺回路を構成するＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦ
ＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）の動作速度
が向上する。
ール２２、２３、２４の内部およびスルーホール２５の
内部を含む酸化シリコン膜２１の上部にスパッタリング
法で膜厚３０nm程度のＴｉ膜と膜厚２０nm程度のＴｉＮ
膜とを堆積した後、基板１を約６５０℃で熱処理するこ
とによって形成する。また、プラグ２７は、例えばコン
タクトホール２２、２３、２４の内部およびスルーホー
ル２５の内部を含む上記ＴｉＮ膜の上部にＣＶＤ法で膜
厚５０nm程度のＴｉＮ膜および膜厚３００程度のＷ膜を
堆積した後、酸化シリコン膜２１の上部のＷ膜、ＴｉＮ
膜およびＴｉ膜をＣＭＰ法で研磨し、これらの膜をコン
タクトホール２２、２３、２４の内部およびスルーホー
ル２５の内部のみに残すことによって形成する。シリサ
イド膜を形成することにより、ソース、ドレイン（ｎ+
型半導体領域１４、ｐ+型半導体領域１５）とプラグ２
７とのコンタクト抵抗を低減することができるので、周
辺回路を構成するＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦ
ＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）の動作速度
が向上する。
【００７３】次に、図２１に示すように、メモリセルア
レイの酸化シリコン膜２１の上部にビット線ＢＬを形成
し、周辺回路領域の酸化シリコン膜２１の上部に第１層
目の配線３０〜３３を形成する。ビット線ＢＬおよび第
１層目の配線３０〜３３は、例えば酸化シリコン膜２１
の上部にスパッタリング法で膜厚１００nm程度のＷ膜を
堆積した後、フォトレジスト膜をマスクにしてこのＷ膜
をドライエッチングすることによって形成する。
レイの酸化シリコン膜２１の上部にビット線ＢＬを形成
し、周辺回路領域の酸化シリコン膜２１の上部に第１層
目の配線３０〜３３を形成する。ビット線ＢＬおよび第
１層目の配線３０〜３３は、例えば酸化シリコン膜２１
の上部にスパッタリング法で膜厚１００nm程度のＷ膜を
堆積した後、フォトレジスト膜をマスクにしてこのＷ膜
をドライエッチングすることによって形成する。
【００７４】次に、図２２に示すように、ビット線ＢＬ
および第１層目の配線３０〜３３の上部に膜厚３００nm
程度のＳＯＧ膜３４を形成する。このＳＯＧ膜３４は、
前記ＳＯＧ膜１６と同様の方法で形成する。
および第１層目の配線３０〜３３の上部に膜厚３００nm
程度のＳＯＧ膜３４を形成する。このＳＯＧ膜３４は、
前記ＳＯＧ膜１６と同様の方法で形成する。
【００７５】次に、ＳＯＧ膜３４の上部にＣＶＤ法で膜
厚２００nm程度の多結晶シリコン膜３５を堆積した後、
フォトレジスト膜をマスクにしてメモリセルアレイの多
結晶シリコン膜３５をドライエッチングすることによっ
て、コンタクトホール１９の上方の多結晶シリコン膜３
５に溝３６を形成する。
厚２００nm程度の多結晶シリコン膜３５を堆積した後、
フォトレジスト膜をマスクにしてメモリセルアレイの多
結晶シリコン膜３５をドライエッチングすることによっ
て、コンタクトホール１９の上方の多結晶シリコン膜３
５に溝３６を形成する。
【００７６】次に、上記溝３６の側壁にサイドウォール
スペーサ３７を形成した後、このサイドウォールスペー
サ３７と多結晶シリコン膜３５とをマスクにしてＳＯＧ
膜３４およびその下層の酸化シリコン膜２１をドライエ
ッチングすることによって、コンタクトホール１９の上
部にスルーホール３８を形成する。溝３６の側壁のサイ
ドウォールスペーサ３７は、溝３６の内部を含む多結晶
シリコン膜３５の上部にＣＶＤ法で多結晶シリコン膜を
堆積した後、この多結晶シリコン膜を異方的にエッチン
グして溝３６の側壁に残すことによって形成する。これ
により、メモリセルサイズを縮小しても、ビット線ＢＬ
とスルーホール３８との合わせマージンが確保されるの
で、次の工程でスルーホール３８の内部に埋め込まれる
プラグ３９とビット線ＢＬとの短絡を防止することがで
きる。
スペーサ３７を形成した後、このサイドウォールスペー
サ３７と多結晶シリコン膜３５とをマスクにしてＳＯＧ
膜３４およびその下層の酸化シリコン膜２１をドライエ
ッチングすることによって、コンタクトホール１９の上
部にスルーホール３８を形成する。溝３６の側壁のサイ
ドウォールスペーサ３７は、溝３６の内部を含む多結晶
シリコン膜３５の上部にＣＶＤ法で多結晶シリコン膜を
堆積した後、この多結晶シリコン膜を異方的にエッチン
グして溝３６の側壁に残すことによって形成する。これ
により、メモリセルサイズを縮小しても、ビット線ＢＬ
とスルーホール３８との合わせマージンが確保されるの
で、次の工程でスルーホール３８の内部に埋め込まれる
プラグ３９とビット線ＢＬとの短絡を防止することがで
きる。
【００７７】次に、上記多結晶シリコン膜３５とサイド
ウォールスペーサ３７とをドライエッチングで除去した
後、図２３に示すように、スルーホール３８の内部にプ
ラグ３９を形成する。プラグ３９は、スルーホール３８
の内部を含むＳＯＧ膜３４の上部にｎ型不純物（リン）
をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール３８の内部のみに残すことによって形成する。
ウォールスペーサ３７とをドライエッチングで除去した
後、図２３に示すように、スルーホール３８の内部にプ
ラグ３９を形成する。プラグ３９は、スルーホール３８
の内部を含むＳＯＧ膜３４の上部にｎ型不純物（リン）
をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール３８の内部のみに残すことによって形成する。
【００７８】次に、図２４に示すように、ＳＯＧ膜３４
の上部にＣＶＤ法で膜厚１００nm程度の窒化シリコン膜
４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶ
Ｄ法で酸化シリコン膜４１を堆積した後、フォトレジス
ト膜(図示せず)をマスクにしてメモリアレイの酸化シリ
コン膜４１をドライエッチングし、続いてこの酸化シリ
コン膜４１の下層の窒化シリコン膜４０をドライエッチ
ングすることにより、スルーホール３８の上部に溝４２
を形成する。
の上部にＣＶＤ法で膜厚１００nm程度の窒化シリコン膜
４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶ
Ｄ法で酸化シリコン膜４１を堆積した後、フォトレジス
ト膜(図示せず)をマスクにしてメモリアレイの酸化シリ
コン膜４１をドライエッチングし、続いてこの酸化シリ
コン膜４１の下層の窒化シリコン膜４０をドライエッチ
ングすることにより、スルーホール３８の上部に溝４２
を形成する。
【００７９】次に、溝４２の内部を含む酸化シリコン膜
４１の上部に、ｎ型不純物（リン）をドープした膜厚５
０nm程度のアモルファスシリコン膜４３ａをＣＶＤ法で
堆積した後、酸化シリコン膜４１の上部のアモルファス
シリコン膜４３ａをエッチバックすることにより、溝４
２の内壁に沿ってアモルファスシリコン膜４３ａを残
す。
４１の上部に、ｎ型不純物（リン）をドープした膜厚５
０nm程度のアモルファスシリコン膜４３ａをＣＶＤ法で
堆積した後、酸化シリコン膜４１の上部のアモルファス
シリコン膜４３ａをエッチバックすることにより、溝４
２の内壁に沿ってアモルファスシリコン膜４３ａを残
す。
【００８０】次に、溝４２の内部に残った上記アモルフ
ァスシリコン膜４３ａの表面をフッ酸系の洗浄液でウェ
ット洗浄した後、減圧雰囲気中でアモルファスシリコン
膜４３ａの表面にモノシラン（ＳｉＨ4）を供給し、続
いて基板１を熱処理してアモルファスシリコン膜４３ａ
を多結晶化すると共に、その表面にシリコン粒を成長さ
せる。これにより、表面が粗面化された多結晶シリコン
膜４３が溝４２の内壁に沿って形成される。この多結晶
シリコン膜４３は、キャパシタの下部電極として使用さ
れる。
ァスシリコン膜４３ａの表面をフッ酸系の洗浄液でウェ
ット洗浄した後、減圧雰囲気中でアモルファスシリコン
膜４３ａの表面にモノシラン（ＳｉＨ4）を供給し、続
いて基板１を熱処理してアモルファスシリコン膜４３ａ
を多結晶化すると共に、その表面にシリコン粒を成長さ
せる。これにより、表面が粗面化された多結晶シリコン
膜４３が溝４２の内壁に沿って形成される。この多結晶
シリコン膜４３は、キャパシタの下部電極として使用さ
れる。
【００８１】次に、溝４２の内部を含む酸化シリコン膜
４１の上部にＣＶＤ法で膜厚１５nm程度の酸化タンタル
(Ｔａ2Ｏ5)膜４４を堆積した後、酸素雰囲気中、約８０
０℃、３分の熱処理を施すことによって、酸化タンタル
膜４４を結晶化すると共に、膜に酸素を供給することに
よって欠陥を修復する。この酸化タンタル膜４４は、キ
ャパシタの容量絶縁膜として使用される。
４１の上部にＣＶＤ法で膜厚１５nm程度の酸化タンタル
(Ｔａ2Ｏ5)膜４４を堆積した後、酸素雰囲気中、約８０
０℃、３分の熱処理を施すことによって、酸化タンタル
膜４４を結晶化すると共に、膜に酸素を供給することに
よって欠陥を修復する。この酸化タンタル膜４４は、キ
ャパシタの容量絶縁膜として使用される。
【００８２】次に、溝４２の内部を含む酸化タンタル膜
４４の上部にＣＶＤ法とスパッタリング法とを併用して
膜厚１５０nm程度のＴｉＮ膜４５を堆積した後、フォト
レジスト膜（図示せず）をマスクにしてＴｉＮ膜４５と
酸化タンタル膜４４とをドライエッチングすることによ
り、ＴｉＮ膜４５からなる上部電極、酸化タンタル膜４
４からなる容量絶縁膜および多結晶シリコン膜４３から
なる下部電極で構成されるキャパシタＣを形成する。こ
こまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱ
ｓとこれに直列に接続されたキャパシタＣとからなるＤ
ＲＡＭのメモリセルが完成する。
４４の上部にＣＶＤ法とスパッタリング法とを併用して
膜厚１５０nm程度のＴｉＮ膜４５を堆積した後、フォト
レジスト膜（図示せず）をマスクにしてＴｉＮ膜４５と
酸化タンタル膜４４とをドライエッチングすることによ
り、ＴｉＮ膜４５からなる上部電極、酸化タンタル膜４
４からなる容量絶縁膜および多結晶シリコン膜４３から
なる下部電極で構成されるキャパシタＣを形成する。こ
こまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱ
ｓとこれに直列に接続されたキャパシタＣとからなるＤ
ＲＡＭのメモリセルが完成する。
【００８３】次に、キャパシタＣの上部に、ＣＶＤ法で
膜厚１００nm程度の酸化シリコン膜５０を堆積する。次
に、フォトレジスト膜（図示せず）をマスクにして周辺
回路領域の第１層配線３０、３３の上部の酸化シリコン
膜５０、４１、窒化シリコン膜４０およびＳＯＧ膜３４
をドライエッチングすることによってスルーホール５１
を形成した後、スルーホール５１の内部にプラグ５３を
形成する。
膜厚１００nm程度の酸化シリコン膜５０を堆積する。次
に、フォトレジスト膜（図示せず）をマスクにして周辺
回路領域の第１層配線３０、３３の上部の酸化シリコン
膜５０、４１、窒化シリコン膜４０およびＳＯＧ膜３４
をドライエッチングすることによってスルーホール５１
を形成した後、スルーホール５１の内部にプラグ５３を
形成する。
【００８４】次に、酸化シリコン膜５０の上部に第２層
目の配線５４〜５６を形成する。次いで、第２層目の配
線５４〜５６の上部にＳＯＧ膜を介して第３層目の配線
が形成され、第３層目の配線６２、６３の上部に酸化シ
リコン膜と窒化シリコン膜とで構成されたパッシベーシ
ョン膜を堆積するが、その図示は省略する。以上の工程
により、本実施の形態のＤＲＡＭが略完成する。
目の配線５４〜５６を形成する。次いで、第２層目の配
線５４〜５６の上部にＳＯＧ膜を介して第３層目の配線
が形成され、第３層目の配線６２、６３の上部に酸化シ
リコン膜と窒化シリコン膜とで構成されたパッシベーシ
ョン膜を堆積するが、その図示は省略する。以上の工程
により、本実施の形態のＤＲＡＭが略完成する。
【００８５】（実施の形態２）実施の形態１において
は、パンチスルー防止領域を形成した後、ゲート電極９
ｎ、９ｐを形成したが、本実施の形態においては、ゲー
ト電極９ｎ、９ｐを形成した後に、パンチスルーを防止
するためのポケットイオン領域をＩｎイオンを用いて形
成した。
は、パンチスルー防止領域を形成した後、ゲート電極９
ｎ、９ｐを形成したが、本実施の形態においては、ゲー
ト電極９ｎ、９ｐを形成した後に、パンチスルーを防止
するためのポケットイオン領域をＩｎイオンを用いて形
成した。
【００８６】まず、実施の形態１と同様に、ｎ型もしく
はｐ型のゲート電極９ｎ、９ｐを形成する(図１３)。た
だし、Ｉｎイオンの注入（パンチスルー防止領域ＰＡの
形成）は行われず、図２６に示すように、メモリセルア
レイのｐ型ウエル３中には、閾値調整領域のみが形成さ
れている。
はｐ型のゲート電極９ｎ、９ｐを形成する(図１３)。た
だし、Ｉｎイオンの注入（パンチスルー防止領域ＰＡの
形成）は行われず、図２６に示すように、メモリセルア
レイのｐ型ウエル３中には、閾値調整領域のみが形成さ
れている。
【００８７】次に、Wet. Hydrogen酸化により多結晶シ
リコン膜９ａｎ、９ａｐの側壁に４ｎｍ程度の薄い酸化
膜（図示せず）を形成する。次に、図２７に示すよう
に、メモリセルアレイのｐ型ウエル３上のゲート電極９
ｐの両側にＩｎイオンを斜めイオン注入法により、イオ
ン打ち込みすることによってｐ-型半導体領域ＰＫｐ２
を形成する。次に、メモリセルアレイのｐ型ウエル３上
のゲート電極９ｐの両側にＰイオンを、１０ｋｅＶ、
２．０×１０13ｃｍ-2程度イオン打ち込みすることによ
ってｎ-型半導体領域１１を形成する。
リコン膜９ａｎ、９ａｐの側壁に４ｎｍ程度の薄い酸化
膜（図示せず）を形成する。次に、図２７に示すよう
に、メモリセルアレイのｐ型ウエル３上のゲート電極９
ｐの両側にＩｎイオンを斜めイオン注入法により、イオ
ン打ち込みすることによってｐ-型半導体領域ＰＫｐ２
を形成する。次に、メモリセルアレイのｐ型ウエル３上
のゲート電極９ｐの両側にＰイオンを、１０ｋｅＶ、
２．０×１０13ｃｍ-2程度イオン打ち込みすることによ
ってｎ-型半導体領域１１を形成する。
【００８８】次いで、実施の形態１の場合と同様に、ｎ
-型半導体領域１１ｂを形成する。なお、このｎ-型半導
体領域１１ｂを覆うポケットイオン領域ＰＫｐを形成し
てもよい。次いで、ｐ-型半導体領域１２を形成する。
なお、このｐ-型半導体領域１２を覆うポケットイオン
領域ＰＫｎを形成してもよい。
-型半導体領域１１ｂを形成する。なお、このｎ-型半導
体領域１１ｂを覆うポケットイオン領域ＰＫｐを形成し
てもよい。次いで、ｐ-型半導体領域１２を形成する。
なお、このｐ-型半導体領域１２を覆うポケットイオン
領域ＰＫｎを形成してもよい。
【００８９】以降の工程は、図１５以降の図面を参照し
ながら説明した実施の形態１の場合と同様であるため、
その説明を省略する。
ながら説明した実施の形態１の場合と同様であるため、
その説明を省略する。
【００９０】このように、本実施の形態においては、Ｉ
ｎイオンを斜めイオン注入法により、イオン打ち込みす
ることによってｐ-型半導体領域ＰＫｐ２を形成したの
で、ソースおよびドレインからの空乏層の広がりを抑
え、パンチスルー現象によるリーク電流の低減を図るこ
とができる。このＩｎ原子は、Ｂ原子に比べて質量が大
きく拡散係数が小さいため、所望の領域に急峻な濃度プ
ロファイルでＩｎイオンを存在させることができる。従
って、基板濃度（閾値調整不純物領域ＳＡ３）の増大を
もたらすことがない。
ｎイオンを斜めイオン注入法により、イオン打ち込みす
ることによってｐ-型半導体領域ＰＫｐ２を形成したの
で、ソースおよびドレインからの空乏層の広がりを抑
え、パンチスルー現象によるリーク電流の低減を図るこ
とができる。このＩｎ原子は、Ｂ原子に比べて質量が大
きく拡散係数が小さいため、所望の領域に急峻な濃度プ
ロファイルでＩｎイオンを存在させることができる。従
って、基板濃度（閾値調整不純物領域ＳＡ３）の増大を
もたらすことがない。
【００９１】また、実施の形態１の場合と同様に、ＭＩ
ＳＦＥＴＱｓのゲート電極９ｐをｐ型にしたので、情報
転送用ＭＩＳＦＥＴＱｓの閾値Ｖｔを高くすることがで
きる。その結果、ｎ+型半導体領域１７の接合リークを
低減することができ、メモリセルのリテンション特性を
改善することができる。
ＳＦＥＴＱｓのゲート電極９ｐをｐ型にしたので、情報
転送用ＭＩＳＦＥＴＱｓの閾値Ｖｔを高くすることがで
きる。その結果、ｎ+型半導体領域１７の接合リークを
低減することができ、メモリセルのリテンション特性を
改善することができる。
【００９２】なお、前述した通り、パンチスルーを防止
するためには、ゲート電極下（チャネル領域）に延在す
るＬＤＤ型のソース、ドレイン領域（ｎ-型半導体領域
１１）であって、ゲート電極下に存在する端部を覆うよ
うにポケットイオン領域ＰＫｐ２を形成するのが効果的
である。そのためには、斜めイオン注入の角度を半導体
基板表面に対してできるだけ小さくする必要があるが、
メモリセルアレイの微細化に伴い、ゲート電極のピッチ
が小さい場合には、イオンの注入角度に限界が生じる。
即ち、ゲート電極に遮蔽されイオンが打ち込めなくな
る。従って、ゲート電極のピッチによっては、実施の形
態１の方が有効となる。
するためには、ゲート電極下（チャネル領域）に延在す
るＬＤＤ型のソース、ドレイン領域（ｎ-型半導体領域
１１）であって、ゲート電極下に存在する端部を覆うよ
うにポケットイオン領域ＰＫｐ２を形成するのが効果的
である。そのためには、斜めイオン注入の角度を半導体
基板表面に対してできるだけ小さくする必要があるが、
メモリセルアレイの微細化に伴い、ゲート電極のピッチ
が小さい場合には、イオンの注入角度に限界が生じる。
即ち、ゲート電極に遮蔽されイオンが打ち込めなくな
る。従って、ゲート電極のピッチによっては、実施の形
態１の方が有効となる。
【００９３】（実施の形態３）実施の形態１において
は、ゲート電極９ｎ、９ｐを多結晶シリコン膜９ａに、
ＰイオンもしくはＢイオンを注入することにより形成し
たが、本実施の形態においては、ＳｉＧｅ膜２０９ａを
用いる。
は、ゲート電極９ｎ、９ｐを多結晶シリコン膜９ａに、
ＰイオンもしくはＢイオンを注入することにより形成し
たが、本実施の形態においては、ＳｉＧｅ膜２０９ａを
用いる。
【００９４】まず、図８に示す半導体基板１を準備し、
ＣＶＤ法により膜厚１００ｎｍ程度のＳｉＧｅ膜２０９
ａを堆積する(図２８)。この際、シラン（ＳｉＨ４）、
ゲルマン（ＧｅＨ４）およびジボラン（Ｂ２Ｈ６）をソ
ースガスに用いたＣＶＤ法によりＳｉＧｅ膜２０９ａを
堆積する。この場合、ＳｉＧｅ膜２０９ａの導電型はｐ
型となる。これは、後述するように、ゲート電極の仕事
関数をｎ型多結晶シリコンとｐ型タ結晶シリコンのほぼ
中間にするためである。なお、図８に示す半導体基板
は、実施の形態１の場合と同様の工程で形成する。
ＣＶＤ法により膜厚１００ｎｍ程度のＳｉＧｅ膜２０９
ａを堆積する(図２８)。この際、シラン（ＳｉＨ４）、
ゲルマン（ＧｅＨ４）およびジボラン（Ｂ２Ｈ６）をソ
ースガスに用いたＣＶＤ法によりＳｉＧｅ膜２０９ａを
堆積する。この場合、ＳｉＧｅ膜２０９ａの導電型はｐ
型となる。これは、後述するように、ゲート電極の仕事
関数をｎ型多結晶シリコンとｐ型タ結晶シリコンのほぼ
中間にするためである。なお、図８に示す半導体基板
は、実施の形態１の場合と同様の工程で形成する。
【００９５】次いで、図２９に示すように、ＳｉＧｅ膜
２０９ａの上部にスパッタリング法で膜厚５nm程度のＷ
Ｎ膜９ｂと膜厚８０nm程度のＷ膜９ｃとを堆積し、さら
にその上部にＣＶＤ法で膜厚２２０nm程度の窒化シリコ
ン膜１０を堆積する。
２０９ａの上部にスパッタリング法で膜厚５nm程度のＷ
Ｎ膜９ｂと膜厚８０nm程度のＷ膜９ｃとを堆積し、さら
にその上部にＣＶＤ法で膜厚２２０nm程度の窒化シリコ
ン膜１０を堆積する。
【００９６】次に、上記Ｗ膜９ｃの応力緩和とＷＮ膜９
ｂのデンシファイ（緻密化）とを目的として、窒素など
の不活性ガス雰囲気中で約８００℃の熱処理を行う。
ｂのデンシファイ（緻密化）とを目的として、窒素など
の不活性ガス雰囲気中で約８００℃の熱処理を行う。
【００９７】次に、レジスト膜（図示せず）をマスクに
して窒化シリコン膜１０、Ｗ膜９ｃ、ＷＮ膜９ｂおよび
多結晶シリコン膜９ａをドライエッチングすることによ
り、ゲート電極２０９を形成する(図３０)。なお、不純
物を含まないＳｉＧｅ膜を形成した後、不純物を注入す
ることによってメモリセルアレイのｐ型ウエル３上のＳ
ｉＧｅ膜をｐ型としてもよい。この場合、周辺回路形成
領域のｐ型ウエル３上のＳｉＧｅ膜をｎ型、周辺回路形
成領域のｎ型ウエル４上のＳｉＧｅ膜をｐ型としてもよ
い。
して窒化シリコン膜１０、Ｗ膜９ｃ、ＷＮ膜９ｂおよび
多結晶シリコン膜９ａをドライエッチングすることによ
り、ゲート電極２０９を形成する(図３０)。なお、不純
物を含まないＳｉＧｅ膜を形成した後、不純物を注入す
ることによってメモリセルアレイのｐ型ウエル３上のＳ
ｉＧｅ膜をｐ型としてもよい。この場合、周辺回路形成
領域のｐ型ウエル３上のＳｉＧｅ膜をｎ型、周辺回路形
成領域のｎ型ウエル４上のＳｉＧｅ膜をｐ型としてもよ
い。
【００９８】以降の工程は、図１４以降を参照しながら
説明した実施の形態１の場合と同様であるためその説明
を省略する。
説明した実施の形態１の場合と同様であるためその説明
を省略する。
【００９９】このように、本実施の形態においては、ゲ
ート電極２０９をＳｉＧｅ膜２０９ａを用いて構成した
ので、その抵抗値を低減することができる。
ート電極２０９をＳｉＧｅ膜２０９ａを用いて構成した
ので、その抵抗値を低減することができる。
【０１００】また、ゲート電極の仕事関数がｎ型多結晶
シリコンとｐ型タ結晶シリコンのほぼ中間であるため、
ゲート電極をｎ型にした場合と比較し、その閾値を高く
することができる。従って、基板濃度（閾値調整不純物
領域ＳＡ３）を低減することができ、キャパシタＣと接
続されるｎ+型半導体領域１７の接合リークを低減する
ことができる。このため、メモリセルのリテンション特
性を改善することができる。
シリコンとｐ型タ結晶シリコンのほぼ中間であるため、
ゲート電極をｎ型にした場合と比較し、その閾値を高く
することができる。従って、基板濃度（閾値調整不純物
領域ＳＡ３）を低減することができ、キャパシタＣと接
続されるｎ+型半導体領域１７の接合リークを低減する
ことができる。このため、メモリセルのリテンション特
性を改善することができる。
【０１０１】また、基板濃度を低減しても、パンチスル
ー防止領域ＰＡが形成されているので、ソースおよびド
レインからの空乏層の広がりを抑えることができ、パン
チスルー現象による、リーク電流の増加を防止すること
ができる。
ー防止領域ＰＡが形成されているので、ソースおよびド
レインからの空乏層の広がりを抑えることができ、パン
チスルー現象による、リーク電流の増加を防止すること
ができる。
【０１０２】さらに、このパンチスルー防止領域ＰＡ３
はＩｎイオンを注入することにより形成されているの
で、急峻な濃度プロファイルでＩｎイオンが存在し、基
板濃度（閾値調整不純物領域ＳＡ３）の増大をもたらす
ことがない。
はＩｎイオンを注入することにより形成されているの
で、急峻な濃度プロファイルでＩｎイオンが存在し、基
板濃度（閾値調整不純物領域ＳＡ３）の増大をもたらす
ことがない。
【０１０３】（実施の形態４）実施の形態１において
は、情報転送用ＭＩＳＦＥＴのゲート電極９ｐを多結晶
シリコン膜９ａに、Ｂイオンを注入することにより形成
したが、本実施の形態においては、Ｂイオンを注入せず
Ｐイオンを注入し、ＭＩＳＦＥＴのゲート電極を負電位
にバイアスする、いわゆる、ネガティブワード方式を採
用している。
は、情報転送用ＭＩＳＦＥＴのゲート電極９ｐを多結晶
シリコン膜９ａに、Ｂイオンを注入することにより形成
したが、本実施の形態においては、Ｂイオンを注入せず
Ｐイオンを注入し、ＭＩＳＦＥＴのゲート電極を負電位
にバイアスする、いわゆる、ネガティブワード方式を採
用している。
【０１０４】本実施の形態の半導体集積回路装置は、実
施の形態１の場合と情報転送用ＭＩＳＦＥＴＱｓのゲー
ト電極９ｐに、Ｂイオンが注入されていないだけで他の
構成は同じであるので、その詳細な構造説明および製造
方法を省略する。
施の形態１の場合と情報転送用ＭＩＳＦＥＴＱｓのゲー
ト電極９ｐに、Ｂイオンが注入されていないだけで他の
構成は同じであるので、その詳細な構造説明および製造
方法を省略する。
【０１０５】ここで、ＭＩＳＦＥＴのゲート電極、即
ち、メモリセルの非選択時におけるワード線ＷＬ（ゲー
ト電極）の電位が、基準電位よりも低く、負になるよう
に設定されている。この非選択電位は、例えば−０．５
〜−１Ｖ程度に設定される。
ち、メモリセルの非選択時におけるワード線ＷＬ（ゲー
ト電極）の電位が、基準電位よりも低く、負になるよう
に設定されている。この非選択電位は、例えば−０．５
〜−１Ｖ程度に設定される。
【０１０６】その結果、非選択時の情報転送用ＭＩＳＦ
ＥＴＱｓの閾値Ｖｔは、実質的に高くなるので、基板濃
度（閾値調整不純物領域ＳＡ３）を低減することができ
る。従って、キャパシタＣと接続されるｎ+型半導体領
域１７の接合リークを低減することができ、メモリセル
のリテンション特性を改善することができる。
ＥＴＱｓの閾値Ｖｔは、実質的に高くなるので、基板濃
度（閾値調整不純物領域ＳＡ３）を低減することができ
る。従って、キャパシタＣと接続されるｎ+型半導体領
域１７の接合リークを低減することができ、メモリセル
のリテンション特性を改善することができる。
【０１０７】また、基板濃度を低減しても、パンチスル
ー防止領域ＰＡが形成されているので、ソースおよびド
レインからの空乏層の広がりを抑えることができ、パン
チスルー現象による、リーク電流の増加を防止すること
ができる。
ー防止領域ＰＡが形成されているので、ソースおよびド
レインからの空乏層の広がりを抑えることができ、パン
チスルー現象による、リーク電流の増加を防止すること
ができる。
【０１０８】さらに、このパンチスルー防止領域ＰＡは
Ｉｎイオンを注入することにより形成されているので、
急峻な濃度プロファイルでＩｎイオンが存在し、基板濃
度（閾値調整不純物領域ＳＡ３）の増大をもたらすこと
がない。
Ｉｎイオンを注入することにより形成されているので、
急峻な濃度プロファイルでＩｎイオンが存在し、基板濃
度（閾値調整不純物領域ＳＡ３）の増大をもたらすこと
がない。
【０１０９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１１０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１１１】本発明によれば、Ｂ原子等の閾値調整用の
不純物より質量が大きい不純物、例えばＩｎ原子で、パ
ンチスルー防止領域を形成したので、基板濃度（閾値調
整不純物領域濃度）の増大をもたらすことなく、パンチ
スルー現象を抑制することができる。また、パンチスル
ー現象を抑制することにより、ＭＩＳＦＥＴの特性のば
らつきを低減することができる。
不純物より質量が大きい不純物、例えばＩｎ原子で、パ
ンチスルー防止領域を形成したので、基板濃度（閾値調
整不純物領域濃度）の増大をもたらすことなく、パンチ
スルー現象を抑制することができる。また、パンチスル
ー現象を抑制することにより、ＭＩＳＦＥＴの特性のば
らつきを低減することができる。
【０１１２】特に、ＤＲＡＭのメモリセルに本発明を適
用した場合には、リテンション時間を改善しつつパンチ
スルー現象を抑制することができる。また、パンチスル
ー現象を抑制することにより、メモリセルの情報転送用
ＭＩＳＦＥＴの特性のばらつきを低減することができ
る。
用した場合には、リテンション時間を改善しつつパンチ
スルー現象を抑制することができる。また、パンチスル
ー現象を抑制することにより、メモリセルの情報転送用
ＭＩＳＦＥＴの特性のばらつきを低減することができ
る。
【図１】本発明の実施の形態１のＤＲＡＭを形成した半
導体チップ１Ａの全体平面図である。
導体チップ１Ａの全体平面図である。
【図２】本発明の実施の形態１のＤＲＡＭの等価回路図
である。
である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図２５】Ｉｎ原子およびＢ原子の濃度プロファイルの
一例を示す図である。
一例を示す図である。
【図２６】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
１ 半導体基板 １Ａ 半導体チップ ２ 素子分離 ３ ｐ型ウエル ４ ｎ型ウエル ５ ｎ型ウエル ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ ゲート酸化膜 ９ａ 多結晶シリコン膜 ９ｂ ＷＮ膜 ９ｃ Ｗ膜 ９ａｎ ｎ型の多結晶シリコン膜 ９ａｐ ｐ型の多結晶シリコン膜 ９ ゲート電極 ９ｎ ｎ型のゲート電極 ９ｐ ｐ型のゲート電極 １０ 窒化シリコン膜 １１、１１ｂ ｎ-型半導体領域 １２ ｐ-型半導体領域 １３ 窒化シリコン膜 １３ａ サイドウォールスペーサ １４ ｎ+型半導体領域 １５ ｐ+型半導体領域 １６ ＳＯＧ膜 １７ ｎ+型半導体領域 １８ コンタクトホール １９ コンタクトホール ２０ プラグ ２１ 酸化シリコン膜 ２２、２３、２４ コンタクトホール ２５ スルーホール ２７ プラグ ３０〜３３ 配線 ３４ ＳＯＧ膜 ３５ 多結晶シリコン膜 ３６ 溝 ３７ サイドウォールスペーサ ３８ スルーホール ３９ プラグ ４０ 窒化シリコン膜 ４１ 酸化シリコン膜 ４２ 溝 ４３ａ アモルファスシリコン膜 ４３ 多結晶シリコン膜 ４４ 酸化タンタル膜 ４５ ＴｉＮ膜 ５０ 酸化シリコン膜 ５１ スルーホール ５３ プラグ ５４〜５６ 配線 ２０９ａ ＳｉＧｅ膜 ２０９ ゲート電極 ＢＬ ビット線 Ｃ キャパシタ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ 情報転送用ＭＩＳＦＥＴ ＷＬ ワード線 ＰＡ パンチスルー防止領域 ＳＡ１〜ＳＡ３ 閾値調整不純物領域 ＰＫｎ、ＰＫｐ、ＰＫｐ２ ポケットイオン領域 Ｒ１〜Ｒ５ レジスト膜 Ｓａ センスアンプ ＷＤ ワードドライバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/08 １０２Ｂ 27/088 １０２Ｃ 27/10 ６８１Ｆ Ｆターム(参考） 5F048 AA05 AB01 AC01 AC03 BA01 BB04 BB06 BB07 BB09 BC06 BD04 BE02 BF11 BG01 BG13 DA25 5F083 AD24 AD48 AD62 GA06 JA06 JA39 JA40 MA06 MA16 MA17 MA19 MA20 NA01 PR15 PR33 PR37 PR39 PR40
Claims (40)
- 【請求項１】 ｎチャネル型ＭＩＳＦＥＴを有する半導
体集積回路装置であって、 前記ｎチャネル型ＭＩＳＦＥＴは、 （ａ）半導体基板中に形成されたソースおよびドレイン
と、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、ｐ
型不純物を有するゲート電極と、 （ｃ）前記ゲート電極下の半導体基板中に形成された閾
値調整用の第１の不純物領域と、 （ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、前記第１の不
純物領域中の不純物原子より重い原子である不純物を有
するパンチスルー防止用の第２の不純物領域と、 を有することを特徴とする半導体集積回路装置。 - 【請求項２】 前記第２の不純物領域を構成する不純物
は、Ｉｎ（インジウム）であることを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項３】 前記第１の不純物領域を構成する不純物
は、Ｂ（ホウ素）もしくはホウ素のフッ化化合物である
ことを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項４】 前記ゲート電極は、ＳｉＧｅからなるこ
とを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項５】 前記ｎチャネル型ＭＩＳＦＥＴは、ＤＲ
ＡＭを構成する情報転送用ＭＩＳＦＥＴであることを特
徴とする請求項１記載の半導体集積回路装置。 - 【請求項６】 ＤＲＡＭのメモリセルを構成する情報転
送用ＭＩＳＦＥＴを有する半導体集積回路装置であっ
て、 前記情報転送用ＭＩＳＦＥＴは、 （ａ）半導体基板中に形成されたソースおよびドレイン
と、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、前
記メモリセルの非選択時に負電位にバイアスされるゲー
ト電極と、 （ｃ）前記ゲート電極下の半導体基板中に形成された閾
値調整用の第１の不純物領域と、 （ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、前記第１の不
純物領域中の不純物原子より重い原子である不純物を有
するパンチスルー防止用の第２の不純物領域と、 を有することを特徴とする半導体集積回路装置。 - 【請求項７】 ｎチャネル型ＭＩＳＦＥＴを有する半導
体集積回路装置であって、 前記ｎチャネル型ＭＩＳＦＥＴは、 （ａ）半導体基板中に形成されたソースおよびドレイン
と、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、ｐ
型不純物を有するゲート電極と、 （ｃ）前記ゲート電極下の半導体基板中に形成された閾
値調整用の第１の不純物領域であって、Ｉｎイオンが注
入された第１の不純物領域と、 （ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、Ｉｎイオンが
注入されたパンチスルー防止用の第２の不純物領域と、 を有することを特徴とする半導体集積回路装置。 - 【請求項８】 前記ゲート電極は、ＳｉＧｅからなるこ
とを特徴とする請求項７記載の半導体集積回路装置。 - 【請求項９】 前記ｎチャネル型ＭＩＳＦＥＴは、ＤＲ
ＡＭを構成する転送用ＭＩＳＦＥＴであることを特徴と
する請求項７記載の半導体集積回路装置。 - 【請求項１０】 ＤＲＡＭのメモリセルを構成する情報
転送用ＭＩＳＦＥＴを有する半導体集積回路装置であっ
て、 前記情報転送用ＭＩＳＦＥＴは、 （ａ）半導体基板中に形成されたソースおよびドレイン
と、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、前
記メモリセルの非選択時に負電位にバイアスされるゲー
ト電極と、 （ｃ）前記ゲート電極下の半導体基板中に形成された閾
値調整用の第１の不純物領域であって、Ｉｎイオンが注
入された第１の不純物領域と、 （ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、Ｉｎイオンが
注入されたパンチスルー防止用の第２の不純物領域と、 を有することを特徴とする半導体集積回路装置。 - 【請求項１１】 第１導電型ＭＩＳＦＥＴを有する半導
体集積回路装置であって、 （ａ）半導体基板中に形成されたソースおよびドレイン
と、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、前
記第１導電型と逆導電型である第２の導電型の不純物を
有するゲート電極と、 （ｃ）前記ゲート電極下の半導体基板中に形成された閾
値調整用の第１の不純物領域であって、第２導電型の不
純物を有する第１の不純物領域と、 （ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、前記第１の不
純物領域中の不純物原子より重い原子である第２導電型
の不純物を有するパンチスルー防止用の第２の不純物領
域と、 を有することを特徴とする半導体集積回路装置。 - 【請求項１２】 半導体基板のメモリセル形成領域に形
成された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量素
子から成るメモリセル、および周辺回路形成領域に形成
されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳ
ＦＥＴとを有する半導体集積回路装置であって、 前記情報転送用ｎチャネル型ＭＩＳＦＥＴは、 （ａ）半導体基板中に形成されたソースおよびドレイン
と、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、前
記第１導電型と逆導電型である第２の導電型の不純物を
有するゲート電極と、 （ｃ）前記ゲート電極下の半導体基板中に形成された閾
値調整用の第１の不純物領域であって、第２導電型の不
純物を有する第１の不純物領域と、 （ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、前記第１の不
純物領域中の不純物原子より重い原子である第２導電型
の不純物を有するパンチスルー防止用の第２の不純物領
域と、 を有することを特徴とする半導体集積回路装置。 - 【請求項１３】 前記第２の不純物領域を構成する不純
物は、Ｉｎであることを特徴とする請求項１２記載の半
導体集積回路装置。 - 【請求項１４】 前記第１の不純物領域を構成する不純
物は、Ｂ（ホウ素）もしくはホウ素のフッ化化合物であ
ることを特徴とする請求項１２記載の半導体集積回路装
置。 - 【請求項１５】 前記ゲート電極は、ＳｉＧｅからなる
ことを特徴とする請求項１２記載の半導体集積回路装
置。 - 【請求項１６】 半導体基板のメモリセル形成領域に形
成された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量素
子から成るメモリセル、および周辺回路形成領域に形成
されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳ
ＦＥＴとを有する半導体集積回路装置であって、 前記情報転送用ｎチャネル型ＭＩＳＦＥＴは、 （ａ）半導体基板中に形成されたソースおよびドレイン
と、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、前
記メモリセルの非選択時に負電位にバイアスされるゲー
ト電極と、 （ｃ）前記ゲート電極下の半導体基板中に形成された閾
値調整用の第１の不純物領域であって、第２導電型の不
純物を有する第１の不純物領域と、 （ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、前記第１の不
純物領域中の不純物原子より重い原子である第２導電型
の不純物を有するパンチスルー防止用の第２の不純物領
域と、 を有することを特徴とする半導体集積回路装置。 - 【請求項１７】 半導体基板のメモリセル形成領域に形
成された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量素
子から成るメモリセル、および周辺回路形成領域に形成
されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳ
ＦＥＴとを有する半導体集積回路装置であって、 前記情報転送用ｎチャネル型ＭＩＳＦＥＴは、 （ａ）半導体基板中に形成されたソースおよびドレイン
と、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、ｐ
型不純物を有するゲート電極と、 （ｃ）前記ゲート電極下の半導体基板中に形成された閾
値調整用の第１の不純物領域であって、Ｉｎイオンが注
入された第１の不純物領域と、 （ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、Ｉｎイオンが
注入されたパンチスルー防止用の第２の不純物領域と、 を有することを特徴とする半導体集積回路装置。 - 【請求項１８】 前記ゲート電極は、ＳｉＧｅからなる
ことを特徴とする請求項１７記載の半導体集積回路装
置。 - 【請求項１９】 半導体基板のメモリセル形成領域に形
成された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量素
子から成るメモリセル、および周辺回路形成領域に形成
されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳ
ＦＥＴとを有する半導体集積回路装置であって、 前記情報転送用ｎチャネル型ＭＩＳＦＥＴは、 （ａ）半導体基板中に形成されたソースおよびドレイン
と、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、前
記メモリセルの非選択時に負電位にバイアスされるゲー
ト電極と、 （ｃ）前記ゲート電極下の半導体基板中に形成された閾
値調整用の第１の不純物領域であって、Ｉｎイオンが注
入された第１の不純物領域と、 （ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、Ｉｎイオンが
注入されたパンチスルー防止用の第２の不純物領域と、 を有することを特徴とする半導体集積回路装置。 - 【請求項２０】 半導体基板のメモリセル形成領域に形
成された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量素
子から成るメモリセルおよび周辺回路形成領域に形成さ
れたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦ
ＥＴとを有する半導体集積回路装置であって、 前記情報転送用ｎチャネル型ＭＩＳＦＥＴは、 （ａ）半導体基板中に形成されたソースおよびドレイン
と、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、ｐ
型不純物を有するゲート電極と、 （ｃ）前記ゲート電極下の半導体基板中に形成された閾
値調整用の第１の不純物領域と、 （ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、前記第１の不
純物領域中の不純物原子より重い原子である不純物を有
するパンチスルー防止用の第２の不純物領域とを有し、
前記周辺回路領域に形成されたｎチャネル型ＭＩＳＦＥ
Ｔは、 （ａ）前記半導体基板中に形成されたソースおよびドレ
インと、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、ｎ
型不純物を有するゲート電極とを有し、前記周辺回路領
域に形成されたｐチャネル型ＭＩＳＦＥＴは、 （ａ）前記半導体基板中に形成されたソースおよびドレ
インと、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、ｐ
型不純物を有するゲート電極とを有する、ことを特徴と
する半導体集積回路装置。 - 【請求項２１】 前記第２の不純物領域を構成する不純
物は、Ｉｎであることを特徴とする請求項２０記載の半
導体集積回路装置。 - 【請求項２２】 前記第１の不純物領域を構成する不純
物は、Ｂ（ホウ素）もしくはホウ素のフッ化化合物であ
ることを特徴とする請求項２０記載の半導体集積回路装
置。 - 【請求項２３】 前記ゲート電極は、ＳｉＧｅからなる
ことを特徴とする請求項２０記載の半導体集積回路装
置。 - 【請求項２４】 半導体基板のメモリセル形成領域に形
成された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量素
子から成るメモリセルおよび周辺回路形成領域に形成さ
れたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦ
ＥＴとを有する半導体集積回路装置であって、 前記情報転送用ｎチャネル型ＭＩＳＦＥＴは、 （ａ）半導体基板中に形成されたソースおよびドレイン
と、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、前
記メモリセルの非選択時に負電位にバイアスされるゲー
ト電極と、 （ｃ）前記ゲート電極下の半導体基板中に形成された閾
値調整用の第１の不純物領域と、 （ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、前記第１の不
純物領域中の不純物原子より重い原子である不純物を有
するパンチスルー防止用の第２の不純物領域とを有し、
前記周辺回路領域に形成されたｎチャネル型ＭＩＳＦＥ
Ｔは、 （ａ）前記半導体基板中に形成されたソースおよびドレ
インと、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、ｎ
型不純物を有するゲート電極とを有し、前記周辺回路領
域に形成されたｐチャネル型ＭＩＳＦＥＴは、 （ａ）前記半導体基板中に形成されたソースおよびドレ
インと、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、ｐ
型不純物を有するゲート電極とを有する、ことを特徴と
する半導体集積回路装置。 - 【請求項２５】 半導体基板のメモリセル形成領域に形
成された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量素
子から成るメモリセルおよび周辺回路形成領域に形成さ
れたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦ
ＥＴとを有する半導体集積回路装置であって、 前記情報転送用ｎチャネル型ＭＩＳＦＥＴは、 （ａ）前記半導体基板中に形成されたソースおよびドレ
インと、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、ｐ
型不純物を有するゲート電極と、 （ｃ）前記ゲート電極下の半導体基板中に形成された閾
値調整用の第１の不純物領域であって、Ｉｎイオンが注
入された第１の不純物領域と、 （ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、Ｉｎイオンが
注入されたパンチスルー防止用の第２の不純物領域と、
を有し、前記周辺回路領域に形成されたｎチャネル型Ｍ
ＩＳＦＥＴは、 （ａ）前記半導体基板中に形成されたソースおよびドレ
インと、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、ｎ
型不純物を有するゲート電極とを有し、前記周辺回路領
域に形成されたｐチャネル型ＭＩＳＦＥＴは、 （ａ）前記半導体基板中に形成されたソースおよびドレ
インと、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、ｐ
型不純物を有するゲート電極とを有する、ことを特徴と
する半導体集積回路装置。 - 【請求項２６】 前記ゲート電極は、ＳｉＧｅからなる
ことを特徴とする請求項２５記載の半導体集積回路装
置。 - 【請求項２７】 半導体基板のメモリセル形成領域に形
成された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量素
子から成るメモリセルおよび周辺回路形成領域に形成さ
れたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦ
ＥＴとを有する半導体集積回路装置であって、 前記情報転送用ｎチャネル型ＭＩＳＦＥＴは、 （ａ）前記半導体基板中に形成されたソースおよびドレ
インと、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、前
記メモリセルの非選択時に負電位にバイアスされるゲー
ト電極と、 （ｃ）前記ゲート電極下の半導体基板中に形成された閾
値調整用の第１の不純物領域であって、Ｉｎイオンが注
入された第１の不純物領域と、 （ｄ）前記第１の不純物領域より深い位置に、前記ソー
ス、ドレインの端部を覆うよう形成され、Ｉｎイオンが
注入されたパンチスルー防止用の第２の不純物領域と、
を有し、前記周辺回路領域に形成されたｎチャネル型Ｍ
ＩＳＦＥＴは、 （ａ）前記半導体基板中に形成されたソースおよびドレ
インと、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、ｎ
型不純物を有するゲート電極とを有し、前記周辺回路領
域に形成されたｐチャネル型ＭＩＳＦＥＴは、 （ａ）前記半導体基板中に形成されたソースおよびドレ
インと、 （ｂ）前記ソースとドレインとの間の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極であって、ｐ
型不純物を有するゲート電極とを有する、ことを特徴と
する半導体集積回路装置。 - 【請求項２８】 ｎチャネル型ＭＩＳＦＥＴを有する半
導体集積回路装置の製造方法であって、 （ａ）半導体基板主表面に不純物を注入することにより
閾値調整用の第１の不純物領域を形成する工程と、 （ｂ）前記第１の不純物領域より深い領域に、前記第１
の不純物領域中の不純物原子より重い原子である不純物
を注入することによりパンチスルー防止用の第２の不純
物領域を形成する工程と、 （ｃ）前記半導体基板上に、ゲート絶縁膜を形成する工
程と、 （ｄ）前記ゲート絶縁膜上にｐ型の不純物を有する多結
晶シリコン膜もしくはＳｉＧｅ膜を形成し、パターニン
グすることによってｐ型のゲート電極を形成する工程
と、 （ｅ）前記ゲート電極の両側に不純物を注入することに
よって、ソース、ドレイン領域を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２９】 前記第２の不純物領域を構成する不純
物は、Ｉｎであることを特徴とする請求項２８記載の半
導体集積回路装置の製造方法。 - 【請求項３０】 前記第１の不純物領域を構成する不純
物は、Ｂ（ホウ素）もしくはホウ素のフッ化化合物であ
ることを特徴とする請求項２８記載の半導体集積回路装
置の製造方法。 - 【請求項３１】 前記第２の不純物領域形成後に熱処理
工程を有することを特徴とする請求項２８記載の半導体
集積回路装置の製造方法。 - 【請求項３２】 ｎチャネル型ＭＩＳＦＥＴを有する半
導体集積回路装置の製造方法であって、 （ａ）半導体基板主表面に不純物を注入することにより
閾値調整用の第１の不純物領域を形成する工程と、 （ｂ）前記半導体基板上に、ゲート絶縁膜を形成する工
程と、 （ｃ）前記ゲート絶縁膜上にｐ型の不純物を有する多結
晶シリコン膜もしくはＳｉＧｅ膜を形成し、パターニン
グすることによってｐ型のゲート電極を形成する工程
と、 （ｄ）前記ゲート電極の両側に、前記第１の不純物領域
中の不純物原子より重い原子である不純物を注入するこ
とによりパンチスルー防止用の第２の不純物領域を形成
する工程と、 （ｅ）さらに、前記ゲート電極の両側に不純物を注入す
ることによって、ソース、ドレイン領域を形成する工程
と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３３】 前記第２の不純物領域を構成する不純
物は、Ｉｎであることを特徴とする請求項３２記載の半
導体集積回路装置の製造方法。 - 【請求項３４】 前記第１の不純物領域を構成する不純
物は、Ｂ（ホウ素）もしくはホウ素のフッ化化合物であ
ることを特徴とする請求項３２記載の半導体集積回路装
置の製造方法。 - 【請求項３５】 前記第２の不純物領域形成後に熱処理
工程を有することを特徴とする請求項３２記載の半導体
集積回路装置の製造方法。 - 【請求項３６】 半導体基板のメモリセル形成領域に形
成された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量素
子から成るメモリセルおよび周辺回路形成領域に形成さ
れたＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよびｐ
チャネル型ＭＩＳＦＥＴとを有する半導体集積回路装置
の製造方法であって、 （ａ）半導体基板主表面に不純物を注入することによ
り、情報転送用ｎチャネル型ＭＩＳＦＥＴ形成領域およ
びＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴ形成領域に
閾値調整用の第１の不純物領域を形成する工程と、 （ｂ）前記情報転送用ｎチャネル型ＭＩＳＦＥＴ形成領
域中であって、第１の不純物領域より深い領域に、前記
第１の不純物領域中の不純物原子より重い原子である不
純物を注入することによりパンチスルー防止用の第２の
不純物領域を形成する工程と、 （ｃ）前記情報転送用ｎチャネル型ＭＩＳＦＥＴ形成領
域およびＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよ
びｐチャネル型ＭＩＳＦＥＴ形成領域に、ゲート絶縁膜
を形成する工程と、 （ｄ）前記ゲート絶縁膜上に多結晶シリコン膜もしくは
ＳｉＧｅ膜を形成し、パターニングする工程と、 （ｅ）前記ゲート電極の両側に前記第１の不純物領域中
の不純物原子より重い原子である不純物を注入すること
によりパンチスルー防止用の第２の不純物領域を形成す
る工程と、 （ｆ）さらに、前記ゲート電極の両側に不純物を注入す
ることによって、ソース、ドレイン領域を形成する工程
と、 を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３７】 前記第２の不純物領域を構成する不純
物は、Ｉｎであることを特徴とする請求項３６記載の半
導体集積回路装置の製造方法。 - 【請求項３８】 前記第１の不純物領域を構成する不純
物は、Ｂ（ホウ素）もしくはホウ素のフッ化化合物であ
ることを特徴とする請求項３６記載の半導体集積回路装
置の製造方法。 - 【請求項３９】 前記第２の不純物領域形成後に熱処理
工程を有することを特徴とする請求項３６記載の半導体
集積回路装置の製造方法。 - 【請求項４０】 半導体基板のメモリセル形成領域に形
成された情報転送用ｎチャネル型ＭＩＳＦＥＴと容量素
子から成るメモリセルおよび周辺回路形成領域に形成さ
れたＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよびｐ
チャネル型ＭＩＳＦＥＴとを有する半導体集積回路装置
の製造方法であって、 （ａ）半導体基板主表面に不純物を注入することによ
り、情報転送用ｎチャネル型ＭＩＳＦＥＴ形成領域およ
びＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴ形成領域に
閾値調整用の第１の不純物領域を形成する工程と、 （ｂ）前記情報転送用ｎチャネル型ＭＩＳＦＥＴ形成領
域およびＣＭＩＳ構成用ｎチャネル型ＭＩＳＦＥＴおよ
びｐチャネル型ＭＩＳＦＥＴ形成領域に、ゲート絶縁膜
を形成する工程と、 （ｃ）前記ゲート絶縁膜上に多結晶シリコン膜もしくは
ＳｉＧｅ膜を形成し、パターニングする工程と、 （ｄ）前記ゲート電極の両側に前記第１の不純物領域中
の不純物原子より重い原子である不純物を注入すること
によりパンチスルー防止用の第２の不純物領域を形成す
る工程と、 （ｅ）さらに、前記ゲート電極の両側に不純物を注入す
ることによって、ソース、ドレイン領域を形成する工程
と、 を有することを特徴とする半導体集積回路装置の製造方
法。
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