JP4524562B2 - 縦型misfetの製造方法、縦型misfet、半導体記憶装置の製造方法および半導体記憶装置 - Google Patents
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Description
本発明は、縦型MISFET、半導体記憶装置およびそれらの製造技術に関し、特に、メモリセルを構成するトランジスタを縦型構造のMISFET(Metal Insulator Semiconductor Field Effect Transistor)で構成した半導体記憶装置に適用して有効な技術に関するものである。
背景技術
汎用の大容量半導体記憶装置として、DRAM(Dynamic Random Access Memory)が主に使用されている。DRAMのメモリセルは、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、1個のメモリセル選択用MISFETとこれに直列に接続された1個の容量素子(キャパシタ)とで構成されている。メモリセル選択用MISFETは、主としてゲート酸化膜と、ワード線と一体に構成されたゲート電極と、ソースおよびドレインを構成する一対の半導体領域とによって構成されている。ビット線は、メモリセル選択用MISFETの上部に配置され、ソース、ドレインの一方と電気的に接続されている。情報蓄積用容量素子は、同じくメモリセル選択用MISFETの上部に配置され、ソース、ドレインの他方と電気的に接続されている。
特開平5−110019号公報は、半導体基板内にトレンチ構造のキャパシタを形成し、その上部に縦型構造のMISトランジスタを配置した1トランジスタ+1キャパシタ型の半導体記憶装置を開示している。
特開平11−87541号公報は、上記公報とは異なる縦型構造のMISFETを開示している。この縦型MISFETは、半導体基板上に多結晶シリコンからなる柱状の積層構造体を設け、この積層構造体に下層から順に下層半導体層(ソース領域)、中間半導体層(チャネル形成領域)および上層半導体層(ドレイン領域)を形成した構成になっている。中間半導体層の側壁はチャネル領域として機能し、その表面にゲート絶縁膜が形成されている。また、積層構造体の側壁には上記ゲート絶縁膜を介してゲート電極が形成されている。
発明の開示
本発明者らは、前記特開平11−87541号公報に記載された縦型構造のMISFETを用いた半導体記憶装置を開発中である。この縦型MISFETは、半導体基板上に形成した柱状の積層構造体にソース領域、チャネル形成領域およびドレイン領域を形成するので、トランジスタの占有面積を小さくできる利点があり、例えば半導体基板に形成した溝の内部にトレンチ構造の容量素子を形成し、その上部にこの縦型MISFETでメモリセル選択用MISFETを形成すれば、従来のDRAMよりもセルサイズの小さなメモリセルを実現することが可能となる。
一方、この縦型MISFETは、ノンドープあるいは極めて不純物濃度が低い多結晶シリコン膜からなるチャネル形成領域の上下に高不純物濃度の多結晶シリコン膜を積層してソース、ドレイン領域を形成するので、プロセス中の熱処理によってソース、ドレイン領域中の不純物がチャネル形成領域に熱拡散し易い構造になっている。
しかし、この縦型MISFETは、チャネル形成領域を完全空乏化することによって非動作時のリーク電流(オフ電流)を低減するため、ソース、ドレイン領域中の不純物がチャネル形成領域に熱拡散すると、チャネル形成領域の完全空乏化が阻害され、リーク電流(オフ電流)が増大してしまうという問題がある。また、チャネル形成領域に不純物が拡散することによってしきい値電圧もばらついてしまう。
本発明の目的は、リーク電流(オフ電流)の少ない縦型MISFETの実現することのできる技術を提供することにある。
本発明の目的は、しきい値電圧のばらつきが少ない縦型MISFETの実現することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するMISFETの製造方法または前記MISFETを備えた半導体記憶装置の製造方法であって、半導体基板の主面上に第1不純物を含むソース領域を形成する工程と、前記ソース領域の上部にチャネル形成領域を形成する工程と、前記チャネル形成領域に、前記第1不純物とは逆の導電型を有する第2不純物を導入する工程と、前記チャネル形成領域の上部に第1不純物を含むドレイン領域を形成する工程を有するものである。
また、本発明の半導体記憶装置は、半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有するMISFETを備え、前記ソース領域および前記ドレイン領域は、第1不純物を含む多結晶シリコン膜からなり、前記チャネル形成領域は、前記第1不純物とは逆の導電型を有する第2不純物を含む多結晶シリコン膜からなるものである。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、特に必要なとき以外は、同一または同様な部分の説明を原則として繰り返さない。
(実施の形態1)
本実施形態は、1個のメモリセル選択用MISFETと1個の容量素子とでメモリセルを構成したDRAMに適用したものであり、図1〜図24を用いてその製造方法を工程順に説明する。
図1は、メモリセル約4個分の領域を示す半導体基板(以下、単に基板という)1の平面図、図2は、図1のA−A’線に沿った基板1の断面図である。なお、特に限定はされないが、基板1はp型の単結晶シリコンからなる。
メモリセルを形成するには、まず、図3に示すように、基板1上にCVD法で膜厚50〜100nm程度の酸化シリコン膜2と膜厚140nm程度の窒化シリコン膜3とを堆積した後、フォトレジスト膜40をマスクに用いたドライエッチングによって、メモリセル形成領域の窒化シリコン膜3と酸化シリコン膜2とを除去する。
次に、フォトレジスト膜40をアッシングで除去した後、図4および図5に示すように、窒化シリコン膜3をマスクに用いたドライエッチングでメモリセル形成領域の基板1に直径120nm程度、深さ1μm程度の溝4を形成する。
次に、図6に示すように、1000℃程度の高温雰囲気中でリン(P)またはヒ素(As)などのn型不純物を気相拡散させることによって、溝4の内壁に沿ってn型半導体領域5を形成した後、基板1上にCVD法で膜厚7nm程度の窒化シリコン膜6を堆積し、続いてN2Oガスを用いて窒化シリコン膜6を酸窒化処理する。n型半導体領域5は、容量素子のプレート電極を構成し、酸窒化処理された窒化シリコン膜6は、容量素子の容量絶縁膜を構成する。容量絶縁膜は、窒化シリコン膜6に代えて、酸化タンタル膜などの高誘電体膜で構成することもできる。
次に、図7に示すように、基板1上に1020個/cm3程度のリンをドープしたn型の多結晶シリコン膜7を堆積した後、溝4の外部の多結晶シリコン膜7、窒化シリコン膜6および窒化シリコン膜3をドライエッチングで除去する。この多結晶シリコン膜7は、溝4の内部を完全に埋め込むような厚い膜厚(70nm以上)で堆積する。
溝4の内部に残った上記多結晶シリコン膜7は、容量素子の蓄積電極を構成すると共に、後の工程で溝4の上部に形成されるメモリセル選択用MISFETのソース領域を構成する。なお、このソース領域(多結晶シリコン膜7)は、メモリセル選択用MISFETのドレイン領域として機能する場合もあるが、ここでは便宜上、ソース領域として扱う。
ここまでの工程により、n型半導体領域5をプレート電極、窒化シリコン膜6を容量絶縁膜、多結晶シリコン膜7を蓄積電極とする容量素子Cが溝4の内部に形成される。
次に、図8に示すように、基板1上にCVD法で膜厚400nm程度のアモルファスシリコン膜(中間半導体層)10aを堆積する。このアモルファスシリコン膜10aは、不純物濃度が1×1016個/cm3以下のアモルファスシリコン、あるいは不純物を実質的に含まないノンドープのアモルファスシリコンで構成する。
次に、基板1を熱処理することによって、上記アモルファスシリコン膜10aを多結晶シリコン膜10に変換する(図9)。この熱処理は、少なくとも550℃以上、好ましくは600℃〜800℃程度の高温で行う。
上記多結晶シリコン膜10は、CVD法で堆積した多結晶シリコン膜によって構成することもできるが、上記のように、アモルファスシリコン膜10aを熱処理して多結晶化した膜の方が結晶欠陥の少ない良質な膜となる。この多結晶シリコン膜10は、メモリセル選択用MISFETのチャネル形成領域として用いられるので、結晶欠陥の発生ができるだけ少ない方法によって形成することが望ましい。
上記の熱処理を行うと、多結晶シリコン膜10の下層に形成されているn型の多結晶シリコン膜7(蓄積電極、ソース領城)に含まれるリンの一部が多結晶シリコン膜10中に熱拡散し、多結晶シリコン膜10の不純物濃度を高めてしまうため、この多結晶シリコン膜10によって構成されるチャネル形成領域の完全空乏化を実現することが困難になる。また、チャネル形成領域中にリンが拡散することにより、メモリセル選択用MISFETのしきい値電圧が変動し、メモリセルの動作が不安定になるという不具合も生じる。
そこで、図10に示すように、リンとは逆の導電型を有するホウ素(またはBF2)を多結晶シリコン膜10に導入する。ホウ素(またはBF2)の導入は、ホウ素(またはBF2)を基板1の主面に対して垂直方向に打ち込むイオン注入法によって行い、多結晶シリコン膜10のほぼ中央部近傍のホウ素濃度がその上部および下部のホウ素濃度よりも高くなるような打ち込みエネルギーで導入する。また、多結晶シリコン膜10に導入されるホウ素の濃度が、多結晶シリコン膜10に拡散されるリンの濃度と同一、または僅かにホウ素が過剰となるようにホウ素(またはBF2)のドーズ量を調整する。
図11は、メモリセル選択用MISFETのオフ電流と多結晶シリコン膜(チャネル形成領域)10に導入するホウ素のドーズ量との関係を測定したグラフである。図のように、この実験では、ホウ素のドーズ量を約4×1012/cm2程度以上とすることによって、オフ電流を大幅に低減できることが分かった。
このように、本実施形態では、n型の多結晶シリコン膜7(ソース領域)から多結晶シリコン膜(チャネル形成領域)10に拡散するリンと逆導電型のホウ素をカウンタードープするので、多結晶シリコン膜(チャネル形成領域)10の実効的な不純物濃度を低減することができる。
次に、図12に示すように、多結晶シリコン膜10の上部にリンをドープしたn型の多結晶シリコン膜(上部半導体層)12をCVD法で堆積した後、多結晶シリコン膜12の上部にCVD法で酸化シリコン膜13および窒化シリコン膜14を堆積する。多結晶シリコン膜12の膜厚は200nm程度、酸化シリコン膜13の膜厚は10nm程度、窒化シリコン膜14の膜厚は100nm程度とする。
次に、図13に示すように、フォトレジスト膜41をマスクに用いたドライエッチングによって、窒化シリコン膜14および酸化シリコン膜13をパターニングする。図14に示すように、フォトレジスト膜41は、溝4の上部を横切って図の上下方向に延在する帯状のパターンを有する。
次に、フォトレジスト膜41をアッシングで除去した後、図15に示すように、窒化シリコン膜14をマスクに用いたドライエッチングで多結晶シリコン膜12および多結晶シリコン膜10をパターニングする。このドライエッチングでパターニングされた多結晶シリコン膜10、12は、前記図14に示したフォトレジスト膜41と同様、溝4の上部を横切って延在する帯状のパターンとなる。
次に、図16に示すように、基板1上にCVD法で膜厚500nm程度の酸化シリコン膜15を堆積した後、化学的機械研磨法を用いて酸化シリコン膜15の表面を平坦化する。この研磨は、窒化シリコン膜14の表面が露出した時点を終点とする。
次に、図17、図18および図19(図17のB−B’線に沿った断面図)に示すように、酸化シリコン膜15の上部にCVD法で膜厚100nm〜150nm程度の酸化シリコン膜16を堆積した後、フォトレジスト膜42をマスクに用いたドライエッチングによって、酸化シリコン膜16をパターニングする。図17に示すように、フォトレジスト膜42は、溝4の上部を横切って図の左右方向に延在する帯状のパターンを有する。
次に、フォトレジスト膜42をアッシングで除去した後、図20、図21および図22に示すように、帯状にパターニングされた上記酸化シリコン膜16をマスクに用いたドライエッチングで多結晶シリコン膜12および多結晶シリコン膜10をパターニングする。
上記ドライエッチングにより、容量素子Cの上部には、多結晶シリコン膜10、多結晶シリコン膜12、酸化シリコン膜13および窒化シリコン膜14がこの順に積層された四角柱状の積層構造体Pが形成される。また、この積層構造体Pが形成されることにより、多結晶シリコン膜10からなるチャネル形成領域10Cと、その上部に積層された多結晶シリコン膜12からなるドレイン領域12Dとが形成される。図21に示すように、積層構造体Pの2つの側壁(図20の左右方向の側壁)は、酸化シリコン膜15によって覆われているが、図22に示すように、他の2つの側壁(図20の上下方向の側壁)は、それらの表面が露出している。この状態でさらにチャネル形成領域の多結晶シリコン膜中における不純物濃度低減のため、リンとは逆の導電性を示すホウ素(または、BF2)をイオン注入法により導入する。ホウ素(または、BF2は、基板1の主面に対して0度以上、90度以下の斜め方向から注入する。この斜め方向からのイオン注入は、例えば半導体基板1をその主面に垂直な軸に対して90度ずつ回転して行うとよい。また、このイオン注入は、チャネル形成領域(多結晶シリコン膜)に導入されるp型不純物の濃度が、ドレイン領域からチャネル形成領域に拡散するリンの濃度と同一、または僅かにp型不純物が過剰となるようにp型不純物のドーズ量を調整して行う。
次に、図23に示すように、酸化性雰囲気中で基板1を熱処理することによって、積層構造体Pの側壁(酸化シリコン膜15によって覆われていない側壁)に膜厚10nm程度の酸化シリコン膜からなるゲート絶縁膜17を形成する。ゲート絶縁膜17を構成する酸化シリコン膜は、CVD法で堆積してもよいが、多結晶シリコン膜(10C、12D)の表面を熱酸化した方が欠陥の少ない良質の膜が得られる。
次に、図24に示すように、互いに隣接する積層構造体Pの隙間にゲート電極18Gを形成することにより、ソース領域(多結晶シリコン膜7)、チャネル形成領域10C、ドレイン領域12D、ゲート絶縁膜17およびゲート電極18Gからなるメモリセル選択用MISFETQsが完成する。ゲート電極18Gは、基板1上にホウ素をドープしたp型の多結晶シリコン膜をCVD法で堆積し、続いて化学的機械研磨法によって酸化シリコン膜16の表面が露出するまで多結晶シリコン膜を研磨、平坦化することによって形成する。
ここまでの工程により、容量素子Cとその上部に形成されたメモリセル選択用MISFETQsとからなるDRAMのメモリセルが略完成する。
本実施形態では、図10に示した構造における垂直方向からのイオン注入、および図22に示した構造における斜め方向からのイオン注入の合計2回実施している。
図10に示した構造における垂直方向からのイオン打注入は、チャネル中の不純物を打ち消し、さらにチャネル自体を不純物と逆の極性で濃度を安定化できるので、しきい値電圧および完全空乏化に伴うオフ電流値の再現性が良好となる。
図22に示した構造における斜め方向からのイオン注入は、高熱処理を経た後でのイオン注入の実施となるため、チャネル内のプロファイルが崩れる事が少ない。(ただし、図23に示したようなゲート絶縁膜を形成した後での実施では、イオン注入時に発生する欠陥がゲート絶縁膜に残ってしまうため、図22に示した構造でイオン注入を行う事が望ましい。)これにより、しきい値電圧の制御および空乏化率の向上を効果的に実施することができる。
上記イオン打ち込みは、何れか1回でも完全空乏化に伴うオフ電流の低減効果およびしきい値電圧のばらつき低減効果を得ることができるが、再現性、制御性を考慮すると2回とも行う方が望ましい。
このように、本実施形態によれば、メモリセル選択用MISFETQsのチャネル形成領域10Cの実効的な不純物濃度を低減することができるので、メモリセルの非動作時にチャネル形成領域10Cを完全空乏化することができ、オフ電流(リーク電流)の少ないDRAMを製造することができる。また、メモリセル選択用MISFETQsのしきい値電圧の変動を抑制することができるので、DRAMの信頼性を向上させることができる。
(実施の形態2)
本実施形態は、pチャネル型の縦型MISFETに適用したものであり、図25〜図35を用いてその製造方法を工程順に説明する。
まず、図25に示すように、基板1上にCVD法で膜厚200nm程度の酸化シリコン膜20を堆積し、続いて酸化シリコン膜20の上部にホウ素をドープしたp型で、膜厚300nm程度の多結晶シリコン膜(下部半導体層)21をCVD法で堆積した後、NH3ガスを含んだ雰囲気中で基板1を熱処理することによって、多結晶シリコン膜21の表面に膜厚1nm〜2nm程度の薄い窒化シリコン膜22を形成する。この窒化シリコン膜22は、多結晶シリコン膜21中の不純物(ホウ素)がその上部に形成するチャネル形成領域に拡散するのを抑制するバリア層である。
次に、図26に示すように、窒化シリコン膜22の上部にCVD法で膜厚400nm程度のアモルファスシリコン膜(中間半導体層)23aを堆積する。このアモルファスシリコン膜23aは、不純物濃度が1×1016個/cm3以下のアモルファスシリコン、あるいは不純物を実質的に含まないノンドープのアモルファスシリコンで構成する。
次に、図27に示すように、基板1を800℃程度の高温で熱処理して、上記アモルファスシリコン膜23aを多結晶シリコン膜23に変換し、続いてNH3ガスを含んだ雰囲気中で基板1を熱処理することによって、多結晶シリコン膜23の表面に膜厚1nm〜2nm程度の薄い窒化シリコン膜24を形成した後、窒化シリコン膜24の上部にCVD法で膜厚30nm程度のノンドープ多結晶シリコン膜(またはアモルファスシリコン膜)25と膜厚10nm程度の酸化シリコン膜26とを堆積する。上記窒化シリコン膜24は、チャネル形成領域となる多結晶シリコン膜23の上部に形成するドレイン領域中の不純物(ホウ素)が多結晶シリコン膜23に拡散するのを抑制するバリア層である。
アモルファスシリコン膜23aを多結晶シリコン膜23に変換するための上記熱処理を行うと、多結晶シリコン膜23の下層に形成されているp型の多結晶シリコン膜21に含まれるホウ素の一部が薄い窒化シリコン膜22を通過し、多結晶シリコン膜23中に熱拡散してその不純物濃度を高めてしまうため、多結晶シリコン膜23によって構成されるチャネル形成領域の完全空乏化を実現することが困難になる。また、チャネル形成領域中にリンが拡散することにより、MISFETのしきい値電圧が変動し、メモリセルの動作が不安定になるという不具合が生じる。
そこで次に、図28に示すように、ホウ素とは逆の導電型を有するn型不純物(リン、ヒ素またはアンチモン)を多結晶シリコン膜23に導入する。n型不純物の導入は、このn型不純物を基板1の主面に対して垂直方向に打ち込むイオン注入法によって行い、多結晶シリコン膜23のほぼ中央部近傍の不純物濃度よりもその上部または下部の不純物濃度が高くなるような打ち込みエネルギーで導入する。また、多結晶シリコン膜23に導入されるn型不純物の濃度が、多結晶シリコン膜10に拡散されるホウ素の濃度と同一、または僅かにn型不純物が過剰となるようにn型不純物のドーズ量を調整する。
このように、本実施形態では、p型の多結晶シリコン膜21から多結晶シリコン膜23に拡散するホウ素と逆導電型のn型不純物(リン、ヒ素またはアンチモン)をカウンタードープするので、多結晶シリコン膜23の実効的な不純物濃度を低減することができる。
次に、図29に示すように、酸化シリコン膜26の上部にCVD法で膜厚150nm〜200nm程度の窒化シリコン膜27を堆積した後、四角柱状の平面パターンを有するフォトレジスト膜43をマスクに用いたドライエッチングによって、窒化シリコン膜27をパターニングする。
次に、フォトレジスト膜43をアッシングで除去した後、図30に示すように、四角柱状にパターニングされた窒化シリコン膜27をマスクに用いたドライエッチングで酸化シリコン膜26、多結晶シリコン膜25、窒化シリコン膜24、多結晶シリコン膜23、窒化シリコン膜22および多結晶シリコン膜21をパターニングする。
上記ドライエッチングにより、酸化シリコン膜20上に、多結晶シリコン膜21、窒化シリコン膜22、多結晶シリコン膜23、窒化シリコン膜24、多結晶シリコン膜25および酸化シリコン膜26がこの順に積層された四角柱状の積層構造体Pが形成される。また、この積層構造体Pが形成されることにより、多結晶シリコン膜21からなるソース領域21Sと、その上部に積層された多結晶シリコン膜23(および多結晶シリコン膜25)からなるチャネル形成領域23Cとが形成される。
次に、図31に示すように、積層構造体Pの側壁に酸化シリコン膜からなるサイドウォールスペーサ28を形成した後、積層構造体Pの最上部の窒化シリコン膜27および酸化シリコン膜26をエッチングで除去することによって、ノンドープ多結晶シリコン膜25の表面を露出させる。サイドウォールスペーサ28は、基板1上にCVD法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングして形成する。このサイドウォールスペーサ28は、積層構造体Pの側壁の一部にのみ形成し、他の側壁には形成されないようにする。
次に、図32に示すように、一端がチャネル形成領域(多結晶シリコン膜25)の上部に延在するドレイン領域29Dを形成する。ドレイン領域29は、基板1上にホウ素をドープしたp型の多結晶シリコン膜(上部半導体層)をCVD法で堆積した後、フォトレジスト膜(図示せず)をマスクに用いたドライエッチングでこの多結晶シリコン膜をパターニングすることによって形成する。
次に、上記多結晶シリコン膜からなるドレイン領域29Dの膜質を改善するために基板1を900℃〜1000℃程度の高温で熱処理する。この熱処理を行うと、ドレイン領域29Dを構成するp型多結晶シリコン膜に含まれるホウ素の一部が多結晶シリコン膜25やチャネル形成領域23Cに熱拡散してその不純物濃度を高める虞れがある。また、チャネル形成領域23Cの下層に形成されているソース領域21Sに含まれるホウ素の一部がチャネル形成領域23Cに熱拡散する虞れもある。
そこで次に、図33に示すように、ホウ素とは逆の導電型を有するn型不純物(リン、ヒ素またはアンチモン)をチャネル形成領域23C(多結晶シリコン膜23、25)に導入する。このn型不純物の導入は、積層構造体Pの上部と側壁の一部とがドレイン領域29Dで覆われているため、n型不純物を基板1の主面に対して0度以上、90度以下の斜め方向から打ち込むイオン注入法によって行う。この斜め方向からのイオン注入は、例えば基板1をその主面に垂直な軸に対して90度ずつ回転して行うとよい。また、このイオン注入は、チャネル形成領域23C(多結晶シリコン膜23、25)に導入されるn型不純物の濃度が、ドレイン領域29Dからチャネル形成領域23Cに拡散するホウ素の濃度と同一、または僅かにn型不純物が過剰となるようにn型不純物のドーズ量を調整する。なお、このイオン注入を行うと、p型の多結晶シリコン膜からなるドレイン領域29Dにもリンが導入されるので、ドレイン領域29Dのホウ素濃度は、この点を考慮してあらかじめ高濃度にしておくことが望ましい。
このように、本実施形態では、p型の多結晶シリコン膜からなるドレイン領域29Dやソース領域21Sからチャネル形成領域23Cに拡散するホウ素と逆導電型のn型不純物(リン、ヒ素またはアンチモン)をカウンタードープするので、チャネル形成領域23Cの実効的な不純物濃度を低減することができる。
次に、図34に示すように、酸化性雰囲気中で基板1を熱処理することによって、チャネル形成領域23C(多結晶シリコン膜23、25)の表面に膜厚10nm程度の酸化シリコン膜30を形成する。このとき、p型の多結晶シリコン膜からなるドレイン領域29Dの表面にも酸化シリコン膜30が形成される。チャネル形成領域23C(多結晶シリコン膜23、25)の表面に形成された酸化シリコン膜30は、ゲート絶縁膜として機能する。
次に、図35に示すように、チャネル形成領域23C(多結晶シリコン膜23、25)の表面に形成された酸化シリコン膜30を覆うようにゲート電極31Gを形成する。ゲート電極31Gは、基板1上にホウ素をドープしたp型の多結晶シリコン膜またはリンをドープしたn型の多結晶シリコン膜をCVD法で堆積した後、フォトレジスト膜(図示せず)をマスクに用いたドライエッチングでこの多結晶シリコン膜をパターニングすることによって形成する。
ここまでの工程により、ソース領域21S、チャネル形成領域23C(多結晶シリコン膜23、25)ドレイン領域29D、酸化シリコン膜30(ゲート絶縁膜)およびゲート電極31GからなるMISFETQtが完成する。
このように、本実施形態によれば、MISFETQtのチャネル形成領域23Cの実効的な不純物濃度を低減することができるので、MISFETQtの非動作時にチャネル形成領域23Cを完全空乏化することができ、オフ電流(リーク電流)の少ないMISFETを製造することができる。また、MISFETQtのしきい値電圧の変動を抑制することができるので、MISFETの動作信頼性を向上させることができる。
(実施の形態3)
前記実施の形態1は、nチャネル型の縦型MISFETを容量素子を伴うDRAMメモリセルに適用した例であるが、本発明は、nチャネル型の縦型MISFETで、かつ容量素子を伴うメモリセル構造に限定されるものではない。すなわち単独の縦型MISFETとしても適用し得るものである。
図37(メモリセル約4個分の領域を示す平面図)、図38(図37のA−A’線に沿った断面図)、図39(図37のB−B’線に沿った断面図)は、半導体基板1上に絶縁膜(酸化シリコン膜)を形成し、その上に縦型MISFETを形成した例を示している。なお、この縦型MISFETの製造方法については、前記実施の形態1における容量素子を形成する工程を除いた工程と同等であるので詳細説明は省略するが、要点となる内容は下記に記述するとおりである。また、図37〜図39に示した構造体は、nチャネル型縦型MISFET、pチャネル型縦型MISFETの何れにも適用することができる。
nチャネル型縦型MISFETのソースおよびドレインは、リンがドープされた多結晶シリコン膜をCVD法により形成する。チャネル形成領域の多結晶シリコン膜中にはソースおよびドレインからリンが拡散するため、次にチャネル形成領域の多結晶シリコン膜中へリンとは逆の導電性を示すホウ素(または、BF2)をイオン注入法により導入する。その詳細方法は、前記実施の形態1で述べた通りである。このイオン注入によりチャネル中の実効的な不純物濃度を低減することができる。さらにゲート絶縁膜を熱酸化により形成し、ゲート電極をCVD法により形成する。これにより、nチャネル型縦型MISFETが略完成する。
pチャネル型縦型MISFETのソースおよびドレインは、ホウ素がドープされた多結晶シリコン膜をCVD法により形成する。チャネル形成領域の多結晶シリコン膜中へはソース及びドレインからホウ素が拡散するため、次にホウ素とは逆の導電性を示すリン(ヒ素またはアンチモン)をイオン注入法により導入する。その詳細方法は、前記実施の形態1で記述したチャネル形成領域の多結晶シリコン膜中へのイオン注入法においてイオン種をホウ素(またはBF2)からn型不純物(リン、ヒ素またはアンチモン)に変更して行うことにより達成することができる。このイオン注入により、チャネル中の実効的な不純物濃度を低減することができる。さらにゲート絶縁膜を熱酸化により形成し、ゲート電極をCVD法により形成する。これでpチャネル型縦型MISFETが略完成する。
このように、本実施形態によれば、MISFETQtのチャネル形成領域23Cの実効的な不純物濃度を低減することができるので、MISFETQtの非動作時にチャネル形成領域23Cを完全空乏化することができ、オフ電流(リーク電流)の少ないMISFETを製造することができる。また、MISFETQtのしきい値電圧の変動を抑制することができるので、MISFETの動作信頼性を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態1では、DRAMの製造方法に適用した場合について説明したが、それに限定されるものではなく、本発明で開示した縦型のMISFETをメモリセルに用いた各種半導体記憶装置の製造方法に適用することができる。
産業上の利用可能性
MISFETのチャネル形成領域の実効的な不純物濃度を低減することができるので、MISFETの非動作時にチャネル形成領域を完全空乏化することができ、オフ電流(リーク電流)の少ないメモリセルを実現することができる。
また、MISFETのしきい値電圧の変動を抑制することができるので、動作信頼性の向上したMISFETを実現することができる。
【図面の簡単な説明】
図1は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
図2は、図1のA−A’線に沿った半導体基板の要部断面図である。
図3は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図4は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
図5は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図6は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図7は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図8は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図9は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図10は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図11は、MISFETの非動作時におけるオフ電流のチャネル不純物ドーズ量依存性を示すグラフである。
図12は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図13は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図14は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
図15は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図16は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図17は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
図18は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図19は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図20は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部平面図である。
図21は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図22は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図23は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図24は、本発明の一実施の形態である半導体記憶装置の製造方法を示す半導体基板の要部断面図である。
図25は、本発明の他の実施の形態であるMISFETの製造方法を示す半導体基板の要部断面図である。
図26は、本発明の他の実施の形態であるMISFETの製造方法を示す半導体基板の要部断面図である。
図27は、本発明の他の実施の形態であるMISFETの製造方法を示す半導体基板の要部断面図である。
図28は、本発明の他の実施の形態であるMISFETの製造方法を示す半導体基板の要部断面図である。
図29は、本発明の他の実施の形態であるMISFETの製造方法を示す半導体基板の要部断面図である。
図30は、本発明の他の実施の形態であるMISFETの製造方法を示す半導体基板の要部断面図である。
図31は、本発明の他の実施の形態であるMISFETの製造方法を示す半導体基板の要部断面図である。
図32は、本発明の他の実施の形態であるMISFETの製造方法を示す半導体基板の要部断面図である。
図33は、本発明の他の実施の形態であるMISFETの製造方法を示す半導体基板の要部断面図である。
図34は、本発明の他の実施の形態であるMISFETの製造方法を示す半導体基板の要部断面図である。
図35は、本発明の他の実施の形態であるMISFETの製造方法を示す半導体基板の要部断面図である。
図36は、サブスレショルド特性のチャネル不純物濃度依存性を示すグラフである。
図37は、本発明の他の実施の形態であるMISFETの製造方法を示す半導体基板の要部断面図である。
図38は、図37のA−A’線に沿った断面図である。
図39は、図37のB−B’線に沿った断面図である。
Claims (16)
- 縦型MISFETの製造方法であって、
半導体基板の主面上に第1導電型の下部半導体層を形成する工程と、
前記下部半導体層の上部に中間半導体層を形成する工程と、
前記中間半導体層および前記下部半導体層を熱処理する工程と、
前記熱処理工程の後、前記中間半導体層に、前記第1導電型とは逆の導電型を有する不純物を導入し、前記縦型MISFETのゲート電極に電圧を印加しない状態で前記中間半導体層が完全空乏化する不純物濃度にする工程と、
前記不純物導入工程の後、前記中間半導体層の上部に、第1導電型の上部半導体層を形成する工程と、
少なくとも前記上部半導体層および前記中間半導体層をパターニングすることによって、柱状の積層構造体を形成する工程と、
を有し、
前記下部半導体層は、前記縦型MISFETのソース、ドレインの一方を構成し、
前記上部半導体層は、前記縦型MISFETのソース、ドレインの他方を構成し、
前記中間半導体層の側壁部にゲート絶縁膜を介して前記縦型MISFETのゲート電極が構成されることを特徴とする縦型MISFETの製造方法。 - 縦型MISFETの製造方法であって、
半導体基板の主面上に第1導電型の下部半導体層を形成する工程と、
前記下部半導体層の上部に中間半導体層を形成する工程と、
前記中間半導体層に、前記第1導電型とは逆の導電型を有する不純物を導入し、前記縦型MISFETのゲート電極に電圧を印加しない状態で前記中間半導体層が完全空乏化する不純物濃度にする工程と、
前記不純物導入工程の後、前記中間半導体層の上部に、第1導電型の上部半導体層を形成する工程と、
少なくとも前記上部半導体層および前記中間半導体層をパターニングすることによって、柱状の積層構造体を形成する工程と、
を有し、
前記下部半導体層は、前記縦型MISFETのソース、ドレインの一方を構成し、
前記上部半導体層は、前記縦型MISFETのソース、ドレインの他方を構成し、
前記中間半導体層の側壁部にゲート絶縁膜を介して前記縦型MISFETのゲート電極が構成されることを特徴とする縦型MISFETの製造方法。 - 前記中間半導体層形成工程において、前記中間半導体層は、不純物濃度が1×1016個/cm3以下のアモルファスシリコン膜を堆積して形成され、
前記不純物の導入は、前記不純物を前記半導体基板の主面に対して垂直方向に打ち込むイオン注入法によって行なうことを特徴とする請求項1または2に記載の縦型MISFETの製造方法。 - 縦型MISFETであって、
半導体基板の主面上に形成された第1導電型の下部半導体層と、
前記下部半導体層の上部に形成され、かつ第1導電型の不純物および第1導電型とは逆の導電型である第2導電型の不純物の両方が導入され、前記縦型MISFETのゲート電極に電圧を印加しない状態で完全空乏化する不純物濃度を備えた中間半導体層と、
前記中間半導体層の上部に形成された第1導電型の上部半導体層と、
を有し、
少なくとも前記上部半導体層および前記中間半導体層は、柱状の積層構造体で構成され、
前記下部半導体層は、前記縦型MISFETのソース、ドレインの一方を構成し、
前記上部半導体層は、前記縦型MISFETのソース、ドレインの他方を構成し、
前記中間半導体層の側壁部にゲート絶縁膜を介して前記縦型MISFETのゲート電極を有することを特徴とする縦型MISFET。 - 前記下部半導体層と前記中間半導体層の間および、前記上部半導体層と前記中間半導体層の間に、拡散バリア層を備えていることを特徴とする請求項4記載の縦型MISFET。
- 半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する縦型MISFETを備えた半導体記憶装置の製造方法であって、
半導体基板の主面上に第1不純物を含む前記縦型MISFETの下部半導体層を形成する工程と、
前記下部半導体層の上部に中間半導体層を形成する工程と、
前記中間半導体層を形成した後、前記半導体基板を熱処理する工程と、
前記中間半導体層に、前記第1不純物とは逆の導電型を有する第2不純物を導入し、前記縦型MISFETのゲート電極に電圧を印加しない状態で前記中間半導体層が完全空乏化する不純物濃度にする工程と、
前記中間半導体層に前記第2不純物を導入した後、前記下部半導体層および前記中間半導体層をパターニングすることによって、前記下部半導体層からなる前記縦型MISFETのソース領域および前記中間半導体層からなる前記縦型MISFETのチャネル形成領域を有する積層構造体を形成する工程と、
前記中間半導体層の上部に、前記第1不純物を含む上部半導体層からなる前記縦型MISFETのドレイン領域を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 半導体基板の主面上に形成されたソース領域、チャネル形成領域およびドレイン領域と、前記チャネル形成領域の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する縦型MISFETを備えた半導体記憶装置の製造方法であって、
半導体基板の主面上に第1不純物を含む前記縦型MISFETのソース領域を形成する工程と、
前記ソース領域の上部に前記縦型MISFETのチャネル形成領域を形成する工程と、
前記チャネル形成領域を形成する工程の後、前記半導体基板を熱処理する工程と、
前記第1不純物とは逆の導電型を有する第2不純物を前記チャネル形成領域に導入する工程と、
前記チャネル形成領域の上部に前記第1不純物を含む前記縦型MISFETのドレイン領域を形成する工程と、
前記ドレイン領域を形成した後、前記半導体基板を再度熱処理する工程と、
前記半導体基板を再度熱処理する工程の後、前記チャネル形成領域に第2不純物を導入し、前記縦型MISFETのゲート電極に電圧を印加しない状態で前記チャネル形成領域が完全空乏化する不純物濃度にする工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 前記中間半導体層を形成する工程は、
不純物濃度が1×1016個/cm3以下のアモルファスシリコン膜を堆積して形成する工程を含むことを特徴とする請求項6記載の半導体記憶装置の製造方法。 - 前記チャネル形成領域を形成する工程は、
不純物濃度が1×1016個/cm3以下のアモルファスシリコン膜を堆積して形成する工程を含むことを特徴とする請求項7記載の半導体記憶装置の製造方法。 - 前記半導体基板を再度熱処理する際の温度は、900℃以上であることを特徴とする請求項7記載の半導体記憶装置の製造方法。
- 前記半導体基板を再度熱処理する工程前における前記第2不純物の導入は、前記第2不純物を前記半導体基板の主面に対して垂直方向に打ち込むイオン注入法によって行い、前記半導体基板を再度熱処理する工程後における前記第2不純物の導入は、前記第2不純物を前記半導体基板の主面に対して0度より大きく、90度より小さい角度で打ち込むイオン注入法によって行うことを特徴とする請求項7記載の半導体記憶装置の製造方法。
- 前記半導体基板を再度熱処理する工程後における前記第2不純物の導入は、前記半導体基板を回転させながら、前記第2不純物を複数回打ち込むイオン注入法によって行うことを特徴とする請求項11記載の半導体記憶装置の製造方法。
- 半導体基板の主面上に形成された縦型MISFETを備えた半導体記憶装置であって、
前記半導体基板の主面上に形成された第1導電型の下部半導体層と、
前記下部半導体層の上部に形成され、かつ第1導電型の不純物および第1導電型とは逆の導電型である第2導電型の不純物の両方が導入され、前記縦型MISFETのゲート電極に電圧を印加しない状態で完全空乏化する不純物濃度を備えた中間半導体層と、
前記中間半導体層の上部に形成された第1導電型の上部半導体層と、
を有し、
少なくとも前記上部半導体層および前記中間半導体層は、柱状の積層構造体で構成され、
前記下部半導体層は、前記縦型MISFETのソース、ドレインの一方を構成し、
前記上部半導体層は、前記縦型MISFETのソース、ドレインの他方を構成し、
前記中間半導体層の側壁部にゲート絶縁膜を介して前記縦型MISFETのゲート電極を有することを特徴とする半導体記憶装置。 - 前記下部半導体層と前記中間半導体層との間に第1絶縁膜が形成され、前記上部半導体層と前記中間半導体層との間に第2絶縁膜が形成されていることを特徴とする請求項13記載の半導体記憶装置。
- 前記第1絶縁膜および前記第2絶縁膜は、窒化シリコン膜であることを特徴とする請求項14記載の半導体記憶装置。
- 前記縦型MISFETの下層に容量素子が設けられ、
前記容量素子の蓄積電極と前記下部半導体層が接続されていることを特徴とする請求項13〜15のいずれか一項に記載の半導体記憶装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001326756 | 2001-10-24 | ||
JP2001326756 | 2001-10-24 | ||
PCT/JP2002/010510 WO2003036714A1 (fr) | 2001-10-24 | 2002-10-10 | Procede de fabrication de misfet longitudinal, misfet longitudinal, procede de fabrication de dispositif de stockage a semi-conducteur et dispositif de stockage a semi-conducteur |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2003036714A1 JPWO2003036714A1 (ja) | 2005-02-17 |
JP4524562B2 true JP4524562B2 (ja) | 2010-08-18 |
Family
ID=19143088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003539099A Expired - Fee Related JP4524562B2 (ja) | 2001-10-24 | 2002-10-10 | 縦型misfetの製造方法、縦型misfet、半導体記憶装置の製造方法および半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7244977B2 (ja) |
JP (1) | JP4524562B2 (ja) |
KR (1) | KR100911295B1 (ja) |
TW (1) | TW577169B (ja) |
WO (1) | WO2003036714A1 (ja) |
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- 2002-10-10 KR KR1020047005985A patent/KR100911295B1/ko not_active IP Right Cessation
- 2002-10-10 WO PCT/JP2002/010510 patent/WO2003036714A1/ja active Application Filing
- 2002-10-10 JP JP2003539099A patent/JP4524562B2/ja not_active Expired - Fee Related
- 2002-10-10 US US10/493,443 patent/US7244977B2/en not_active Expired - Fee Related
- 2002-10-23 TW TW091124556A patent/TW577169B/zh not_active IP Right Cessation
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---|---|
JPWO2003036714A1 (ja) | 2005-02-17 |
WO2003036714A1 (fr) | 2003-05-01 |
KR100911295B1 (ko) | 2009-08-11 |
KR20040058013A (ko) | 2004-07-02 |
TW577169B (en) | 2004-02-21 |
US7244977B2 (en) | 2007-07-17 |
US20070202638A1 (en) | 2007-08-30 |
US20060035434A1 (en) | 2006-02-16 |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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