JPH05110019A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05110019A JPH05110019A JP3293764A JP29376491A JPH05110019A JP H05110019 A JPH05110019 A JP H05110019A JP 3293764 A JP3293764 A JP 3293764A JP 29376491 A JP29376491 A JP 29376491A JP H05110019 A JPH05110019 A JP H05110019A
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- semiconductor memory
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- memory device
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Abstract
(57)【要約】
【目的】 位置合わせズレ防止用マージンを取るために
セル面積を増大させる必要がなく、セル面積を最小限に
することが可能であり、高集積化を図り、しかもオープ
ンビット線構造で問題となるビット線間の干渉雑音を防
止することが可能な半導体メモリ装置を提供すること。 【構成】 装置の深さ方向に沿ってチャネル部が形成さ
れる縦型ＭＯＳ構造トランジスタを有する半導体メモリ
装置において、上記チャネル部が形成される半導体領域
２３の上部にビット線３２が形成してあり、このビット
線３２の上部に絶縁層３４を介してワード線３６が形成
してあり、上記各半導体領域２３の間に上記ビット線３
２を利用して自己整合的に形成してあるゲート電極用溝
６０内に、上記ワード線３６が入り込んでいる。
セル面積を増大させる必要がなく、セル面積を最小限に
することが可能であり、高集積化を図り、しかもオープ
ンビット線構造で問題となるビット線間の干渉雑音を防
止することが可能な半導体メモリ装置を提供すること。 【構成】 装置の深さ方向に沿ってチャネル部が形成さ
れる縦型ＭＯＳ構造トランジスタを有する半導体メモリ
装置において、上記チャネル部が形成される半導体領域
２３の上部にビット線３２が形成してあり、このビット
線３２の上部に絶縁層３４を介してワード線３６が形成
してあり、上記各半導体領域２３の間に上記ビット線３
２を利用して自己整合的に形成してあるゲート電極用溝
６０内に、上記ワード線３６が入り込んでいる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に係わ
り、さらに詳しくは、高集積化を可能にした半導体メモ
リ装置、特にＤＲＡＭメモリセルの構造に関する。
り、さらに詳しくは、高集積化を可能にした半導体メモ
リ装置、特にＤＲＡＭメモリセルの構造に関する。
【０００２】
【従来の技術】半導体メモリ装置、特にＤＲＡＭの高集
積化を図るためには、ＤＲＡＭを構成する各メモリセル
をできるだけ小型化する必要がある。各メモリセルのサ
イズを小さくするために、各メモリセルを構成するＭＯ
Ｓ構造トランジスタを縦型とし、チャネル部をメモリセ
ルの深さ方向に形成した構造が提案されている。
積化を図るためには、ＤＲＡＭを構成する各メモリセル
をできるだけ小型化する必要がある。各メモリセルのサ
イズを小さくするために、各メモリセルを構成するＭＯ
Ｓ構造トランジスタを縦型とし、チャネル部をメモリセ
ルの深さ方向に形成した構造が提案されている。
【０００３】図１１に、従来構造の縦型ＭＯＳ構造トラ
ンジスタを用いたメモリ装置の一例を示す。なお、図１
１では、ＤＲＡＭに必要な記憶キャパシタを図示上省略
してある。図１１に示す従来例では、シリコン製の半導
体基板２の表面に、凹凸状の突起４が所定の間隔で形成
してあり、突起間の溝内に、突起４の側壁に沿って、ゲ
ート電極を兼ねるワード線６をゲート絶縁層８を介して
形成し、突起の側壁をチャネル部として用いている。そ
して、ビット線１０は、突起４の先端に形成してあるソ
ース・ドレイン部１４にコンタクトホール１２を通して
接続するように、絶縁層１６の上に形成してある。この
ような構造の半導体メモリ装置では、縦型ＭＯＳ構造の
トランジスタを用いてメモリセルを構成していることか
ら、通常のＭＯＳ構造トランジスタを用いたメモリセル
に比較し、高集積化が可能である。
ンジスタを用いたメモリ装置の一例を示す。なお、図１
１では、ＤＲＡＭに必要な記憶キャパシタを図示上省略
してある。図１１に示す従来例では、シリコン製の半導
体基板２の表面に、凹凸状の突起４が所定の間隔で形成
してあり、突起間の溝内に、突起４の側壁に沿って、ゲ
ート電極を兼ねるワード線６をゲート絶縁層８を介して
形成し、突起の側壁をチャネル部として用いている。そ
して、ビット線１０は、突起４の先端に形成してあるソ
ース・ドレイン部１４にコンタクトホール１２を通して
接続するように、絶縁層１６の上に形成してある。この
ような構造の半導体メモリ装置では、縦型ＭＯＳ構造の
トランジスタを用いてメモリセルを構成していることか
ら、通常のＭＯＳ構造トランジスタを用いたメモリセル
に比較し、高集積化が可能である。
【０００４】
【発明が解決しようとする課題】ところが、このような
従来構造の半導体メモリ装置では、コンタクトホール１
２で、ビット線１０と突起４の上端に形成してあるソー
ス・ドレイン部１４との接続を図っていることから、コ
ンタクトホール１２の位置合わせマージンを取る必要が
あると言う問題点を有している。その結果、突起４の外
径をコンタクトホール４の内径の約２倍程度にする必要
があり、十分にメモリセルのサイズを縮小化することが
できないという問題点を有している。この構造では、突
起の外径をあまりに縮小すると、コンタクトホール１２
の位置合わせズレなどにより、ビット線１０とワード線
６とのショートなどの不都合が生じるおそれがあるから
である。
従来構造の半導体メモリ装置では、コンタクトホール１
２で、ビット線１０と突起４の上端に形成してあるソー
ス・ドレイン部１４との接続を図っていることから、コ
ンタクトホール１２の位置合わせマージンを取る必要が
あると言う問題点を有している。その結果、突起４の外
径をコンタクトホール４の内径の約２倍程度にする必要
があり、十分にメモリセルのサイズを縮小化することが
できないという問題点を有している。この構造では、突
起の外径をあまりに縮小すると、コンタクトホール１２
の位置合わせズレなどにより、ビット線１０とワード線
６とのショートなどの不都合が生じるおそれがあるから
である。
【０００５】また、従来の構造では、オープンビット線
構造で大きな問題となるビット線間干渉雑音の防止対策
が、別途必要となるなどの問題点も有している。
構造で大きな問題となるビット線間干渉雑音の防止対策
が、別途必要となるなどの問題点も有している。
【０００６】本発明は、このような実状に鑑みてなさ
れ、位置合わせズレ防止用マージンを取るためにセル面
積を増大させる必要がなく、セル面積を最小限にするこ
とが可能であり、高集積化を図り、しかもオープンビッ
ト線構造で問題となるビット線間の干渉雑音を防止する
ことが可能な半導体メモリ装置を提供することを目的と
する。
れ、位置合わせズレ防止用マージンを取るためにセル面
積を増大させる必要がなく、セル面積を最小限にするこ
とが可能であり、高集積化を図り、しかもオープンビッ
ト線構造で問題となるビット線間の干渉雑音を防止する
ことが可能な半導体メモリ装置を提供することを目的と
する。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体メモリ装置は、装置の深さ方向に沿
ってチャネル部が形成される縦型ＭＯＳ構造トランジス
タを有する半導体メモリ装置において、上記チャネル部
が形成される半導体領域の上部にビット線が形成してあ
り、このビット線の上部に絶縁層を介してワード線が形
成してあり、上記各半導体領域の間に上記ビット線を利
用して自己整合的に形成してあるゲート電極用溝内に、
上記ワード線が入り込んでいることを特徴とする。
に、本発明の半導体メモリ装置は、装置の深さ方向に沿
ってチャネル部が形成される縦型ＭＯＳ構造トランジス
タを有する半導体メモリ装置において、上記チャネル部
が形成される半導体領域の上部にビット線が形成してあ
り、このビット線の上部に絶縁層を介してワード線が形
成してあり、上記各半導体領域の間に上記ビット線を利
用して自己整合的に形成してあるゲート電極用溝内に、
上記ワード線が入り込んでいることを特徴とする。
【０００８】
【作用】本発明の半導体メモリ装置を製造するには、チ
ャネル部が形成される半導体領域の上部にビット線を形
成し、このビット線の上部に絶縁層を形成し、各半導体
領域の間に位置する絶縁層に対し、上記ビット線を利用
して、自己整合的にゲート電極用溝を、エッチングなど
の手段で形成する。このゲート電極用溝が形成された絶
縁層上に、ワード線となる材質を堆積させれば、各半導
体領域の間に、ゲート電極となるワード線が自己整合的
に形成される。したがって、位置合わせズレ用マージン
を取ることなく、ワード線とビット線とのショートなど
の問題がなくなり、位置合わせズレ防止用マージンを取
るためにセル面積を増大させる必要がなくなる。その結
果、セル面積を最小限にすることが可能になり、高集積
化を図ることが可能になる。また、シリサイドなどを用
いて低抵抗化したワード線でビット線間をシールドする
構造になるので、オープンビット線構造で問題となるビ
ット線間の干渉雑音を防止することが可能になる。
ャネル部が形成される半導体領域の上部にビット線を形
成し、このビット線の上部に絶縁層を形成し、各半導体
領域の間に位置する絶縁層に対し、上記ビット線を利用
して、自己整合的にゲート電極用溝を、エッチングなど
の手段で形成する。このゲート電極用溝が形成された絶
縁層上に、ワード線となる材質を堆積させれば、各半導
体領域の間に、ゲート電極となるワード線が自己整合的
に形成される。したがって、位置合わせズレ用マージン
を取ることなく、ワード線とビット線とのショートなど
の問題がなくなり、位置合わせズレ防止用マージンを取
るためにセル面積を増大させる必要がなくなる。その結
果、セル面積を最小限にすることが可能になり、高集積
化を図ることが可能になる。また、シリサイドなどを用
いて低抵抗化したワード線でビット線間をシールドする
構造になるので、オープンビット線構造で問題となるビ
ット線間の干渉雑音を防止することが可能になる。
【０００９】
【実施例】以下、本発明の一実施例に係る半導体メモリ
装置について、図面を参照しつつ詳細に説明する。図１
は本発明の一実施例に係る半導体メモリ装置の要部断面
図、図２〜４は同実施例の半導体メモリ装置の製造例を
示す要部概略破断面斜視図、図５〜１０は同実施例の半
導体メモリ装置の製造例の詳細を示す要部概略断面図で
ある。
装置について、図面を参照しつつ詳細に説明する。図１
は本発明の一実施例に係る半導体メモリ装置の要部断面
図、図２〜４は同実施例の半導体メモリ装置の製造例を
示す要部概略破断面斜視図、図５〜１０は同実施例の半
導体メモリ装置の製造例の詳細を示す要部概略断面図で
ある。
【００１０】図１に示すように、本実施例の半導体メモ
リ装置２０は、各メモリセル２２を構成する半導体領域
２３の下方に記憶キャパシタ２４がそれぞれ形成してあ
るＤＲＡＭである。各メモリセル２２を構成する半導体
領域２３は、例えば単結晶シリコンで構成され、その上
下端に、例えばｎ+ の不純物イオンがドープしてあるソ
ース・ドレイン部２６，２７が形成してある。そして、
半導体領域２３の側壁に、ゲート絶縁膜２８を介してゲ
ート電極３０が形成され、当該側壁に沿ってチャネル部
が形成されるようになっている。したがって、本実施例
の各メモリセル２２は、縦型ＭＯＳ構造トランジスタを
有し、そのトランジスタの下方に記憶キャパシタ２４を
有する構成となっている。
リ装置２０は、各メモリセル２２を構成する半導体領域
２３の下方に記憶キャパシタ２４がそれぞれ形成してあ
るＤＲＡＭである。各メモリセル２２を構成する半導体
領域２３は、例えば単結晶シリコンで構成され、その上
下端に、例えばｎ+ の不純物イオンがドープしてあるソ
ース・ドレイン部２６，２７が形成してある。そして、
半導体領域２３の側壁に、ゲート絶縁膜２８を介してゲ
ート電極３０が形成され、当該側壁に沿ってチャネル部
が形成されるようになっている。したがって、本実施例
の各メモリセル２２は、縦型ＭＯＳ構造トランジスタを
有し、そのトランジスタの下方に記憶キャパシタ２４を
有する構成となっている。
【００１１】各半導体領域２３における上側のソース・
ドレイン部２６の上には、データの取り出しを行うビッ
ト線３２が、半導体領域２３の幅よりも僅かに狭い幅で
紙面垂直方向に延びるようにそれぞれ形成してある。ビ
ット線３２は、例えばポリシリコン膜とシリサイド膜と
の積層膜であるポリサイド膜などにより構成される。ビ
ット線３２の上には、絶縁層３４が積層され、その上に
ワード線３６が、ビット線３２に対して垂直方向に延び
るように形成してある。ワード線３６には、装置２０の
深さ方向に延びるゲート電極３０が連続して形成してあ
る。これらゲート電極３０およびワード線３６は、例え
ばシリサイド膜で一体に構成される。
ドレイン部２６の上には、データの取り出しを行うビッ
ト線３２が、半導体領域２３の幅よりも僅かに狭い幅で
紙面垂直方向に延びるようにそれぞれ形成してある。ビ
ット線３２は、例えばポリシリコン膜とシリサイド膜と
の積層膜であるポリサイド膜などにより構成される。ビ
ット線３２の上には、絶縁層３４が積層され、その上に
ワード線３６が、ビット線３２に対して垂直方向に延び
るように形成してある。ワード線３６には、装置２０の
深さ方向に延びるゲート電極３０が連続して形成してあ
る。これらゲート電極３０およびワード線３６は、例え
ばシリサイド膜で一体に構成される。
【００１２】各半導体領域２３の下方に形成される各記
憶キャパシタ２４は、半導体基板３８の表面に形成して
ある柱状突起４０と、その柱状突起４０の外周に絶縁膜
を介して配置されるキャップ状電極４２とから構成され
る。キャップ状電極の上端は、半導体領域２３の下側に
位置するソース・ドレイン部２７に接続するようになっ
ている。また、各記憶キャパシタ２４は、絶縁層４６に
より相互に絶縁されている。
憶キャパシタ２４は、半導体基板３８の表面に形成して
ある柱状突起４０と、その柱状突起４０の外周に絶縁膜
を介して配置されるキャップ状電極４２とから構成され
る。キャップ状電極の上端は、半導体領域２３の下側に
位置するソース・ドレイン部２７に接続するようになっ
ている。また、各記憶キャパシタ２４は、絶縁層４６に
より相互に絶縁されている。
【００１３】次に、このような半導体メモリ装置２０の
製造方法の一例を示す。図２に示すように、まず、いわ
ゆるＳＯＩ構造の半導体基板３８を準備する。このＳＯ
Ｉ構造の半導体基板３８では、半導体基板３８の上に絶
縁層４６が形成してあり、その上に所定間隔で帯状の半
導体領域２３が形成してある。各半導体領域２３の上下
端には、例えばｎ+ の不純物イオンがドープしてあるソ
ース・ドレイン部２６，２７が形成してある。また、各
半導体領域２３の下部には、その長手方向に沿って所定
間隔で、記憶キャパシタ２４が形成してある。
製造方法の一例を示す。図２に示すように、まず、いわ
ゆるＳＯＩ構造の半導体基板３８を準備する。このＳＯ
Ｉ構造の半導体基板３８では、半導体基板３８の上に絶
縁層４６が形成してあり、その上に所定間隔で帯状の半
導体領域２３が形成してある。各半導体領域２３の上下
端には、例えばｎ+ の不純物イオンがドープしてあるソ
ース・ドレイン部２６，２７が形成してある。また、各
半導体領域２３の下部には、その長手方向に沿って所定
間隔で、記憶キャパシタ２４が形成してある。
【００１４】記憶キャパシタ２４が形成してあるＳＯＩ
構造の半導体基板３８を形成するための製法は、特に限
定されないが、例えば、図５〜７に示す方法が例示され
る。図５〜７に示す方法では、例えばシリコン製半導体
基板５０の表面に凹凸状に突起２３ａを所定の間隔で設
け、その上に酸化珪素膜などで構成される絶縁層４６ａ
を形成する。
構造の半導体基板３８を形成するための製法は、特に限
定されないが、例えば、図５〜７に示す方法が例示され
る。図５〜７に示す方法では、例えばシリコン製半導体
基板５０の表面に凹凸状に突起２３ａを所定の間隔で設
け、その上に酸化珪素膜などで構成される絶縁層４６ａ
を形成する。
【００１５】次に、図６に示すように、エッチングなど
の手段で、絶縁層４６ａにおける突起２３ａに対応する
位置に、記憶キャパシタ形成用の穴５２を形成し、その
穴５２内に、所定のパターンで有底筒状のキャパシタ構
成部材４２ａを形成する。これらキャパシタ構成部材４
２ａは、図１に示す記憶キャパシタ２４のキャップ状電
極４２となる。キャパシタ構成部材４２ａは、例えばＣ
ＶＤ法により形成されたポリシリコン薄膜で構成され
る。
の手段で、絶縁層４６ａにおける突起２３ａに対応する
位置に、記憶キャパシタ形成用の穴５２を形成し、その
穴５２内に、所定のパターンで有底筒状のキャパシタ構
成部材４２ａを形成する。これらキャパシタ構成部材４
２ａは、図１に示す記憶キャパシタ２４のキャップ状電
極４２となる。キャパシタ構成部材４２ａは、例えばＣ
ＶＤ法により形成されたポリシリコン薄膜で構成され
る。
【００１６】次に、図７に示すように絶縁層４６ａを所
定の深さエッチングし、キャパシタ構成部材４２ａにお
ける露出表面に、ＣＶＤ法あるいは熱酸化などの手段
で、キャパシタを構成するための絶縁膜５４を形成し、
その表面にポリシリコン層３８ａを堆積させる。次に、
図７に示す構成体を、上下逆にし、半導体基板５０の表
面を二点鎖線位置まで全面エッチングすれば、図２に示
すような構成体が得られる。すなわち、図７に示すポリ
シリコン層３８ａは、図２に示す半導体基板３８に相当
し、図７に示す突起２３ａは、図２に示す半導体領域２
３に相当することになる。
定の深さエッチングし、キャパシタ構成部材４２ａにお
ける露出表面に、ＣＶＤ法あるいは熱酸化などの手段
で、キャパシタを構成するための絶縁膜５４を形成し、
その表面にポリシリコン層３８ａを堆積させる。次に、
図７に示す構成体を、上下逆にし、半導体基板５０の表
面を二点鎖線位置まで全面エッチングすれば、図２に示
すような構成体が得られる。すなわち、図７に示すポリ
シリコン層３８ａは、図２に示す半導体基板３８に相当
し、図７に示す突起２３ａは、図２に示す半導体領域２
３に相当することになる。
【００１７】図２に示すような構成体が得られた後に
は、図３に示すような加工を行う。図３に示す加工例の
詳細を図８〜１０に示す。図８に示すように、半導体領
域２３の上端に、帯状の半導体領域２３に対して垂直方
向に延びるように、かつ半導体領域２３の長手方向に沿
って所定の間隔で、ビット線３２および絶縁層３４ａを
所定のパターンで形成する。ビット線３２は、例えばポ
リサイド膜で構成され、ＣＶＤ法などにより成膜され
る。ビット線３２の上には、ビット線と同様なパターン
で酸化珪素膜などで構成される絶縁層３４ａが積層され
る。
は、図３に示すような加工を行う。図３に示す加工例の
詳細を図８〜１０に示す。図８に示すように、半導体領
域２３の上端に、帯状の半導体領域２３に対して垂直方
向に延びるように、かつ半導体領域２３の長手方向に沿
って所定の間隔で、ビット線３２および絶縁層３４ａを
所定のパターンで形成する。ビット線３２は、例えばポ
リサイド膜で構成され、ＣＶＤ法などにより成膜され
る。ビット線３２の上には、ビット線と同様なパターン
で酸化珪素膜などで構成される絶縁層３４ａが積層され
る。
【００１８】次に、各ビット線３２ａ間に位置する半導
体領域２３の表面を、所定の深さでエッチバックし、図
９に示すように、ビット線３２および絶縁層３４ａの側
方に酸化珪素膜などで構成されるサイドウォール３４ｂ
を形成する。次に、図１０に示すように、絶縁層３４ａ
およびサイドウォール３４ｂをレジストマスクとして用
いてエッチングを行い、半導体領域２３を複数に分離す
る。半導体領域２３を分離するためにエッチングにより
形成されるゲート電極用溝６０は、半導体領域２３の下
層に位置する絶縁層４６の表面まで掘り下げられる。絶
縁層４６によりエッチングが阻止されるためである。
体領域２３の表面を、所定の深さでエッチバックし、図
９に示すように、ビット線３２および絶縁層３４ａの側
方に酸化珪素膜などで構成されるサイドウォール３４ｂ
を形成する。次に、図１０に示すように、絶縁層３４ａ
およびサイドウォール３４ｂをレジストマスクとして用
いてエッチングを行い、半導体領域２３を複数に分離す
る。半導体領域２３を分離するためにエッチングにより
形成されるゲート電極用溝６０は、半導体領域２３の下
層に位置する絶縁層４６の表面まで掘り下げられる。絶
縁層４６によりエッチングが阻止されるためである。
【００１９】このようなゲート電極用溝６０は、ビット
線３２に対して自己整合的に形成される。この溝６０内
には、後述するように、ゲート電極が形成される。エッ
チングによりゲート電極用溝６０を形成した状態の概略
斜視図が図３である。
線３２に対して自己整合的に形成される。この溝６０内
には、後述するように、ゲート電極が形成される。エッ
チングによりゲート電極用溝６０を形成した状態の概略
斜視図が図３である。
【００２０】次に、図４に示すように、各半導体領域２
３の側部に、熱酸化などの手段でゲート絶縁膜２８を形
成し、ゲート電極用溝６０内にゲート電極３０が形成さ
れるように、ゲート電極と連続してワード線３６を、ビ
ット線３２に対して垂直方向に、所定のパターンで絶縁
層３４の上部に形成する。ワード線３６およびゲート電
極３０は、特に限定されず、ポリシリコンなどで構成さ
れても良いが、好ましくは低抵抗のシリサイドで構成さ
れる。ゲート電極３０がゲート電極用溝６０内に半導体
領域２３の側部に沿って形成されると、各半導体領域２
３の側部が、チャネル部に相当することになる。このよ
うにしてゲート電極３０を兼ねるワード線３６を形成す
ると、図１に示すようなメモリセル２２を有する半導体
メモリ装置２０が完成する。
３の側部に、熱酸化などの手段でゲート絶縁膜２８を形
成し、ゲート電極用溝６０内にゲート電極３０が形成さ
れるように、ゲート電極と連続してワード線３６を、ビ
ット線３２に対して垂直方向に、所定のパターンで絶縁
層３４の上部に形成する。ワード線３６およびゲート電
極３０は、特に限定されず、ポリシリコンなどで構成さ
れても良いが、好ましくは低抵抗のシリサイドで構成さ
れる。ゲート電極３０がゲート電極用溝６０内に半導体
領域２３の側部に沿って形成されると、各半導体領域２
３の側部が、チャネル部に相当することになる。このよ
うにしてゲート電極３０を兼ねるワード線３６を形成す
ると、図１に示すようなメモリセル２２を有する半導体
メモリ装置２０が完成する。
【００２１】ゲート電極用溝６０は、ビット線３２に対
して自己整合的に形成してあることから、この溝６０に
入り込んで形成されるゲート電極３０も、ビット線３２
に対して自己整合的に形成される。その結果、最小ピッ
チでビット線３２とワード線３６とを配置しても、その
交点に容易にメモリセル２２を配置することが可能にな
る。すなわち、セル面積を最小限にすることが可能にな
り、高集積化を図ることが可能になる。また、シリサイ
ドなどを用いて低抵抗化したワード線３６でビット線３
２間をシールドする構造になるので、オープンビット線
構造で問題となるビット線３２間の干渉雑音を防止する
ことが可能になる。
して自己整合的に形成してあることから、この溝６０に
入り込んで形成されるゲート電極３０も、ビット線３２
に対して自己整合的に形成される。その結果、最小ピッ
チでビット線３２とワード線３６とを配置しても、その
交点に容易にメモリセル２２を配置することが可能にな
る。すなわち、セル面積を最小限にすることが可能にな
り、高集積化を図ることが可能になる。また、シリサイ
ドなどを用いて低抵抗化したワード線３６でビット線３
２間をシールドする構造になるので、オープンビット線
構造で問題となるビット線３２間の干渉雑音を防止する
ことが可能になる。
【００２２】ＤＲＡＭを構成する各メモリセル２２に記
憶してあるデータを読み取る場合には、特定のワード線
３６にゲート電圧を印可し、選択された特定のビット線
３２から、記憶キャパシタ２４に蓄積してある電荷に応
じたデータを取り出せば良い。例えば記憶キャパシタ２
４に蓄積してある電荷がない場合が、データ０に対応
し、電荷がある場合がデータ１に対応することにする。
憶してあるデータを読み取る場合には、特定のワード線
３６にゲート電圧を印可し、選択された特定のビット線
３２から、記憶キャパシタ２４に蓄積してある電荷に応
じたデータを取り出せば良い。例えば記憶キャパシタ２
４に蓄積してある電荷がない場合が、データ０に対応
し、電荷がある場合がデータ１に対応することにする。
【００２３】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、ＤＲＡＭ以外の半導体メモリ装置
に本発明を適用することも可能である。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、ＤＲＡＭ以外の半導体メモリ装置
に本発明を適用することも可能である。
【００２４】
【発明の効果】以上説明してきたように、本発明によれ
ば、ビット線に対して自己整合的にワード線がビット線
の上方に形成されるので、位置合わせ用マージンを取る
ことなく、ワード線とビット線とのショートなどの問題
がなくなり、位置合わせズレ防止用マージンを取るため
にセル面積を増大させる必要がなくなる。その結果、最
小ピッチでビット線とワード線とを配置しても、その交
点に容易にメモリセルを配置することが可能になる。す
なわち、セル面積を最小限にすることが可能になり、高
集積化を図ることが可能になる。
ば、ビット線に対して自己整合的にワード線がビット線
の上方に形成されるので、位置合わせ用マージンを取る
ことなく、ワード線とビット線とのショートなどの問題
がなくなり、位置合わせズレ防止用マージンを取るため
にセル面積を増大させる必要がなくなる。その結果、最
小ピッチでビット線とワード線とを配置しても、その交
点に容易にメモリセルを配置することが可能になる。す
なわち、セル面積を最小限にすることが可能になり、高
集積化を図ることが可能になる。
【００２５】また、シリサイドなどを用いて低抵抗化し
たワード線でビット線間をシールドする構造になるの
で、オープンビット線構造で問題となるビット線間の干
渉雑音を防止することが可能になる。
たワード線でビット線間をシールドする構造になるの
で、オープンビット線構造で問題となるビット線間の干
渉雑音を防止することが可能になる。
【図１】本発明の一実施例に係る半導体メモリ装置の要
部断面図である。
部断面図である。
【図２】同実施例の半導体メモリ装置の製造過程を示す
要部概略破断面斜視図である。
要部概略破断面斜視図である。
【図３】同実施例の半導体メモリ装置の製造過程を示す
要部概略破断面斜視図である。
要部概略破断面斜視図である。
【図４】同実施例の半導体メモリ装置の製造過程を示す
要部概略破断面斜視図である。
要部概略破断面斜視図である。
【図５】同実施例の半導体メモリ装置の製造例の詳細を
示す要部概略断面図である。
示す要部概略断面図である。
【図６】同実施例の半導体メモリ装置の製造例の詳細を
示す要部概略断面図である。
示す要部概略断面図である。
【図７】同実施例の半導体メモリ装置の製造例の詳細を
示す要部概略断面図である。
示す要部概略断面図である。
【図８】同実施例の半導体メモリ装置の製造過程を示す
要部概略破断面斜視図である。
要部概略破断面斜視図である。
【図９】同実施例の半導体メモリ装置の製造例の詳細を
示す要部概略断面図である。
示す要部概略断面図である。
【図１０】同実施例の半導体メモリ装置の製造例の詳細
を示す要部概略断面図である。
を示す要部概略断面図である。
【図１１】従来例に係る半導体メモリ装置の要部を示す
概略断面図である。
概略断面図である。
２０…半導体メモリ装置 ２２…メモリセル ２３…半導体領域 ２４…記憶キャパシタ ２６，２７…ソース・ドレイン部 ２８…ゲート絶縁膜 ３０…ゲート電極 ３２…ビット線 ３４…絶縁層 ３６…ワード線 ６０…ゲート電極用溝
Claims (2)
- 【請求項１】 装置の深さ方向に沿ってチャネル部が形
成される縦型ＭＯＳ構造トランジスタを有する半導体メ
モリ装置において、 上記チャネル部が形成される半導体領域の上部にビット
線が形成してあり、このビット線の上部に絶縁層を介し
てワード線が形成してあり、上記各半導体領域の間に上
記ビット線を利用して自己整合的に形成してあるゲート
電極用溝内に、上記ワード線が入り込んでいることを特
徴とする半導体メモリ装置。 - 【請求項２】 上記各半導体領域の下方に記憶キャパシ
タが形成してある請求項１に記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293764A JPH05110019A (ja) | 1991-10-14 | 1991-10-14 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293764A JPH05110019A (ja) | 1991-10-14 | 1991-10-14 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110019A true JPH05110019A (ja) | 1993-04-30 |
Family
ID=17798915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3293764A Pending JPH05110019A (ja) | 1991-10-14 | 1991-10-14 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110019A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368134A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体記憶装置 |
| US6861692B2 (en) | 2001-10-24 | 2005-03-01 | Hitachi, Ltd. | Method of manufacturing semiconductor device and semiconductor device |
| JP2006222108A (ja) * | 2005-02-08 | 2006-08-24 | Fujitsu Ltd | 記憶素子マトリックス及びその製造方法 |
| US7244977B2 (en) | 2001-10-24 | 2007-07-17 | Elpida Memory, Inc. | Longitudinal MISFET manufacturing method, longitudinal MISFET, semiconductor storage device manufacturing method, and semiconductor storage device |
| US7329916B2 (en) | 2001-05-29 | 2008-02-12 | Infineon Technologies Ag | DRAM cell arrangement with vertical MOS transistors |
| US7453112B2 (en) | 2003-12-19 | 2008-11-18 | Micron Technology, Inc. | Integrated circuit memory cells and methods of forming |
-
1991
- 1991-10-14 JP JP3293764A patent/JPH05110019A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7329916B2 (en) | 2001-05-29 | 2008-02-12 | Infineon Technologies Ag | DRAM cell arrangement with vertical MOS transistors |
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| US6987043B2 (en) | 2001-10-24 | 2006-01-17 | Hitachi, Ltd. | Method of manufacturing semiconductor device having a plurality of trench-type data storage capacitors |
| US7244977B2 (en) | 2001-10-24 | 2007-07-17 | Elpida Memory, Inc. | Longitudinal MISFET manufacturing method, longitudinal MISFET, semiconductor storage device manufacturing method, and semiconductor storage device |
| US7453112B2 (en) | 2003-12-19 | 2008-11-18 | Micron Technology, Inc. | Integrated circuit memory cells and methods of forming |
| US7473596B2 (en) | 2003-12-19 | 2009-01-06 | Micron Technology, Inc. | Methods of forming memory cells |
| US7605034B2 (en) | 2003-12-19 | 2009-10-20 | Micron Technology, Inc. | Integrated circuit memory cells and methods of forming |
| JP2006222108A (ja) * | 2005-02-08 | 2006-08-24 | Fujitsu Ltd | 記憶素子マトリックス及びその製造方法 |
| JP4535896B2 (ja) * | 2005-02-08 | 2010-09-01 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
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