JP2607508B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2607508B2 JP2607508B2 JP62076167A JP7616787A JP2607508B2 JP 2607508 B2 JP2607508 B2 JP 2607508B2 JP 62076167 A JP62076167 A JP 62076167A JP 7616787 A JP7616787 A JP 7616787A JP 2607508 B2 JP2607508 B2 JP 2607508B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、MOSトランジスタとMOSキャパシタによりメ
モリセルを構成した半導体記憶装置に係わり、特に素子
分離用溝にキャパシタ電極を埋込んだ半導体記憶装置に
関する。
モリセルを構成した半導体記憶装置に係わり、特に素子
分離用溝にキャパシタ電極を埋込んだ半導体記憶装置に
関する。
（従来の技術） 従来、ダイナミックRAM（以下dRAMと略記する）のメ
モリセルは、電荷を蓄積することにより情報を保持する
MOSキャパシタと、その電荷を外部回路とやりとりする
スイッチングトランジスタにより構成されている。その
構成は、例えば第３図（ａ）に示すように半導体基板41
上にゲート絶縁膜42を介して設けられた第１ポリシリコ
ンゲート43により構成されたMOSキャパシタと、ゲート
絶縁膜44を介して設けられた第２ポリシリコンゲート電
極45及び基板と逆導電型の高濃度不純物領域46により構
成されたMOSトランジスタとからなる。なお、図中47は
素子分離用の厚い酸化膜、48は層間絶縁膜である。ま
た、第３図（ｂ）はそのゲート幅方向断面図である。
モリセルは、電荷を蓄積することにより情報を保持する
MOSキャパシタと、その電荷を外部回路とやりとりする
スイッチングトランジスタにより構成されている。その
構成は、例えば第３図（ａ）に示すように半導体基板41
上にゲート絶縁膜42を介して設けられた第１ポリシリコ
ンゲート43により構成されたMOSキャパシタと、ゲート
絶縁膜44を介して設けられた第２ポリシリコンゲート電
極45及び基板と逆導電型の高濃度不純物領域46により構
成されたMOSトランジスタとからなる。なお、図中47は
素子分離用の厚い酸化膜、48は層間絶縁膜である。ま
た、第３図（ｂ）はそのゲート幅方向断面図である。
ところで、蓄積電荷の量はMOSキャパシタのゲート絶
縁膜の厚さ及びキャパシタ面積で決まる。従って、情報
の安定した書込み及び読出しのためには、MOSキャパシ
タの面積を大きくせざるを得ず、これがメモリセルの微
細化，高密度化を妨げる大きな要因となっていた。
縁膜の厚さ及びキャパシタ面積で決まる。従って、情報
の安定した書込み及び読出しのためには、MOSキャパシ
タの面積を大きくせざるを得ず、これがメモリセルの微
細化，高密度化を妨げる大きな要因となっていた。
そこで最近、キャパシタ容量を小さくすることなくメ
モリセル占有面積を縮小するために、素子分離領域に溝
を形成し、この溝の側面をキャパシタとして利用するメ
モリセル構造が提案されている。この構造では、平面的
なセル面積を増大することなく、キャパシタ容量を大き
くすることができるので、メモリセルの微細化，高密度
化に極めて有効である。
モリセル占有面積を縮小するために、素子分離領域に溝
を形成し、この溝の側面をキャパシタとして利用するメ
モリセル構造が提案されている。この構造では、平面的
なセル面積を増大することなく、キャパシタ容量を大き
くすることができるので、メモリセルの微細化，高密度
化に極めて有効である。
しかしながら、この種の装置にあっては次のような問
題があった。即ち、キャパシタ電極がトランジスタの周
囲を取囲むように配置されているため、このキャパシタ
電極の影響でスイッチングトランジスタの特性が不安定
になる虞れがある。特に、キャパシタ形成領域以外の溝
に埋込まれたキャパシタ電極がトランジスタのチャネル
領域に近接しているので、この部分における影響でトラ
ンジスタの特性が大きく劣化する虞れがあった。
題があった。即ち、キャパシタ電極がトランジスタの周
囲を取囲むように配置されているため、このキャパシタ
電極の影響でスイッチングトランジスタの特性が不安定
になる虞れがある。特に、キャパシタ形成領域以外の溝
に埋込まれたキャパシタ電極がトランジスタのチャネル
領域に近接しているので、この部分における影響でトラ
ンジスタの特性が大きく劣化する虞れがあった。
（発明が解決しようとする問題点） このように従来、素子分離用溝にキャパシタ電極が埋
込んだ構造においては、キャパシタ電極がスイッチング
用トランジスタを囲むことになり、且つトランジスタの
チャネル領域にキャパシタ電極が近接することになるの
で、トランジスタの動作が不安定になると云う問題があ
った。
込んだ構造においては、キャパシタ電極がスイッチング
用トランジスタを囲むことになり、且つトランジスタの
チャネル領域にキャパシタ電極が近接することになるの
で、トランジスタの動作が不安定になると云う問題があ
った。
本発明は上記事情を考慮してなされたもので、その目
的とするところは、素子分離用溝に埋込まれたキャパシ
タ電極がスイッチングトランジスタの特性に悪影響を与
えるのを防止することができ、トランジスタ特性の安定
化をはかり得る半導体記憶装置を提供することにある。
的とするところは、素子分離用溝に埋込まれたキャパシ
タ電極がスイッチングトランジスタの特性に悪影響を与
えるのを防止することができ、トランジスタ特性の安定
化をはかり得る半導体記憶装置を提供することにある。
［発明の構成］ （問題点を解決するための手段） 本発明の骨子は、メモリセルのスイッチングトランジ
スタをその周辺に埋込まれたキャパシタ電極の影響から
隔離すべく、キャパシタ電極がトランジスタのチャネル
領域に影響を与えないように、キャパシタ電極を基板表
面よりも低い位置に埋込むことにある。
スタをその周辺に埋込まれたキャパシタ電極の影響から
隔離すべく、キャパシタ電極がトランジスタのチャネル
領域に影響を与えないように、キャパシタ電極を基板表
面よりも低い位置に埋込むことにある。
即ち本発明は、MOSトランジスタ及びMOSキャパシタか
らメモリセルを構成してなり、半導体基板の表面に設け
られた素子分離用溝の一部に上記キャパシタを形成した
半導体記憶装置において、前記溝内の全てに該溝の壁面
に形成された絶縁膜を介してキャパシタ電極を埋込むと
共に、キャパシタ形成領域以外ではキャパシタ電極の表
面が基板表面よりも下方に位置するようにし、且つこの
キャパシタ電極上に基板表面と略同じ高さまで絶縁膜を
埋込むようにしたものである。
らメモリセルを構成してなり、半導体基板の表面に設け
られた素子分離用溝の一部に上記キャパシタを形成した
半導体記憶装置において、前記溝内の全てに該溝の壁面
に形成された絶縁膜を介してキャパシタ電極を埋込むと
共に、キャパシタ形成領域以外ではキャパシタ電極の表
面が基板表面よりも下方に位置するようにし、且つこの
キャパシタ電極上に基板表面と略同じ高さまで絶縁膜を
埋込むようにしたものである。
（作用） 本発明によれば、キャパシタ形成領域以外ではキャパ
シタ電極の面が基板表面よりも低くなるので、基板表面
近傍に形成されるトランジスタのチャネル領域とキャパ
シタ電極とを十分離すことができる。さらに、キャパシ
タ形成領域以外の溝においてキャパシタ電極上に絶縁膜
を埋込んでいるので、トランジスタの周囲はキャパシタ
形成領域を除いて絶縁膜で囲まれることになる。従っ
て、スイッチングトランジスタはキャパシタ電極からの
影響を受けることなく、安定した動作が実現される。
シタ電極の面が基板表面よりも低くなるので、基板表面
近傍に形成されるトランジスタのチャネル領域とキャパ
シタ電極とを十分離すことができる。さらに、キャパシ
タ形成領域以外の溝においてキャパシタ電極上に絶縁膜
を埋込んでいるので、トランジスタの周囲はキャパシタ
形成領域を除いて絶縁膜で囲まれることになる。従っ
て、スイッチングトランジスタはキャパシタ電極からの
影響を受けることなく、安定した動作が実現される。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図は本発明の一実施例に係わるMOS型dRAMのメモ
リセル部の構成を説明するためのもので、（ａ）は平面
図、（ｂ）は（ａ）の矢視Ａ−Ａ断面図である。なお、
このメモリセルは、１トランジスタ/1キャパシタからな
るものである。
リセル部の構成を説明するためのもので、（ａ）は平面
図、（ｂ）は（ａ）の矢視Ａ−Ａ断面図である。なお、
このメモリセルは、１トランジスタ/1キャパシタからな
るものである。
ｐ型Si基板11に溝12が設けられ、この溝12により素子
形成領域が島状に分離されている。溝12内には絶縁膜1
3,14を介してポリSiからなるキャパシタ電極15が埋込ま
れている。このキャパシタ電極15は、キャパシタ形成領
域以外の部分では基板表面よりも十分低い位置に埋込ま
れている。そして、このキャパシタ電極15上に絶縁膜16
が埋込まれ、この絶縁膜16の表面が基板表面と略一致す
るものとなっている。
形成領域が島状に分離されている。溝12内には絶縁膜1
3,14を介してポリSiからなるキャパシタ電極15が埋込ま
れている。このキャパシタ電極15は、キャパシタ形成領
域以外の部分では基板表面よりも十分低い位置に埋込ま
れている。そして、このキャパシタ電極15上に絶縁膜16
が埋込まれ、この絶縁膜16の表面が基板表面と略一致す
るものとなっている。
ここで、上記キャパシタ電極15と溝12の側壁に拡散に
より形成されたn-層17とからMOSキャパシタが構成され
ている。また、キャパシタ形成領域以外では溝側壁の絶
縁膜13の厚みは500〜1000Å程度であり、キャパシタ形
成領域では溝側壁の絶縁膜14の厚みはそれより十分薄い
100Å程度となっている。
より形成されたn-層17とからMOSキャパシタが構成され
ている。また、キャパシタ形成領域以外では溝側壁の絶
縁膜13の厚みは500〜1000Å程度であり、キャパシタ形
成領域では溝側壁の絶縁膜14の厚みはそれより十分薄い
100Å程度となっている。
一方、前記溝12により分割された島状領域（トランジ
スタ形成領域）には、ゲート酸化膜18を介してワード線
となるゲート電極19が形成され、さらにn+層21,22を形
成してMOSトランジスタが構成されている。そして、こ
の基板上に層間絶縁膜23を介してビット線となるAl配線
24が形成されている。
スタ形成領域）には、ゲート酸化膜18を介してワード線
となるゲート電極19が形成され、さらにn+層21,22を形
成してMOSトランジスタが構成されている。そして、こ
の基板上に層間絶縁膜23を介してビット線となるAl配線
24が形成されている。
次に、上記素子の製造工程について、第２図を参照し
て説明する。
て説明する。
まず、第２図（ａ）に示す如く、ｐ型Si基板11上にSi
O2等のマスク（図示せず）を設け、反応性イオンエッチ
ング（RIE）等により格子状に溝12を形成し、複数の島
状領域を形成する。続いて、マスクを除去したのち、キ
ャパシタ電極の絶縁のために、全面にやや厚めの酸化膜
13を形成する。
O2等のマスク（図示せず）を設け、反応性イオンエッチ
ング（RIE）等により格子状に溝12を形成し、複数の島
状領域を形成する。続いて、マスクを除去したのち、キ
ャパシタ電極の絶縁のために、全面にやや厚めの酸化膜
13を形成する。
次いで、第２図（ｂ）に示す如く、レジストからなる
マスク31を形成し、キャパシタを形成する部分について
は底部を除きレジストを選択的にエッチングする等し
て、酸化膜13を選択エッチングする。これは例えば、レ
ジスト31ポジ型を用いる場合、キャパシタ側を露光して
O2プラズマでキャパシタ部のレジストを所望厚エッチン
グすることにより可能である。或いは、レジスト31上に
他のマスクを形成し、キャパシタ部に所定厚のレジスト
31を残すようにすることもできる。その後、レジスト31
を全て除去してキャパシタ形成領域における溝12の側壁
にｎ型不純物を拡散してn-型層17を形成する。このn-層
17の形成には、該層を形成する領域上のみにPSG膜等を
被着し、この膜からの固相拡散等を用いればよい。
マスク31を形成し、キャパシタを形成する部分について
は底部を除きレジストを選択的にエッチングする等し
て、酸化膜13を選択エッチングする。これは例えば、レ
ジスト31ポジ型を用いる場合、キャパシタ側を露光して
O2プラズマでキャパシタ部のレジストを所望厚エッチン
グすることにより可能である。或いは、レジスト31上に
他のマスクを形成し、キャパシタ部に所定厚のレジスト
31を残すようにすることもできる。その後、レジスト31
を全て除去してキャパシタ形成領域における溝12の側壁
にｎ型不純物を拡散してn-型層17を形成する。このn-層
17の形成には、該層を形成する領域上のみにPSG膜等を
被着し、この膜からの固相拡散等を用いればよい。
次いで、第２図（ｃ）に示す如く、キャパシタ形成領
域に薄めの絶縁膜14を熱酸化等により形成する。続い
て、全面にキャパシタ電極となるポリSi膜15を堆積し、
これにより溝12内をポリSi膜15で完全に埋込む。このポ
リSi膜15に対しての不純物の導入は、堆積と同時でも、
最後でも、またことによっては堆積を数段階に分けたそ
の途中でもよい。
域に薄めの絶縁膜14を熱酸化等により形成する。続い
て、全面にキャパシタ電極となるポリSi膜15を堆積し、
これにより溝12内をポリSi膜15で完全に埋込む。このポ
リSi膜15に対しての不純物の導入は、堆積と同時でも、
最後でも、またことによっては堆積を数段階に分けたそ
の途中でもよい。
次いで、第２図（ｄ）に示す如く、キャパシタ形成領
域上にはレジスト等のマスク32を形成しておき、ポリSi
膜15をRIE等によりエッチバックする。そして、キャパ
シタ形成領域以外ではポリSi膜15の表面が基板表面より
も下方にくるようにする。
域上にはレジスト等のマスク32を形成しておき、ポリSi
膜15をRIE等によりエッチバックする。そして、キャパ
シタ形成領域以外ではポリSi膜15の表面が基板表面より
も下方にくるようにする。
次いで、第２図（ｅ）に示す如く、キャパシタ電極15
とゲートとを絶縁するために、キャパシタ形成領域以外
の溝12においてキャパシタ電極15上に埋込み絶縁膜16を
形成し、この絶縁膜16の表面を基板表面と略同じ高さに
する。絶縁膜16の埋込み形成には、全面に酸化膜を堆積
したのち、この酸化膜を基板表面が露出するまでエッチ
バックすればよい。このとき、絶縁膜15の表面が基板表
面よりも下位にならないように制御する。
とゲートとを絶縁するために、キャパシタ形成領域以外
の溝12においてキャパシタ電極15上に埋込み絶縁膜16を
形成し、この絶縁膜16の表面を基板表面と略同じ高さに
する。絶縁膜16の埋込み形成には、全面に酸化膜を堆積
したのち、この酸化膜を基板表面が露出するまでエッチ
バックすればよい。このとき、絶縁膜15の表面が基板表
面よりも下位にならないように制御する。
次いで、第２図（ｆ）に示す如く、ゲート酸化膜18を
形成したのち、ゲート電極となるべきポリSi膜19を堆積
し、このポリSi膜19をパターニングしてゲート電極を形
成する。さらに、不純物の拡散によりソース・ドレイン
領域（n+層）21,22を形成する。
形成したのち、ゲート電極となるべきポリSi膜19を堆積
し、このポリSi膜19をパターニングしてゲート電極を形
成する。さらに、不純物の拡散によりソース・ドレイン
領域（n+層）21,22を形成する。
これ以降は、通常のdRAMセルの製造工程と同様にし
て、層間絶縁膜23の形成及びビット線25の形成等を行う
ことによって、前記第１図に示す如き構造が実現される
ことになる。
て、層間絶縁膜23の形成及びビット線25の形成等を行う
ことによって、前記第１図に示す如き構造が実現される
ことになる。
かくして形成された本装置においては、キャパシタ形
成領域以外のキャパシタ電極15が基板表面よりも下方に
埋込まれ、その上に絶縁膜16が埋込まれているので、基
板表面部に形成されるトランジスタはキャパシタ形成領
域を除いて厚みの大きな絶縁膜16で囲まれることにな
る。しかも、この絶縁膜16の存在により、トランジスタ
のチャネル領域とキャパシタ電極15とを十分離すことが
できる。このため、キャパシタ電極が与えるトランジス
タ特性の劣化を防止することができ、スイッチングトラ
ンジスタは安定した特性を示すようになる。また、絶縁
膜13を絶縁膜14よりも十分厚くしているので、溝内にポ
リSiを埋込んでも素子分離は十分行うことができる。
成領域以外のキャパシタ電極15が基板表面よりも下方に
埋込まれ、その上に絶縁膜16が埋込まれているので、基
板表面部に形成されるトランジスタはキャパシタ形成領
域を除いて厚みの大きな絶縁膜16で囲まれることにな
る。しかも、この絶縁膜16の存在により、トランジスタ
のチャネル領域とキャパシタ電極15とを十分離すことが
できる。このため、キャパシタ電極が与えるトランジス
タ特性の劣化を防止することができ、スイッチングトラ
ンジスタは安定した特性を示すようになる。また、絶縁
膜13を絶縁膜14よりも十分厚くしているので、溝内にポ
リSiを埋込んでも素子分離は十分行うことができる。
なお、本発明は上述した実施例に限定されるものでは
ない。例えば、前記埋込み絶縁膜や溝の側壁に形成する
絶縁膜は酸化膜に限るものではなく、窒化膜その他の絶
縁膜、さらには複数の絶縁膜を積層したものであっても
よい。さらに、溝の側壁に形成する絶縁膜の厚みは仕様
に応じて適宜変更可能であるが、キャパシタ領域ではキ
ャパシタ容量が大きくなるように薄く、それ以外の領域
では素子分離が確実となるように比較的厚くする必要が
ある。また、ゲート電極，キャパシタ電極はポリSiに限
るものではなく、Mo等の金属或いは金属シリサイドでも
よい。さらに、基板としてＮ型を用いることもできる
し、キャパシタの形態は仕様に応じて適宜変更可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
ない。例えば、前記埋込み絶縁膜や溝の側壁に形成する
絶縁膜は酸化膜に限るものではなく、窒化膜その他の絶
縁膜、さらには複数の絶縁膜を積層したものであっても
よい。さらに、溝の側壁に形成する絶縁膜の厚みは仕様
に応じて適宜変更可能であるが、キャパシタ領域ではキ
ャパシタ容量が大きくなるように薄く、それ以外の領域
では素子分離が確実となるように比較的厚くする必要が
ある。また、ゲート電極，キャパシタ電極はポリSiに限
るものではなく、Mo等の金属或いは金属シリサイドでも
よい。さらに、基板としてＮ型を用いることもできる
し、キャパシタの形態は仕様に応じて適宜変更可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。
［発明の効果］ 以上詳述したように本発明によれば、キャパシタ電極
がトランジスタのチャネル領域に影響を与えないよう
に、キャパシタ電極を基板表面よりも低い位置に埋込
み、且つその上に絶縁膜を埋込んでいるので、キャパシ
タ電極がスイッチングトランジスタの特性に悪影響を与
えるのを防止することができる。従って、トランジスタ
特性の安定化をはかることができ、信頼性の高いメモリ
セル構造を実現することが可能となる。
がトランジスタのチャネル領域に影響を与えないよう
に、キャパシタ電極を基板表面よりも低い位置に埋込
み、且つその上に絶縁膜を埋込んでいるので、キャパシ
タ電極がスイッチングトランジスタの特性に悪影響を与
えるのを防止することができる。従って、トランジスタ
特性の安定化をはかることができ、信頼性の高いメモリ
セル構造を実現することが可能となる。
第１図は本発明の一実施例に係わる半導体記憶装置の概
略構造を示す平面図及び断面図、第２図は上記装置の製
造工程を示す断面図、第３図は従来の半導体記憶装置の
概略構造を示す断面図である。 11……Si基板、12……素子分離用溝、13,14……絶縁
膜、15……キャパシタ電極、16……埋込み絶縁膜、17…
…n-層、18……ゲート酸化膜、19……ゲート電極、21,2
2……ソース・ドレイン領域（n+層）、23……層間絶縁
膜、24……Al配線。
略構造を示す平面図及び断面図、第２図は上記装置の製
造工程を示す断面図、第３図は従来の半導体記憶装置の
概略構造を示す断面図である。 11……Si基板、12……素子分離用溝、13,14……絶縁
膜、15……キャパシタ電極、16……埋込み絶縁膜、17…
…n-層、18……ゲート酸化膜、19……ゲート電極、21,2
2……ソース・ドレイン領域（n+層）、23……層間絶縁
膜、24……Al配線。
Claims (2)
- 【請求項１】MOSトランジスタ及びMOSキャパシタからメ
モリセルを構成してなり、半導体基板の表面に設けられ
た素子分離用溝の一部に上記キャパシタを形成した半導
体記憶装置において、前記溝内の全てに該溝の壁面に形
成された絶縁膜を介してキャパシタ電極を埋め込むと共
に、キャパシタ形成領域では溝の最上部までキャパシタ
電極を埋め込み、キャパシタ形成領域以外ではキャパシ
タ電極の最上部が基板表面に形成されたMOSトランジス
タのソース・ドレイン拡散層よりも下方に位置し、且つ
このキャパシタ電極上に絶縁膜を埋込んでなることを特
徴とする半導体記憶装置。 - 【請求項２】前記素子分離用溝の壁面の絶縁膜は、キャ
パシタ形成領域よりもそれ以外の領域の方が厚く形成さ
れてなることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076167A JP2607508B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076167A JP2607508B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244673A JPS63244673A (ja) | 1988-10-12 |
| JP2607508B2 true JP2607508B2 (ja) | 1997-05-07 |
Family
ID=13597522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076167A Expired - Fee Related JP2607508B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2607508B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012752A (ja) * | 1983-07-01 | 1985-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPS6254461A (ja) * | 1985-09-03 | 1987-03-10 | Toshiba Corp | 半導体記憶装置 |
| JPS6239049A (ja) * | 1985-08-14 | 1987-02-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6396950A (ja) * | 1986-10-13 | 1988-04-27 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1987
- 1987-03-31 JP JP62076167A patent/JP2607508B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63244673A (ja) | 1988-10-12 |
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