JP2754584B2 - メモリ装置の製造方法 - Google Patents
メモリ装置の製造方法Info
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- JP2754584B2 JP2754584B2 JP63206120A JP20612088A JP2754584B2 JP 2754584 B2 JP2754584 B2 JP 2754584B2 JP 63206120 A JP63206120 A JP 63206120A JP 20612088 A JP20612088 A JP 20612088A JP 2754584 B2 JP2754584 B2 JP 2754584B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１トランジスター１キャパシタ型のダイナミ
ックRAM型のメモリ装置の製造方法に関し、特に柱状半
導体層にキャパシタとスイッチングトランジスタを設け
たメモリ装置の製造方法に関する。
ックRAM型のメモリ装置の製造方法に関し、特に柱状半
導体層にキャパシタとスイッチングトランジスタを設け
たメモリ装置の製造方法に関する。
本発明に係るメモリ装置の製造方法は、柱状突起部、
埋め込み層、キャパシタ電極、絶縁基台の形成後、柱状
突起部を設けた半導体基体を裏面から削って個別に分離
された半導体層を設け、さらに所要の配線等を行う。
埋め込み層、キャパシタ電極、絶縁基台の形成後、柱状
突起部を設けた半導体基体を裏面から削って個別に分離
された半導体層を設け、さらに所要の配線等を行う。
高集積化を実現するためのセル構造として、スタック
ト・キャパシタ構造のDRAMやトレンチ・キャパシタ構造
のDRAMが知られている。（例えば、「日経エレクトロニ
クス」、1985年６月３日号、209〜231頁、〔日経マグロ
ウヒル社発行〕参照）。
ト・キャパシタ構造のDRAMやトレンチ・キャパシタ構造
のDRAMが知られている。（例えば、「日経エレクトロニ
クス」、1985年６月３日号、209〜231頁、〔日経マグロ
ウヒル社発行〕参照）。
また、DRAMにおいて、そのスイッチングトランジスタ
（アクセストランジスタ）のチャンネル方向を基板主面
に対して垂直な方向とするセル構造も知られており、例
えば特開昭60−70758号公報に記載されるように半導体
メモリとその製造方法が知られている。
（アクセストランジスタ）のチャンネル方向を基板主面
に対して垂直な方向とするセル構造も知られており、例
えば特開昭60−70758号公報に記載されるように半導体
メモリとその製造方法が知られている。
ところが、トレンチ・キャパシタ構造のDRAMや上記公
報記載の技術では、基板の一部に溝を掘ったり、シリコ
ン基板と連続した電荷蓄積部を有すること等から、α線
によるエラーが生じやすい。スタックト・キャパシタ構
造のDRAMはα線によるエラーに強い構造であるが、反
面、段差等により、さらに高集積を図ることが難しくな
っている。
報記載の技術では、基板の一部に溝を掘ったり、シリコ
ン基板と連続した電荷蓄積部を有すること等から、α線
によるエラーが生じやすい。スタックト・キャパシタ構
造のDRAMはα線によるエラーに強い構造であるが、反
面、段差等により、さらに高集積を図ることが難しくな
っている。
そこで、本発明は、これらの課題に対して、α線によ
るエラーを防止し、且つ高集積化が容易に実現できる構
造のメモリ装置の製造方法を提供することを目的とす
る。
るエラーを防止し、且つ高集積化が容易に実現できる構
造のメモリ装置の製造方法を提供することを目的とす
る。
上述の目的を達成するために、本発明は、絶縁基台上
にそれぞれ分離されて形成された複数の柱状半導体層
と、その柱状半導体層の側壁を誘電体膜を介して所定深
さまで埋めるキャパシタ電極と、そのキャパシタ電極上
であると共に上記柱状半導体層の側壁に、絶縁膜を介し
て形成されたスイッチングトランジスタのゲート電極を
有し、上記柱状半導体層の側壁部を少なくともチャンネ
ル領域と電荷蓄積部にするメモリ装置の製造方法であっ
て、半導体基板の一方の主面に複数の柱状突起部を形成
する工程と、上記柱状突起部を所定深さまで埋め込む埋
め込み層を形成する工程と、上記柱状突起部側壁に誘電
体膜を介して且つ埋め込み層上にキャパシタ電極を形成
する工程と、上記キャパシタ電極及び上記柱状突起部上
に絶縁基台を形成する工程と、上記半導体基体の他方の
主面から削って上記柱状突起部を個別に分離する工程
と、上記埋め込み層を除去して、上記柱状突起部の側壁
にゲート電極を形成する工程とを備えるものである。
にそれぞれ分離されて形成された複数の柱状半導体層
と、その柱状半導体層の側壁を誘電体膜を介して所定深
さまで埋めるキャパシタ電極と、そのキャパシタ電極上
であると共に上記柱状半導体層の側壁に、絶縁膜を介し
て形成されたスイッチングトランジスタのゲート電極を
有し、上記柱状半導体層の側壁部を少なくともチャンネ
ル領域と電荷蓄積部にするメモリ装置の製造方法であっ
て、半導体基板の一方の主面に複数の柱状突起部を形成
する工程と、上記柱状突起部を所定深さまで埋め込む埋
め込み層を形成する工程と、上記柱状突起部側壁に誘電
体膜を介して且つ埋め込み層上にキャパシタ電極を形成
する工程と、上記キャパシタ電極及び上記柱状突起部上
に絶縁基台を形成する工程と、上記半導体基体の他方の
主面から削って上記柱状突起部を個別に分離する工程
と、上記埋め込み層を除去して、上記柱状突起部の側壁
にゲート電極を形成する工程とを備えるものである。
本発明に係るメモリ装置の製造方法では、予め半導体
基体を用いて柱状突起部を形成しておき、その半導体基
体を埋め込み層、キャパシタ電極の形成後に削って分離
する構造としているため、各柱状突起部は完全に分離さ
れる。各柱状突起部を削って分離する際の支持は、絶縁
基台によって行われ、これがそのままα線対策に有効で
ある。埋め込み層の柱状突起部を埋め込む深さは、スイ
ッチングトランジスタの領域を決める要素となる。ま
た、その埋め込み層の上部にキャパシタ電極を形成する
ことで、分離された柱状突起部からなる柱状半導体層の
側壁部でチャンネル領域と電荷蓄積部が連続したものと
なる。
基体を用いて柱状突起部を形成しておき、その半導体基
体を埋め込み層、キャパシタ電極の形成後に削って分離
する構造としているため、各柱状突起部は完全に分離さ
れる。各柱状突起部を削って分離する際の支持は、絶縁
基台によって行われ、これがそのままα線対策に有効で
ある。埋め込み層の柱状突起部を埋め込む深さは、スイ
ッチングトランジスタの領域を決める要素となる。ま
た、その埋め込み層の上部にキャパシタ電極を形成する
ことで、分離された柱状突起部からなる柱状半導体層の
側壁部でチャンネル領域と電荷蓄積部が連続したものと
なる。
〔実施例〕 本発明の具体的な実施例を図面を参照しながら説明す
る。
る。
まず、本発明方法によって製造されるメモリ装置を説
明すると、このメモリ装置は、略角柱状の柱状半導体層
の側壁にスイッチングトランジスタのチャンネル領域と
キャパシタの電荷蓄積埋を設けたものである。
明すると、このメモリ装置は、略角柱状の柱状半導体層
の側壁にスイッチングトランジスタのチャンネル領域と
キャパシタの電荷蓄積埋を設けたものである。
その構造は、第１図に示すように、シリコン酸化層か
らなる絶縁基台10上に、キャパシタ電極３及び誘電体膜
４を介して、マトリクス状に配列され化埋つ個々に分離
された柱状半導体層１を有している。この柱状半導体層
１は断面が略矩形とされたｐ型の半導体領域である。各
柱状半導体層１は所要の深さd0だけ埋め込まれるように
誘電体層４に底部及び側壁が被覆され、さらにその外側
をキャパシタ電極３が覆っている。そのキャパシタ電極
３は、各柱状半導体層１に共通の電極とされる。各柱状
半導体層１の内部は、単結晶の半導体層からなるが、そ
の底部及びその底部から所要の深さd0に亘る領域の側返
に、n+型の不純物拡散領域からなる電荷蓄積部２が形成
されている。この電荷蓄積部２は、誘電体層４を介して
キャパシタ電極３と対向し、電荷の蓄積から情報の記憶
が行われる。キャパシタ電極３の上面には、スイッチン
グトランジスタのゲート電極６と分離するための絶縁膜
５が形成され、この絶縁膜５は上記誘電体層４と上記柱
状半導体層１の側壁で連続する。
らなる絶縁基台10上に、キャパシタ電極３及び誘電体膜
４を介して、マトリクス状に配列され化埋つ個々に分離
された柱状半導体層１を有している。この柱状半導体層
１は断面が略矩形とされたｐ型の半導体領域である。各
柱状半導体層１は所要の深さd0だけ埋め込まれるように
誘電体層４に底部及び側壁が被覆され、さらにその外側
をキャパシタ電極３が覆っている。そのキャパシタ電極
３は、各柱状半導体層１に共通の電極とされる。各柱状
半導体層１の内部は、単結晶の半導体層からなるが、そ
の底部及びその底部から所要の深さd0に亘る領域の側返
に、n+型の不純物拡散領域からなる電荷蓄積部２が形成
されている。この電荷蓄積部２は、誘電体層４を介して
キャパシタ電極３と対向し、電荷の蓄積から情報の記憶
が行われる。キャパシタ電極３の上面には、スイッチン
グトランジスタのゲート電極６と分離するための絶縁膜
５が形成され、この絶縁膜５は上記誘電体層４と上記柱
状半導体層１の側壁で連続する。
このメモリ装置の各セルのスイッチングトランジスタ
は、絶縁膜５の上部に形成され且つ柱状半導体層１を被
覆する誘電体層４の側壁に形成された導電体層をゲート
電極６とし、柱状半導体層１の電荷蓄積部２は一方のソ
ース・ドレイン領域として機能する。ゲート電極６は、
例えばポリシリコン層及び／又はシリサイド層等からな
るワード線であり、各柱状半導体層１の周囲を環状に囲
み且つ層間絶縁膜11に被覆されて各行毎に分離されてい
る。このトランジスタのチャンネル領域８は、電荷蓄積
部２の上部の柱状半導体層１の側壁であり、他方のソー
ス・ドレイン領域７は各柱状半導体層１の上端部に形成
されている。このソース・ドレイン領域７は電荷蓄積部
２と同じn+型の不純物拡散領域である。そのソース・ド
レイン領域７の表面は開口されてコンタクトホール９が
形成され、層間絶縁膜11の上部に設けられたピット線12
がそのコンタクトホール９を介して該ソース・ドレイン
領域７に接続する。ビット線12は、金属配線層であり、
図中断面内方向を延長方向としている。
は、絶縁膜５の上部に形成され且つ柱状半導体層１を被
覆する誘電体層４の側壁に形成された導電体層をゲート
電極６とし、柱状半導体層１の電荷蓄積部２は一方のソ
ース・ドレイン領域として機能する。ゲート電極６は、
例えばポリシリコン層及び／又はシリサイド層等からな
るワード線であり、各柱状半導体層１の周囲を環状に囲
み且つ層間絶縁膜11に被覆されて各行毎に分離されてい
る。このトランジスタのチャンネル領域８は、電荷蓄積
部２の上部の柱状半導体層１の側壁であり、他方のソー
ス・ドレイン領域７は各柱状半導体層１の上端部に形成
されている。このソース・ドレイン領域７は電荷蓄積部
２と同じn+型の不純物拡散領域である。そのソース・ド
レイン領域７の表面は開口されてコンタクトホール９が
形成され、層間絶縁膜11の上部に設けられたピット線12
がそのコンタクトホール９を介して該ソース・ドレイン
領域７に接続する。ビット線12は、金属配線層であり、
図中断面内方向を延長方向としている。
概ね上述の構造を有するメモリ装置は、１つのメモリ
セルの単位が１つの柱状半導体層１によって構成され、
しかも縦方向にチャンネル領域８を設け、このチャンネ
ル領域８と縦方向に重なって電荷蓄積部２が設けられる
ことから、その高集積化を図ることができる。また、こ
のように分離した柱状半導体層１は、絶縁基台10上に形
成されており、バルクの半導体基板を介したα線のエラ
ーの問題も解決される。また、高集積化を図る場合に
は、キャパシタの容量が問題となるが、ここに示すメモ
リ装置では、その柱状半導体層１の高さｈを大きく採る
ことで、電荷蓄積部２の寸法d0を大きくすることができ
る。このため、キャパシタの容量を大きくできる。ま
た、ビット線、ワード線の各配線層は、略平坦な絶縁膜
５上や層間絶縁膜11上に形成され、段切れの問題なく、
高集積化にも有利である。さらに、製造工程とも関連す
るが、ワード線であるゲート電極６は、柱状半導体層１
の段差によって、セルフアラインで設けることができ、
同時にリソグラフィの限界値以下の微細な線幅のものを
得ることができる。
セルの単位が１つの柱状半導体層１によって構成され、
しかも縦方向にチャンネル領域８を設け、このチャンネ
ル領域８と縦方向に重なって電荷蓄積部２が設けられる
ことから、その高集積化を図ることができる。また、こ
のように分離した柱状半導体層１は、絶縁基台10上に形
成されており、バルクの半導体基板を介したα線のエラ
ーの問題も解決される。また、高集積化を図る場合に
は、キャパシタの容量が問題となるが、ここに示すメモ
リ装置では、その柱状半導体層１の高さｈを大きく採る
ことで、電荷蓄積部２の寸法d0を大きくすることができ
る。このため、キャパシタの容量を大きくできる。ま
た、ビット線、ワード線の各配線層は、略平坦な絶縁膜
５上や層間絶縁膜11上に形成され、段切れの問題なく、
高集積化にも有利である。さらに、製造工程とも関連す
るが、ワード線であるゲート電極６は、柱状半導体層１
の段差によって、セルフアラインで設けることができ、
同時にリソグラフィの限界値以下の微細な線幅のものを
得ることができる。
上述のような構成を備えたメモリ装置を製造する本発
明方法を、以下、第２図ａ〜第２図ｆを参照しながら工
程に従って説明する。
明方法を、以下、第２図ａ〜第２図ｆを参照しながら工
程に従って説明する。
まず、第２図ａに示すように、半導体基体であるｐ型
のシリコン基板21を、略縦横の格子状にエッチングして
行き、ほぼ角柱形状の柱状突起部22を形成する。柱状突
起部22はｐ型のシリコン基板21の一方の主面でマトリク
ス状に設けられる。その高さｈはキャパシタの容量等を
決定する。柱状突起部22の間隔はリークが防止できる距
離であれば良い。
のシリコン基板21を、略縦横の格子状にエッチングして
行き、ほぼ角柱形状の柱状突起部22を形成する。柱状突
起部22はｐ型のシリコン基板21の一方の主面でマトリク
ス状に設けられる。その高さｈはキャパシタの容量等を
決定する。柱状突起部22の間隔はリークが防止できる距
離であれば良い。
次に、第２図ｂに示すように、高さｈの柱状突起部22
の所定深さd1まで埋め込み層23を埋め込む。これは、CV
D法よりシリコン酸化膜を形成し、その上部にレジスト
膜をコーティングして平坦化を図り、全面エッチバック
することで、所定深さd1まで埋め込んだ埋め込み層23が
得られる。このように柱状突起部22の所定深さd1まで埋
め込み層23を形成したところで、AsSG膜等からの拡散，
或いはイオン注入とアニールの組合せによって、上記柱
状突起部22の上部及び側壁にn+型の不純物拡散領域24を
形成する。このn+型の不純物拡散領域24が電荷蓄積部と
なる。
の所定深さd1まで埋め込み層23を埋め込む。これは、CV
D法よりシリコン酸化膜を形成し、その上部にレジスト
膜をコーティングして平坦化を図り、全面エッチバック
することで、所定深さd1まで埋め込んだ埋め込み層23が
得られる。このように柱状突起部22の所定深さd1まで埋
め込み層23を形成したところで、AsSG膜等からの拡散，
或いはイオン注入とアニールの組合せによって、上記柱
状突起部22の上部及び側壁にn+型の不純物拡散領域24を
形成する。このn+型の不純物拡散領域24が電荷蓄積部と
なる。
電荷蓄積部となるn+型の不純物拡散領域24を形成した
後、誘電体層25を形成する。誘電体層25は、表面の熱酸
化等により形成する。また、他の方法で誘電体層25を形
成しても良く、窒化膜等を形成しても良い。誘電体層25
の形成後、不純物を含有したポリシリコン層（DOPOS）2
6を柱状突起部22を被覆するように形成する。このポリ
シリコン層26は、キャパシタ電極として機能し、柱状突
起部22の上部では該柱状突起部22を被覆しても良く、あ
るいは柱状突起部22の上部ではこの柱状突起部22を被覆
しないで側壁のみ被覆するようにしても良い。そして、
第２図ｃに示すように、全面にシリコン酸化膜27をCVD
法等により厚く形成する。このシリコン酸化膜27が絶縁
基台となる。このシリコン酸化膜27上に、支持のため、
張り合わせによりシリコン基板やガラス基板等を設けて
も良い。
後、誘電体層25を形成する。誘電体層25は、表面の熱酸
化等により形成する。また、他の方法で誘電体層25を形
成しても良く、窒化膜等を形成しても良い。誘電体層25
の形成後、不純物を含有したポリシリコン層（DOPOS）2
6を柱状突起部22を被覆するように形成する。このポリ
シリコン層26は、キャパシタ電極として機能し、柱状突
起部22の上部では該柱状突起部22を被覆しても良く、あ
るいは柱状突起部22の上部ではこの柱状突起部22を被覆
しないで側壁のみ被覆するようにしても良い。そして、
第２図ｃに示すように、全面にシリコン酸化膜27をCVD
法等により厚く形成する。このシリコン酸化膜27が絶縁
基台となる。このシリコン酸化膜27上に、支持のため、
張り合わせによりシリコン基板やガラス基板等を設けて
も良い。
次に、第２図ｄに示すように、シリコン基板21を他方
の主面である裏面側から削る。その削る作業は、エッチ
ングによって行うことができるが、適宜グラインディン
グ、ラッピング、ポリッシング等の作業を組み合わせて
行っても良い。エッチングによって裏面から削り、埋め
込み層23の表面（底部）が現れたところで、シリコン基
板21の削る作業を停止する。これで柱状突起部22が個別
に分離されたことになる。そして、続いて埋め込み層23
を選択的に除去する。この除去でポリシリコン層26が露
出し、柱状突起部22の上部は、そのポリシリコン層26か
ら突出して露出することになる。なお、埋め込み層23は
完全に除去することを要しない。
の主面である裏面側から削る。その削る作業は、エッチ
ングによって行うことができるが、適宜グラインディン
グ、ラッピング、ポリッシング等の作業を組み合わせて
行っても良い。エッチングによって裏面から削り、埋め
込み層23の表面（底部）が現れたところで、シリコン基
板21の削る作業を停止する。これで柱状突起部22が個別
に分離されたことになる。そして、続いて埋め込み層23
を選択的に除去する。この除去でポリシリコン層26が露
出し、柱状突起部22の上部は、そのポリシリコン層26か
ら突出して露出することになる。なお、埋め込み層23は
完全に除去することを要しない。
次に、上記ポリシリコン層26の表面及び柱状突起部22
の露出した部分に表面酸化等によってシリコン酸化膜28
を形成する。このシリコン酸化膜28がスイッチングトラ
ンジスタのゲート酸化膜となり、更にそのゲート電極と
キャパシタ電極を分離する。次に、第２図ｅに示すよう
に、全面に不純物を含有するポリシリコン層29を堆積
し、そのポリシリコン層29をワード線となるようにパタ
ーニングする。このとき行方向に並ぶ柱状突起部22の間
にのみマスクを設け、エッチバックすることで、柱状突
起部22の段差を利用したゲート電極が形成される。全面
エッチバックしてから、ワード線をつなぐようにしても
良い。また、柱状突起部22の上面部には、スイッチング
トランジタのソース・ドレイン領域30がイオン注入等に
よって形成される。なお、ソース・ドレイン領域30の形
成は、ビット線のコンタクトホールを形成した時であっ
ても良い。
の露出した部分に表面酸化等によってシリコン酸化膜28
を形成する。このシリコン酸化膜28がスイッチングトラ
ンジスタのゲート酸化膜となり、更にそのゲート電極と
キャパシタ電極を分離する。次に、第２図ｅに示すよう
に、全面に不純物を含有するポリシリコン層29を堆積
し、そのポリシリコン層29をワード線となるようにパタ
ーニングする。このとき行方向に並ぶ柱状突起部22の間
にのみマスクを設け、エッチバックすることで、柱状突
起部22の段差を利用したゲート電極が形成される。全面
エッチバックしてから、ワード線をつなぐようにしても
良い。また、柱状突起部22の上面部には、スイッチング
トランジタのソース・ドレイン領域30がイオン注入等に
よって形成される。なお、ソース・ドレイン領域30の形
成は、ビット線のコンタクトホールを形成した時であっ
ても良い。
次に、第２図ｅに示すように、全面にAsSG,PSG等の層
間絶縁膜31を形成する。そして、各ピット線のコンタク
トのためのコンタクトホール32を各柱状突起部22に対し
て形成し、ソース・ドレイン領域30若しくは各柱状突起
部22の上面を露出する。次に、全面にAl配線層33を形成
し、このAl配線層33をパターニングしてビット線を形成
する。以下、シンタリング等を行いメモリ装置を完成す
る。
間絶縁膜31を形成する。そして、各ピット線のコンタク
トのためのコンタクトホール32を各柱状突起部22に対し
て形成し、ソース・ドレイン領域30若しくは各柱状突起
部22の上面を露出する。次に、全面にAl配線層33を形成
し、このAl配線層33をパターニングしてビット線を形成
する。以下、シンタリング等を行いメモリ装置を完成す
る。
上述の工程からなる本実施例のメモリ装置の製造方法
では、半導体基体としてのシリコン基板21に柱状突起部
22を設け、これを裏面から削って、個別の柱状半導体層
（第１図参照）を得ている。この時、裏面には支持のた
めのシリコン酸化膜27が形成されるが、これはそのまま
α線対策に用いることができる。また、製造の途中で、
埋め込み層23を柱状突起部22に対して埋め込んでおり、
この埋め込み層23を基準に、電荷蓄積部となるn+型の不
純物拡散領域24の側壁における寸法を定めたり、スイッ
チングトランジスタのゲート長やチャンネル長を定める
ことができる。また、柱状突起部22がポリシリコン層26
によって途中まで埋められた構造にもなる（第２図ｄ参
照）ので、段差を利用したワード線（ゲート電極）の形
成や平坦化した層間絶縁膜31上でのビット線の配線が可
能となる。
では、半導体基体としてのシリコン基板21に柱状突起部
22を設け、これを裏面から削って、個別の柱状半導体層
（第１図参照）を得ている。この時、裏面には支持のた
めのシリコン酸化膜27が形成されるが、これはそのまま
α線対策に用いることができる。また、製造の途中で、
埋め込み層23を柱状突起部22に対して埋め込んでおり、
この埋め込み層23を基準に、電荷蓄積部となるn+型の不
純物拡散領域24の側壁における寸法を定めたり、スイッ
チングトランジスタのゲート長やチャンネル長を定める
ことができる。また、柱状突起部22がポリシリコン層26
によって途中まで埋められた構造にもなる（第２図ｄ参
照）ので、段差を利用したワード線（ゲート電極）の形
成や平坦化した層間絶縁膜31上でのビット線の配線が可
能となる。
なお、上述の実施例においては、柱状半導体層１、柱
状突起部22の形状を角柱にしたが、これに限定されず、
他の柱状のものでも良い。また、埋め込み層23は、リフ
ロー膜や有機膜等のものでも可能である。ゲート電極も
ポリシリコン層に限定されず、シリサイド、ポリサイド
構造等でも良く、ビット線もAl配線層33に材料限定され
ない。
状突起部22の形状を角柱にしたが、これに限定されず、
他の柱状のものでも良い。また、埋め込み層23は、リフ
ロー膜や有機膜等のものでも可能である。ゲート電極も
ポリシリコン層に限定されず、シリサイド、ポリサイド
構造等でも良く、ビット線もAl配線層33に材料限定され
ない。
上述したように、本発明方法によって製造されたメモ
リ装置は、その柱状半導体層が、それぞれ分離されて絶
縁基台上に形成されるため、α線の悪影響を防止でき
る。また、同時に柱状半導体層を用いて電荷蓄積部や基
板に垂直な方向のチャンネル領域を有しており、その高
集積化に好適となる。また、柱状半導体層のサイズに応
じて蓄積される電荷量を増やすこともでき、平坦な構造
でビット線，ワード線を形成するのが容易である。そし
て、本発明に係るメモリ装置の製造方法では、上述の特
徴を有するメモリ装置を確実に製造することができ、特
にメモリ装置の微細化を図った場合に有効である。
リ装置は、その柱状半導体層が、それぞれ分離されて絶
縁基台上に形成されるため、α線の悪影響を防止でき
る。また、同時に柱状半導体層を用いて電荷蓄積部や基
板に垂直な方向のチャンネル領域を有しており、その高
集積化に好適となる。また、柱状半導体層のサイズに応
じて蓄積される電荷量を増やすこともでき、平坦な構造
でビット線，ワード線を形成するのが容易である。そし
て、本発明に係るメモリ装置の製造方法では、上述の特
徴を有するメモリ装置を確実に製造することができ、特
にメモリ装置の微細化を図った場合に有効である。
第１図は本発明方法によって製造されるメモリ装置の一
例を示す要部断面図であり、第２図ａ〜第２図ｆは本発
明のメモリ装置の製造方法の一例をその工程に従って説
明するためのそれぞれ工程断面図である。 21……シリコン基板 22……柱状突起部 23……埋め込み層 24……n+型の不純物拡散領域 25……誘電体層 26,29……ポリシリコン層 27,28……シリコン酸化膜 30……ソース・ドレイン領域 31……層間絶縁膜 33……Al配線層
例を示す要部断面図であり、第２図ａ〜第２図ｆは本発
明のメモリ装置の製造方法の一例をその工程に従って説
明するためのそれぞれ工程断面図である。 21……シリコン基板 22……柱状突起部 23……埋め込み層 24……n+型の不純物拡散領域 25……誘電体層 26,29……ポリシリコン層 27,28……シリコン酸化膜 30……ソース・ドレイン領域 31……層間絶縁膜 33……Al配線層
Claims (1)
- 【請求項１】半導体基体の一方の主面に複数の柱状突起
部を形成する工程と、 上記柱状突起部を所定深さまで埋め込む埋め込み層を形
成する工程と、 上記柱状突起部側壁に誘電体膜を介して且つ埋め込み層
上にキャパシタ電極を形成する工程と、 上記キャパシタ電極及び上記柱状突起部上に絶縁基台を
形成する工程と、 上記半導体基体の他方の主面から削って上記柱状突起部
を個別に分離する工程と、 上記埋め込み層を除去して、上記柱状突起部の側壁にゲ
ート電極を形成する工程とを備えてなるメモリ装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63206120A JP2754584B2 (ja) | 1988-08-19 | 1988-08-19 | メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63206120A JP2754584B2 (ja) | 1988-08-19 | 1988-08-19 | メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254961A JPH0254961A (ja) | 1990-02-23 |
| JP2754584B2 true JP2754584B2 (ja) | 1998-05-20 |
Family
ID=16518125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63206120A Expired - Fee Related JP2754584B2 (ja) | 1988-08-19 | 1988-08-19 | メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754584B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831568B2 (ja) * | 1989-03-27 | 1996-03-27 | 沖電気工業株式会社 | 半導体記憶装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606857B2 (ja) * | 1987-12-10 | 1997-05-07 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
-
1988
- 1988-08-19 JP JP63206120A patent/JP2754584B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254961A (ja) | 1990-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |