JPH06105767B2 - メモリ・アレイ - Google Patents

メモリ・アレイ

Info

Publication number
JPH06105767B2
JPH06105767B2 JP62195437A JP19543787A JPH06105767B2 JP H06105767 B2 JPH06105767 B2 JP H06105767B2 JP 62195437 A JP62195437 A JP 62195437A JP 19543787 A JP19543787 A JP 19543787A JP H06105767 B2 JPH06105767 B2 JP H06105767B2
Authority
JP
Japan
Prior art keywords
capacitor
trench
memory array
region
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62195437A
Other languages
English (en)
Other versions
JPS63122162A (ja
Inventor
ドナルド・マクアルピン・ケニイ
Original Assignee
インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション filed Critical インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション
Publication of JPS63122162A publication Critical patent/JPS63122162A/ja
Publication of JPH06105767B2 publication Critical patent/JPH06105767B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、１デバイス・セルを組み込んだメモリ・アレ
イにおけるメモリ・セル相互間の絶縁分離に関する。
B.従来技術 集積回路の利用が飛躍的に拡大するにつれて種々の型の
半導体メモリ装置が開発されてきた。本発明の半導体メ
モリの型は、記憶ビツトがキヤパシタ構造中に貯えられ
るようなダイナミツク・メモリ・セル型である。更に詳
しくは、本発明は半導体トレンチ・キヤパシタ・セルを
組み込んだ１デバイス・メモリ・セルに関し、この型の
メモリ装置は、キヤパシタ・セルの面積を大きくし、キ
ヤパシタ容量を大きくし、より高密度のメモリ・アレイ
を構成することが容易である。
半導体トレンチ及び記憶キヤパシタについては、例え
ば、以下の如き構造が知られている。
米国特許第4238278号には、半導体基板表面から内部へ
向つて浅く及び深く形成された酸化物素子分離層のトレ
ンチが示されている。浅い素子分離トレンチ及び深い素
子分離トレンチにおいては、トレンチの全壁に沿つて厚
い酸化物素子分離層が用いられている。
IBM技術公開誌Vo1.27,No11及びVo1.28,No.6には、埋設
型酸化物（ROX:Recessed Oxide）が隣接するトレンチ・
キヤパシタ・セルの間に形成されている構造が示されて
いる。第１図に示した従来技術では、半導体基板10はP+
基板20とその上のN-ウエル30とから成つている。基板10
の表面にはP+ソース拡散領域50、ゲート電極60、及びP+
ドレイン拡散領域70から成るトランジスタが形成され、
ゲート電極60は薄い絶縁層15により基板10から絶縁され
ている。図中、ソース領域50の左には埋設型酸化物素子
間分離層99が形成され、この分離層99により他のメモリ
・アレイ回路（図示しないワード線やビツト線等）が支
持されたり分離されたりしている。ドレイン領域70の下
方にはトレンチ・キヤパシタ・セル40が示されている。
トレンチ・キヤパシタ・セル40は周壁面に薄い絶縁層90
が配置されたトレンチ（溝部）を有し、トレンチにはド
ープされたポリシリコン80が充填されている。ポリシリ
コン物質80は導電性物質であり、それは薄い絶縁層90に
より基板10から絶縁された電極として機能することがで
きる。トレンチ・キヤパシタ・セル40がポリシリコン物
質80中に電荷を貯めることができ、その結果、キヤパシ
タとして働くことができる。
トレンチ・キヤパシタ・セル40の右側には、隣りのトレ
ンチ・キヤパシタ・セル110が形成されている。トレン
チ・キヤパシタ・セル110は薄い絶縁物層130を有し、そ
の内部はポリシリコン物質120により充填されている。
これらの半導体トレンチ・キヤパシタ・セル40及び110
は離れて配置され且つ埋設型酸化物（ROX）分離層100に
より互いに分離されている。隣接するトレンチ・キヤパ
シタ・セル40及び110が互いに離隔して配置され且つ絶
縁されていなければならないのは、もしセル40及び110
が十分に絶縁されていないと、各トレンチ・キヤパシタ
とその隣接した半導体能動領域との間に寄生容量結合が
形成されて種々の電気的な悪影響が生じるからである。
上述の手法によれば電気的相互作用が無く、誤差動作問
題の無いような構造のトレンチ・キヤパシタ・セルが得
られるが、高密度に形成できない。半導体基板上のダイ
ナミツク・メモリ・セルの数が100万を越えると、各ダ
イナミツク・メモリ・セルの１つ１つに用いられる基板
表面の面積は極めて制限される。
第１図において、ROX領域99及び100のような基板表面部
の素子分離領域は、その幅が広く且つその数が多いの
で、全チツプ表面積の可成りのパーセントを占めること
になる。このような素子分離領域で費される総量を、隣
接するメモリ・セルに保持される電荷の完全性を維持し
たまま、減少させることは好ましいことができる。
C.発明が解決しようとする問題点 本発明の主な目的は、より狭い間隔で隣接させることの
可能な１デバイス・セルを有するメモリ・アレイを提供
することである。
本発明の他の目的は、より広い面積のトレンチ・キャパ
シタを組み込むことが可能なメモリ・アレイを提供する
ことである。
本発明の他の目的は、トレンチ・キヤパシタの溝内部に
素子分離構造を有するメモリ・アレイを提供することで
ある。
D.問題点を解決するための手段 本発明によれば、トレンチ・キヤパシタと基板表面に沿
つて配置されたアクセス用の横型電界効果トランジスタ
とより成る１デバイス・メモリ・セルを行列状に配列し
たメモリ・アレイにおいて、均一断面の溝の内側壁を上
下に二分し、その下部内側壁には、薄い絶縁層を設けて
通常の電荷蓄積機能を達成する一方、上部内側壁には、
厚い絶縁層を設け、その際、隣接セルに対向する内側壁
の絶縁層が基板表面にまで延びて隣接セルからの電気的
相互干渉作用を遮断する絶縁分離機能を達成するという
二重の機能を溝内側壁が備えている点に特徴がある。特
に隣接セルとの分離のための厚い絶縁層がキヤパシタ用
の均一断面の縦溝の上部の内周側壁から中心に向つて突
出した形態で形成されているため、キヤパシタの縦溝に
近接して隣接セルを配置することが可能になり、集積度
が向上する。
本発明の構成は、次の通りである。
1.半導体基板表面から内部に向つて略々垂直に延びてい
る均一な断面の縦溝の上部内側壁に沿つて厚い上部絶縁
層を設けると共に該縦溝を下部内側壁及び内底壁に沿つ
て薄い下部絶縁層を設け、該絶縁層で囲まれた内部空間
を導電性材料で充填してその充填材料の上面が露出した
トレンチ・キヤパシタを構成し；該キヤパシタの露出充
填材料と結合したソース領域（又はドレイン領域）、ゲ
ート電極を含むチヤネル領域及びドレイン領域（又はソ
ース領域）から成る多数の横型電界効果トランジスタを
基板表面に沿つて列状に配置し；各トランジスタの対応
するドレイン領域（又はソース領域）及びゲート電極を
列状及び行状に配列された各ビツト線及びワード線に接
続して１デバイス・セルのメモリ・アレイであつて： １つのメモリ・セルのトレインチ・キヤパシタの上記上
部絶縁層は、隣接した列のメモリ・セルのトランジスタ
能動領域に対向した内側壁位置においては、その能動領
域との間の漏洩電流路の形成を防止するよう上記溝内部
において基板表面にまで達成するように延びている事を
特徴とする上記メモリ・アレイ。
2.上記トレンチ・キヤパシタは、ワード線に沿つて又は
これと交差する方向に長辺を有する実質的に矩形状断面
を有する特許請求の範囲第１項記載のメモリ・アレイ。
3.上記トランジスタ能動領域がチヤネルである特許請求
の範囲第１項記載のメモリ・アレイ、 4.上記トレンチ・キヤパシタの断面が実質的に矩形状で
あり、その短辺が隣接メモリ・セル列のトランジスタの
チヤネルに沿つて近接して配置されている特許請求の範
囲第１項記載のメモリ・アレイ。
E.実施例 次に、本発明を良好な実施例について説明する。先ず、
ワード線に直角な方向（即ち、ビツト線）に沿つて断面
図である第２図を参照して本発明のメモリ・セルに組み
込むトレンチ・キヤパシタを説明する。半導体基板210
はP+基板220と、その上に形成されたN-ウエル230と、か
ら構成されている。半導体基板210の表面には、P+ドレ
イン拡散領域250、ゲート電極260、及びP+ソース拡散領
域270から成るトランジスタが形成されている。ゲート
電極260及び半導体基板210間の絶縁層及びドレイン拡散
領域250とソース拡散領域270との上部の絶縁層は、図
中、単一の薄い絶縁層215として示めされている。ドレ
イン領域250の左側には埋設型の（窪んだ）酸化物層299
が示され、この酸化物層299は他のメモリ・アレイ回路
（例えば、図示しないワード線やビツト線等）を支持及
び絶縁するために利用される得る。ソース領域270の隣
りには、本発明の半導体トレンチ・キヤパシタ・セル24
0が示されている。半導体トレンチ・キヤパシタ・セル2
40は薄い絶縁層290により半導体基板210から絶縁され、
そのセルの上部は、内周側壁から中心に向つて張出して
いる厚い絶縁層340及び360により囲まれていて、隣接し
た行のメモリ・セルのトランジスタのチヤネルに対して
絶縁分離されている。半導体トレンチ・キヤパシタ・セ
ル310も薄い絶縁層330により半導体基板210から絶縁さ
れ、厚い素子分離層380及び390により隣接する行のメモ
リ・セルのトランジスタのチヤネルから絶縁されてい
る。両トレンチ・キヤパシタ・セル240及び310はＰ＋ド
ープされた導電性ポリシリコン280及び320の各々により
充填されている。なお、前記素子分離層340、360、38
0、390の厚さは、例えば、少なくとも75nmである。
ここで、本発明と第１図の従来技術とを比較すると、本
発明では、第１図の従来技術のように隣接するトレンチ
・キヤパシタ・セル同志をROX層100だけで分離（絶縁）
するのではなく、隣接した行のメモリ・セルの能動領域
との分離のための構造がトレンチ内部に、設けられてい
ることに留意されたい。この分離構造をトレンチの側壁
にセルフ・アラインとして形成することにより、隣接し
たメモリ・セルのトランジスタの能動領域であるチヤネ
ルからトレンチ・キヤパシタを分離するための余分のチ
ツプ表面積というものが不要となる。トレンチの内側壁
から中心に突出した厚い絶縁層によりキヤパシタと能動
領域間分離が行なわれるので、トレンチをチヤネルによ
り一層近接して配置することが可能となる。このことに
より、トレイチ・キヤパシタの面積拡大、それにより電
荷貯蔵容量の増大が可能となる。
ビツト線に沿つた断面図である第１図と第２図との比較
だけでは本発明の利点が直接的に示されているとは言え
ないが、後述するように、ワード線方向に沿つた断面図
である第4A、4B図と第5A、5B図との比較により、キヤパ
シタと隣接トランジスタとの間隔が本発明により非常に
減少させられていることが分かる。
第3A図には、本発明によりメモリ・セルに組み込むトレ
ンチ・キヤパシタ・セルの製法の最初の段階が示されて
いる。半導体基板210はＰ基板部220とＮウエル230とか
ら構成され、この基板210の上には通常の方法、例えば
酸化膜成長あるいはCVDにより、薄い絶縁層215が形成さ
れている。
第3B図には、次の段階が示されている。マスク用酸化物
層550が薄い絶縁層215の上に形成され、次いで、トレン
チ（溝）560が半導体基板210中に形成されるようにパタ
ーン化される。トレンチ560は、例えば塩素ガス中でのR
EIのような、通常の方法により形成される。トレンチ56
0は底壁655と側壁650とにおり画成され、側壁650は上部
側壁部660と下部側壁部670とから構成されている。これ
らの壁650、655は以下のような構成である。即ち、好ま
しい実施例においては、上部側壁部660は、側壁650の約
10〜約20％を占め、下部側壁部670は側壁650の約80〜約
90％を占めている。
なお、図には、簡単化のために各部が矩形されて示され
ているが、本発明はこのような形状により制限されな
い。実際にはトレインチの底部が丸みを帯びた形状であ
つたりする。この場合、縦壁が側壁に対応し、丸みを帯
びた底部が底壁に対応する。
第3C図には次の段階が示され、薄い絶縁層290が側壁650
に沿つて形成されている。この絶縁層290は、例えば酸
化膜成長あるいはCVDのような、通常の方法により成長
され得る。この絶縁層290は、酸化シリコン、窒化シリ
コン、あるいはこれらの組み合せにより構成されてもよ
い。次に、第3D図に示されるように、トレンチ560内に
はポリシリコン580が充填される。ポリシリコン580には
ボロンがドープされ、最終的な半導体トレンチ・キヤパ
シタ構造において電荷の貯蔵が容易に行なわれるように
P+導電物質となっている。ここで、ポリシリコン（充填
物）580は薄い絶縁層290により基板210から絶縁されて
いる。
ポリシリコン580によりトレンチ560が充填された後、ポ
リシリコン580の一部がトレンチ560から除去されて、上
部側壁660が露出される。ポリシリコン580の露出上面が
下部側壁670の最高位置になる。第3E図にも示されるよ
うに、好ましい実施例においては、ポリシリコン580は
トレンチ560の80％を占める下側側壁の位置に残存して
いる。この個所までポリシリコン580が除去された後、
厚い素子分離層340及び360が上部側壁660に沿つて形成
される。素子分離層340及び360は、CVD法等を用いて、
酸化シリコン等の酸化物層より形成される。好ましい実
施例において、素子分離層340及び360は上部側壁部に沿
つて約150nmの厚さだけ形成されている。これらの素子
分離層340及び360は、トレンチ内に形成された素子分離
構造であるが、第１図の従来構造のROX層100と同様の素
子分離作用を有する。
第3F図に示されるように、次には、ホトレジスト層700
が、トレンチ560を含む半導体基板210の表面に形成され
る。ホトレジスト層700が露光及び現像されて厚い素子
分離層360及び薄い絶縁層290の一部が露出され、これら
露出部分は除去される。この除去処理は、例えばガス中
ではRIEのように、通常の方法によつて実行され得る。
素子分離層360及び絶縁層290の一部が除去された後、ホ
トレジスト層700も除去される。第3G図に示される段階
は、ソース拡散領域270とトレンチ内部のポリシリコン
とを接続する「埋没型コンタクト」の形成に用いられ
る。米国特許第626512号に示されるように、このマスク
段階は、ソース拡散領域とトレンチ頂部とを接続する
「橋型コンタクト」を形成するために基板の頂部に分離
した導電層を設けることとすれば、省略できる。ただ
し、本発明では、「埋没型コンタクト」及び「橋型コン
タクト」の双方が適用可能である。
しかしながら、図示の実施例の埋没型コンタクトが、橋
型コンタクトを形成するよりも簡単であり、平坦化にも
適し、好ましい。ホトレジスト層700が取り除かれた
後、トレンチ560の上部にポリシリコン800が再び充填さ
れる（第3G図）。
トレンチ560の上部が充填されてマスク用酸化物層550が
取り除かれると、ポリシリコン800の頂部表面が除去
（平坦化）されてシリコン基板210の表面レベルよりも
少しだけ低いレベルとされる（第3H図）。ポリシリコン
800の頂部が基板210の表面よりも少しだけ低くされた
後、厚い素子分離層350がトレンチ560の頂部に沿つて形
成される。好ましい実施例において、素子分離層350の
厚さは約150nmである。もし「橋型コンタクト」が用い
られるのであれば、導電性物質が橋型コンタクトを形成
するよう堆積及びパターン形成され、その上に素子分離
層350が堆積される。素子分離層350の頂部を平坦化して
基板210と一致させてもよい。こうして、内部に素子分
離構造340及び360を有するトレンチ・キヤパシタ・セル
構造が得られる。
第２図中のトランジスタの製法は通常の方法で良い。ド
レイン拡散領域を画成するようP+ドーパントをドライブ
するアニール・サイクルの期間中に、ポリシリコン800
からドーパント・イオンが隣接する基板部中に拡散して
ソース拡散領域270を画定する。「埋没型コンタクト」
は、互いに接触状態にあるソース拡散領域270とポリシ
リコン800により構成されている。
第4A図には、従来の埋込み型酸化物素子分離手法を用い
た場合に半導体基板400上に形成されてダイナミツク・
メモリ・アレイが示されている。図中、点線によりハツ
チングを行つた２つの領域405及び410は２つのメモリ・
セル・キヤパシタを表わしている。図中、左右に走る線
415及び420はワード線である。これらのワード線415及
び420はポリシリコンより形成され、第１図のゲート電
極60を構成している。ワード線415及び420は酸化物層に
より半導体基板の表面から絶縁されている。また、図
中、上下に延びる線425及び430はビツト線であり、これ
らは通常、メタル材であり、もう１つの酸化物層により
半導体基板の表面から絶縁されている。ワード線415と
ビツト線425とがメモリ・セル・キヤパシタ410に関係
し、ワード線420とビツト線430とがメモリ・セル・キヤ
パシタ405に関係する。このように、隣接するメモリ・
セルはワード線及びビツト線に対してずれた位置関係で
接続されている。ワード線及びデータ線の操作は重要で
ないので説明を省略するが、ワード線及びデータ線の図
示による説明は従来のROX手法を用いる場合のセル間隔
を観る上で重要である。特に、従来のROX手法では、メ
モリ・セル・キヤパシタ410と隣接メモリ・セルのトラ
ンジスタのゲート電極との間に保たれなければならない
ワード線420に沿つた最小距離d1が存在する。この最小
距離d1は、電気的相互作用（即ち、１つのメモリ・セル
のトレンチ・キヤパシタと隣接メモリ・セルの能動領域
であるチヤネル領域との間に寄生容量結合が形成され、
これらの間にリーク電流が流れるという相互作用）が起
らないようにするために不可欠である。この最小距離d1
により、第4A図に示されるように、半導体基板表面上の
面積の多くが費される。
第5A図には、本発明の一実施例が示され、第5A図では、
第4A図と同様の配置関係となるように、メモリ・セル・
キヤパシタ505及び510、ワード線515、及び520、ビツト
線525及び530が示されている。ワード線515及びビツト
線525はメモリ・セル・キヤパシタ510に関係し、ワード
線520及びビツト線530はメモリ・セル・キヤパシタ505
に関係している。また、メモリ・セル・キヤパシタ505
及び510はワード線515、520及びビツト線525、530に対
してずれた位置関係で接続されている。メモリ・セル・
キヤパシタ505及び510は本発明のトレンチ内部の素子分
離手法を用いて構成されている。第5A図から本発明の幾
つかの利点が容易に理解される。第１に、メモリ・セル
・キヤパシタの大きさが従来構造と比べて横方向に沿つ
て約３倍になつている。第4A図では正方形だが、第5A図
では横方向に長い長方形である。これは、この方向のRO
X領域が不要となつたためであり、これにより、電荷貯
蔵容量が増大する。
次に、メモリ・セル・キヤパシタ510と隣接メモリ・セ
ルのゲート電極との間の最小距離d2がほぼ零になる。即
ち、素子分離領域がキヤパシタの内側壁に対してセルフ
・アラインされるので、キヤパシタはリークを生じるこ
となく（即ち寄生容量結合が形成されることなく）隣接
する別のセルのFETのチヤネル領域（即ち、能動領域）
と近接することができる。実際、メモリ・セル・キヤパ
シタ510と隣接するメモリ・セルのゲート電極とはわず
かながらオーバーラツプすることができる。即ち、本発
明では半導体表面の面積を有効に活用することができ
る。ワード線に沿つた断面を示す第4B図と第5B図とを比
較する。第4B図中の間隔d1はゲート電極のチヤネル領域
をキヤパシタ410から絶縁するためのROX領域として示さ
れている。第5B図中には第4B図中のROXに相当する領域
は無く、キヤパシタ510は隣接メモリ・セルのトランジ
スタのゲート電極下のチヤネルに隣接している。チツプ
面積を費すROX領域がないので、キヤパシタ510は第4B図
中にキヤパシタ410よりもずつて幅広いものになる（即
ち、図中、左右方向により長い）。実際に、第5A図にお
いて、２つの長方形のキヤパシタ510の矩辺は隣接する
メモリ・セル・トランジスタのチヤネル領域に接してい
る。更に、第5A図において、トレンチ内を満すポリシリ
コンとFETのソース拡散領域とを接続させる没入型コン
タクト（即ち、トレンチを画定する側壁が部分的に取り
除かれた個所）は、トレンチの長辺のほぼ中央位置であ
り、隣接トランジスタのチヤネル領域から遥かに離れて
いる。
本発明の半導体トレンチ・キヤパシタ・セルはトレンチ
の内側壁にてセフル・アラインされたトレンチ内部の
（トレンチ内に没入された）素子分離構造を有するよう
形成されている。トレンチ内部に素子分離構造が形成さ
れているので、キヤパシタ・セルの大きさを大きくし、
高密度に実装されたメモリ・セル・アレイの構造とする
ことができる。
本発明のトレンチ・キヤパシタ構造を用いることによ
り、チツプ上での間隔を小さくしてセル面積を大きくす
るような前記以外のアレイ配置の実施例が構成可能であ
る。第5A図に示した実施例では、ROX領域は互いに隣接
するトレンチ・キヤパシタ間については今だ取り除かれ
てはいないが、第６図及び第８図の実施例では、そのよ
うなROX領域は除去されている。第６図において、キヤ
パシタ505A、510Aはワード線515A、520Aと直角に形成さ
れている。即ち、トレンチとトレンチとの間の間隔は、
ここでは、第5A図の場合のようにROX領域により定まる
のではなく、ソース拡散領域の間隔により定まる。第７
図には更に異なる実施例が示され、この実施例では、第
5A図のメタル・ビツト線525、530が拡散ビツト線525B、
530Bに置き換えられ、メタル・ワード線515が図中、中
央部を走つている。こっこでも、隣接キヤパシタ間にRO
X領域は設けられていない。
【図面の簡単な説明】
第１図は従来のトレンチ・キヤパシタ・セルのビツト線
に沿つた断面図、 第２図は本発明の一実施例のメモリ・アレイに組み込む
トレンチ・キヤパシタ・セルのビツト線方向の断面図、 第3A図乃至第3H図は前記実施例のキヤパシタ・セルの主
要な製造段階を示す部分断面図、 第4A図は第１図のトレンチ・キヤパシタ・セルが２列に
隣接して配置されたメモリ・セルの状態を示す平面図、 第4B図は第4A図のワード線方向のＡ−Ａ′線に従う矢視
断面図、 第5A図は前記実施例のトレンチ・キヤパシタ・セルが２
列に隣接して配置されたメモリ・セルの状態を示す平面
図、 第5B図は第5A図のワード線方向のＢ−Ｂ′線に従う矢視
断面図、 第６図及び第７図は各々、前記実施例以外の互いに異な
る実施例を示す平面図である。 200、299…埋込み型酸化物層（ROX）、210、500…半導
体基板、215…絶縁層、240、310…トレンチ・キヤパシ
タ・セル、250…ドレイン拡散領域、260…ゲート電極、
270…ドレイン拡散領域、290、330…薄い絶縁層、340、
350、360、380、390…厚い没入型の素子分離層、505、5
10、505A、510A、505B、510B…メモリ・セル・キヤパシ
タ、515、520…ワード線、525、530…ビツト線、550…
マスク用酸化物層、560…トレンチ、580…導電性物質の
一例としてのポリシリコン、650…側壁、655…底壁、66
0…上部側壁部、670…下部側壁部、700、800…ホトレジ
スト層。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体基板表面から内部に向つて略々垂直
    に延びている均一な断面の縦溝の上部内側壁に沿つて厚
    い上部絶縁層を設けると共に該縦溝の下部内側壁及び内
    底壁に沿つて薄い下部絶縁層を設け、該絶縁層で囲まれ
    た内部空間を導電性材料で充填してその充填材料の上面
    が露出したトレンチ・キヤパシタを構成し；該キヤパシ
    タの露出充填材料と結合したソース領域（又はドレイン
    領域）、ゲート電極を含むチヤネル領域及びドレイン領
    域（又はソース領域）から成る多数の横型電界効果トラ
    ンジスタを基板表面に沿つて列状に配置し；各トランジ
    スタの対応するドレイン領域（又はソース領域）及びゲ
    ート電極を列状及び行状に配列された各ビツト線及びワ
    ード線に接続した１デバイス・セルのメモリ・アレイで
    あつて： １つのメモリ・セルのトレンチ・キヤパシタの上記上部
    絶縁層は、隣接した列のメモリ・セルのトランジスタ能
    動領域に対向した内側壁位置においては、その能動領域
    との間の漏洩電流路の形成を防止するよう上記溝内部に
    おいて基板表面にまで達するように延びている事を特徴
    とする上記メモリ・アレイ。
  2. 【請求項２】上記トレンチ・キヤパシタは、ワード線に
    沿つて又はこれと交差する方向に長辺を有する実質的に
    矩形状断面を有する特許請求の範囲第１項記載のメモリ
    ・アレイ。
  3. 【請求項３】上記トランジスタ能動領域がチヤネルであ
    る特許請求の範囲第１項記載のメモリ・アレイ、
  4. 【請求項４】上記トレンチ・キヤパシタの断面が実質的
    に矩形状であり、その短辺が隣接メモリ・セル列のトラ
    ンジスタのチヤネルに沿つて近接して配置されている特
    許請求の範囲第１項記載のメモリ・アレイ。
JP62195437A 1986-10-31 1987-08-06 メモリ・アレイ Expired - Lifetime JPH06105767B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/925,570 US4801988A (en) 1986-10-31 1986-10-31 Semiconductor trench capacitor cell with merged isolation and node trench construction
US925570 1986-10-31

Publications (2)

Publication Number Publication Date
JPS63122162A JPS63122162A (ja) 1988-05-26
JPH06105767B2 true JPH06105767B2 (ja) 1994-12-21

Family

ID=25451925

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62195437A Expired - Lifetime JPH06105767B2 (ja) 1986-10-31 1987-08-06 メモリ・アレイ

Country Status (5)

Country Link
US (1) US4801988A (ja)
EP (1) EP0265616B1 (ja)
JP (1) JPH06105767B2 (ja)
BR (1) BR8705231A (ja)
DE (1) DE3788499T2 (ja)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900003262B1 (ko) * 1987-04-30 1990-05-12 삼성전자 주식회사 반도체 장치의 제조방법
US4912535A (en) * 1987-08-08 1990-03-27 Mitsubishi Denki Kabushiki Kaisha Trench type semiconductor memory device having side wall contact
JPH0821685B2 (ja) * 1988-02-26 1996-03-04 株式会社東芝 半導体メモリの製造方法
US5225363A (en) * 1988-06-28 1993-07-06 Texas Instruments Incorporated Trench capacitor DRAM cell and method of manufacture
US5105245A (en) * 1988-06-28 1992-04-14 Texas Instruments Incorporated Trench capacitor DRAM cell with diffused bit lines adjacent to a trench
KR910007181B1 (ko) * 1988-09-22 1991-09-19 현대전자산업 주식회사 Sdtas구조로 이루어진 dram셀 및 그 제조방법
US5134616A (en) * 1990-02-13 1992-07-28 International Business Machines Corporation Dynamic ram with on-chip ecc and optimized bit and word redundancy
US5307356A (en) * 1990-04-16 1994-04-26 International Business Machines Corporation Interlocked on-chip ECC system
US5064777A (en) * 1990-06-28 1991-11-12 International Business Machines Corporation Fabrication method for a double trench memory cell device
US5034787A (en) * 1990-06-28 1991-07-23 International Business Machines Corporation Structure and fabrication method for a double trench memory cell device
JP3128834B2 (ja) * 1991-01-28 2001-01-29 日本電気株式会社 半導体装置
JP2819520B2 (ja) * 1991-05-07 1998-10-30 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｄｒａｍセル
JPH05225798A (ja) * 1991-08-14 1993-09-03 Internatl Business Mach Corp <Ibm> メモリシステム
JP2994110B2 (ja) * 1991-09-09 1999-12-27 株式会社東芝 半導体記憶装置
US5255224A (en) * 1991-12-18 1993-10-19 International Business Machines Corporation Boosted drive system for master/local word line memory architecture
JPH07112049B2 (ja) * 1992-01-09 1995-11-29 インターナショナル・ビジネス・マシーンズ・コーポレイション ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法
US5250829A (en) * 1992-01-09 1993-10-05 International Business Machines Corporation Double well substrate plate trench DRAM cell array
US5264716A (en) * 1992-01-09 1993-11-23 International Business Machines Corporation Diffused buried plate trench dram cell array
US5528062A (en) * 1992-06-17 1996-06-18 International Business Machines Corporation High-density DRAM structure on soi
JPH0799771B2 (ja) * 1992-06-26 1995-10-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 皮膜中の応力を制御する方法
US5365097A (en) * 1992-10-05 1994-11-15 International Business Machines Corporation Vertical epitaxial SOI transistor, memory cell and fabrication methods
US5434109A (en) * 1993-04-27 1995-07-18 International Business Machines Corporation Oxidation of silicon nitride in semiconductor devices
US5422294A (en) * 1993-05-03 1995-06-06 Noble, Jr.; Wendell P. Method of making a trench capacitor field shield with sidewall contact
JP3480745B2 (ja) * 1993-09-16 2003-12-22 株式会社東芝 半導体装置の製造方法
US5360758A (en) * 1993-12-03 1994-11-01 International Business Machines Corporation Self-aligned buried strap for trench type DRAM cells
US5448090A (en) * 1994-08-03 1995-09-05 International Business Machines Corporation Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction
US5627092A (en) * 1994-09-26 1997-05-06 Siemens Aktiengesellschaft Deep trench dram process on SOI for low leakage DRAM cell
US5508542A (en) * 1994-10-28 1996-04-16 International Business Machines Corporation Porous silicon trench and capacitor structures
US5936271A (en) * 1994-11-15 1999-08-10 Siemens Aktiengesellschaft Unit cell layout and transfer gate design for high density DRAMs having a trench capacitor with signal electrode composed of three differently doped polysilicon layers
US5895255A (en) * 1994-11-30 1999-04-20 Kabushiki Kaisha Toshiba Shallow trench isolation formation with deep trench cap
US5545581A (en) * 1994-12-06 1996-08-13 International Business Machines Corporation Plug strap process utilizing selective nitride and oxide etches
US5641694A (en) * 1994-12-22 1997-06-24 International Business Machines Corporation Method of fabricating vertical epitaxial SOI transistor
US6252267B1 (en) 1994-12-28 2001-06-26 International Business Machines Corporation Five square folded-bitline DRAM cell
US5576566A (en) * 1995-04-13 1996-11-19 International Business Machines Corporation Semiconductor trench capacitor cell having a buried strap
US5545583A (en) * 1995-04-13 1996-08-13 International Business Machines Corporation Method of making semiconductor trench capacitor cell having a buried strap
US5885425A (en) * 1995-06-06 1999-03-23 International Business Machines Corporation Method for selective material deposition on one side of raised or recessed features
US5731941A (en) * 1995-09-08 1998-03-24 International Business Machines Corporation Electrostatic discharge suppression circuit employing trench capacitor
US5908310A (en) 1995-12-27 1999-06-01 International Business Machines Corporation Method to form a buried implanted plate for DRAM trench storage capacitors
US5684313A (en) * 1996-02-20 1997-11-04 Kenney; Donald M. Vertical precharge structure for DRAM
US5656535A (en) * 1996-03-04 1997-08-12 Siemens Aktiengesellschaft Storage node process for deep trench-based DRAM
US5684314A (en) * 1996-03-18 1997-11-04 Kenney; Donald M. Trench capacitor precharge structure and leakage shield
US20050036363A1 (en) * 1996-05-24 2005-02-17 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5748547A (en) * 1996-05-24 1998-05-05 Shau; Jeng-Jye High performance semiconductor memory devices having multiple dimension bit lines
US5923971A (en) * 1996-10-22 1999-07-13 International Business Machines Corporation Reliable low resistance strap for trench storage DRAM cell using selective epitaxy
US5953607A (en) * 1997-06-06 1999-09-14 International Business Machines Corporation Buried strap for trench storage capacitors in dram trench cells
JP3132435B2 (ja) * 1997-09-22 2001-02-05 日本電気株式会社 半導体装置の製造方法
US5990511A (en) * 1997-10-16 1999-11-23 International Business Machines Corporation Memory cell with transfer device node in selective polysilicon
DE19752968C1 (de) * 1997-11-28 1999-06-24 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6236079B1 (en) 1997-12-02 2001-05-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device having a trench capacitor
US6699794B1 (en) * 1998-03-09 2004-03-02 Siemens Aktiengesellschaft Self aligned buried plate
KR100289749B1 (ko) * 1998-05-12 2001-05-15 윤종용 도전패드형성방법
US5949700A (en) * 1998-05-26 1999-09-07 International Business Machines Corporation Five square vertical dynamic random access memory cell
US6225158B1 (en) 1998-05-28 2001-05-01 International Business Machines Corporation Trench storage dynamic random access memory cell with vertical transfer device
US6107133A (en) * 1998-05-28 2000-08-22 International Business Machines Corporation Method for making a five square vertical DRAM cell
US6121651A (en) * 1998-07-30 2000-09-19 International Business Machines Corporation Dram cell with three-sided-gate transfer device
US6110792A (en) * 1998-08-19 2000-08-29 International Business Machines Corporation Method for making DRAM capacitor strap
JP3580719B2 (ja) * 1999-03-03 2004-10-27 株式会社東芝 半導体記憶装置及びその製造方法
US6380575B1 (en) 1999-08-31 2002-04-30 International Business Machines Corporation DRAM trench cell
DE19944011B4 (de) * 1999-09-14 2007-10-18 Infineon Technologies Ag Verfahren zur Bildung mindestens zweier Speicherzellen eines Halbleiterspeichers
CA2385031A1 (en) * 1999-09-17 2001-03-22 Telefonaktiebolaget Lm Ericsson A self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices
TW552669B (en) * 2000-06-19 2003-09-11 Infineon Technologies Corp Process for etching polysilicon gate stacks with raised shallow trench isolation structures
CN100362646C (zh) * 2002-12-27 2008-01-16 富士通株式会社 半导体装置、dram集成电路装置及其制造方法
US6987044B2 (en) * 2003-09-25 2006-01-17 Promos Technologies Inc. Volatile memory structure and method for forming the same
US7341765B2 (en) * 2004-01-27 2008-03-11 Battelle Energy Alliance, Llc Metallic coatings on silicon substrates, and methods of forming metallic coatings on silicon substrates
US8557657B1 (en) * 2012-05-18 2013-10-15 International Business Machines Corporation Retrograde substrate for deep trench capacitors
US9443857B2 (en) * 2014-12-05 2016-09-13 Globalfoundries Inc. Vertical fin eDRAM

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
US4376983A (en) * 1980-03-21 1983-03-15 Texas Instruments Incorporated High density dynamic memory cell
US4397075A (en) * 1980-07-03 1983-08-09 International Business Machines Corporation FET Memory cell structure and process
US4661832A (en) * 1982-06-30 1987-04-28 International Business Machines Corporation Total dielectric isolation for integrated circuits
JPS5919366A (ja) * 1982-07-23 1984-01-31 Hitachi Ltd 半導体記憶装置
US4688069A (en) * 1984-03-22 1987-08-18 International Business Machines Corporation Isolation for high density integrated circuits
US4688063A (en) * 1984-06-29 1987-08-18 International Business Machines Corporation Dynamic ram cell with MOS trench capacitor in CMOS
JPH0722184B2 (ja) * 1984-07-03 1995-03-08 テキサス インスツルメンツ インコ−ポレイテツド ダイナミック・メモリ・セルの製造法
JPS6132466A (ja) * 1984-07-25 1986-02-15 Hitachi Ltd 半導体集積回路装置
US4651184A (en) * 1984-08-31 1987-03-17 Texas Instruments Incorporated Dram cell and array
JPS6190395A (ja) * 1984-10-09 1986-05-08 Fujitsu Ltd 半導体記憶装置
JPS61108163A (ja) * 1984-11-01 1986-05-26 Nec Corp 半導体記憶装置の製造方法
DE3681490D1 (de) * 1985-04-01 1991-10-24 Nec Corp Dynamische speicheranordnung mit wahlfreiem zugriff mit einer vielzahl von eintransistorspeicherzellen.

Also Published As

Publication number Publication date
BR8705231A (pt) 1988-05-24
EP0265616A3 (en) 1989-08-30
US4801988A (en) 1989-01-31
DE3788499T2 (de) 1994-06-30
JPS63122162A (ja) 1988-05-26
DE3788499D1 (de) 1994-01-27
EP0265616B1 (en) 1993-12-15
EP0265616A2 (en) 1988-05-04

Similar Documents

Publication Publication Date Title
JPH06105767B2 (ja) メモリ・アレイ
US4990980A (en) Semiconductor memory device
US9496383B2 (en) Semiconductor device and method of forming the same
US5959322A (en) Isolated SOI memory structure with vertically formed transistor and storage capacitor in a substrate
KR910009786B1 (ko) 반도체 메모리장치 및 제법
US5612559A (en) Semiconductor device having pillar shaped transistor and a method for manufacturing the same
US5574299A (en) Semiconductor device having vertical conduction transistors and cylindrical cell gates
US5753526A (en) Manufacturing process of a semiconductor memory device including a trench capacitor and a surrounding gate transistor
US5888864A (en) Manufacturing method of DRAM Cell formed on an insulating layer having a vertical channel
US5398205A (en) Semiconductor memory device having trench in which word line is buried
JPH0775247B2 (ja) 半導体記憶装置
JPH0793365B2 (ja) 半導体記憶装置およびその製造方法
JPH0582988B2 (ja)
US6349052B1 (en) DRAM cell arrangement and method for fabricating it
JPH08227981A (ja) Ｄｒａｍユニットセルおよびｄｒａｍユニットセルのアレー、またはサブストレート内のｄｒａｍユニットの製造方法
KR19990078136A (ko) Ｄｒａｍ 셀 장치 및 그 제조방법
US7335936B2 (en) DRAM memory having vertically arranged selection transistors
US7372093B2 (en) DRAM memory with vertically arranged selection transistors
JP2608054B2 (ja) 半導体記憶装置の製造方法
US5217918A (en) Method of manufacturing a highly integrated semiconductor memory device with trench capacitors and stacked capacitors
JP2661156B2 (ja) 半導体メモリ装置
WO2024021533A1 (zh) 半导体结构及其形成方法
JP2754584B2 (ja) メモリ装置の製造方法
JP2633577B2 (ja) ダイナミックメモリセル及びその製造方法
JP3288371B2 (ja) ランダム・アクセス・メモリまたは電子装置及び、その製造方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071221

Year of fee payment: 13