KR19990078136A - Dram 셀 장치 및 그 제조방법 - Google Patents

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Abstract

하나의 메모리 셀은 반도체 기판(1)의 행렬로 배치된 돌출부(V)를 포함하고, 돌출부(V)의 서로 인접한 행은 열에 대해 평행한 축(y)에 대해 서로 평행 대칭이다. 돌출부(V)는 선택 트랜지스터의 적어도 하나의 제 1 소오스/드레인 영역(S/D1) 및 그 아래 배치된 채널 영역(Ka)을 포함하고, 게이트 전극(Ga)에 의해 링형으로 둘러싸인다. 하나의 메모리 커패시터는 제 1 소오스/드레인 영역(S/D1)과 비트 라인(B)사이에 접속된다. 비트 라인(B) 및 메모리 커패시터는 반도체 기판(1)의 상부에 배치된다. 선택 트랜지스터의 제 2 소오스/드레인 영역(S/D2)은 반도체 기판(1)내에 매립되고 서로 접속된다. 워드 라인은 서로 인접한 게이트 전극(Ga)의 형태로 자기 정렬되도록 형성될 수 있다. 돌출부(V)는 단 하나의 마스크를 이용한 에칭에 의해 형성될 수 있다. 메모리 셀은 4F2의 면적으로 제조될 수 있고, 여기서 F는 각각의 기술로 제조 가능한 최소 구조물 크기이다.

Description

DRAM 셀 장치 및 그 제조 방법 {DRAM CELL ARRANGEMENT AND PROCESS FOR PRODUCING THEREOF}
본 발명은 DRAM 셀 장치 및 그 제조 방법에 관한 것이다.
DRAM 셀 장치, 즉 랜덤 액세스 다이내믹 메모리 셀 장치에는 거의 독점적으로 소위 단일 트랜지스터 메모리 셀이 사용된다. 단일 트랜지스터 메모리 셀은 하나의 선택 트랜지스터 및 하나의 메모리 커패시터를 포함한다. 메모리 커패시터에는 정보가 논리 값, 0 또는 1을 나타내는 전기 전하의 형태로 저장된다. 워드 라인을 통한 선택 트랜지스터의 트리거링에 의해, 상기 정보가 비트 라인을 통해 판독될 수 있다.
일반적으로 선택 트랜지스터의 제 1 소오스/드레인 영역은 메모리 커패시터에 접속되고, 선택 트랜지스터의 제 2 소오스/드레인 영역은 비트 라인에 접속된다. 선택 트랜지스터의 게이트 전극은 워드 라인에 접속된다(참고: 예컨대 S.M. Sze Semiconductor Devices, AT&T Bell Laboratories, Murray Hill, New Jersey 1985, 페이지 487, 도 18a).
메모리 세대 마다 메모리 밀도가 증가하기 때문에, 단일 트랜지스터 메모리 셀의 면적이 세대 마다 감소되어야 한다. 메모리 셀 치수의 순수한 감소는 각각의 기술로 제조 가능한 최소 구조물 크기(F)에 의해 제한되기 때문에, 이것은 메모리 셀의 변동을 수반한다. 1MBit 세대까지는 선택 트랜지스터 및 메모리 커패시터가 플레이너 소자로 구현되었다. 4MBit 메모리 세대 부터, 선택 트랜지스터 및 메모리 커패시터의 3차원 배치에 의해 면적이 보다 감소되어야 했다.
이것에 대한 가능성은 메모리 커패시터를 플레이너로 구현하지 않고 하나의 트렌치내에 구현하는 것이다(참고: 예컨대, K. Yamada 등저, "A deep trenched capacitor technology for 4MBit DRAMs", Proc. Intern. Electronic Devices and Materials IEDM 85, 페이지 702).
그러나, 이러한 매립된 메모리 커패시터의 형성은 복잡하다. 또한, 높은 유전 상수를 가진 커패시터 유전체가 사용될 수 없는데, 그 이유는 그것의 디포지션이 플레이너 평면상에서만 가능하기 때문이다.
독일 특허 제 195 19 160 C1호에는 메모리 커패시터가 선택 트랜지스터 위에 형성되고, 비트 라인이 기판내에 매립되는 DRAM 셀 장치가 제시되어 있다. 메모리 커패시터가 기판의 표면에 형성되기 때문에, 높은 유전 상수를 가진 커패시터 유전체가 사용될 수 있다. 각각의 메모리 셀은 돌출부형 반도체 구조물을 포함한다. 상기 반도체 구조물은 제 1 소오스/드레인 영역, 그 아래 배치된 채널 영역 및 그 아래 배치된 제 2 소오스/드레인 영역을 포함하고 게이트 전극에 의해 링형으로 둘러싸인다. 메모리 셀의 반도체 구조물은 행렬로 배치되며, 반도체 구조물의 인접한 행은 열에 대해 평행한 축에 대해 서로 평행 대칭이다. 워드 라인이 자기 정렬되기 위해, 즉 정렬될 마스크의 사용 없이 형성되기 위해, 열을 따라 배치된 반도체 구조물 사이의 간격이 행을 따라 배치된 반도체 구조물 사이의 간격 보다 작다. 반도체 구조물은 격자형 홈에 의해 둘러싸인다. 워드 라인은 열을 따라 서로 인접한 게이트 전극의 형태로 도전 물질의 디포지션 및 에치 백에 의해 형성된다. 매립된 비트 라인은 도핑된 층으로 형성된다. 상기 층은 절연 물질로 채워진 트렌치에 의해 스트립형으로 구조화된다. 트렌치는 스트립형 제 1 마스크를 이용해서 형성된다. 트렌치에 대해 수직인 스트립을 가진 스트립형 제 2 마스크를 이용해서, 트렌치 사이의 반도체 물질의 에칭에 의해 홈이 형성된다. 상기 홈은 비트 라인을 분리시키지 않기 위해, 도핑된 층을 분리시키지 않는다. 반도체 구조물은 트렌치 및 홈의 형성에 의해 연속하는 층으로 형성된다. 홈은 마찬가지로 절연 물질로 채워진다. 그리고 나서, 절연물질이 에치 백됨으로써, 반도체 구조물이 노출되고 격자형 홈이 형성된다. 홈내의 절연 물질 및 트렌치내의 절연 물질의 공동 에칭으로 인해, 격자형 홈의 바닥이 평평하다. 이것은 워드 라인의 자기 정렬 형성을 위해 중요하다. 패킹 밀도를 높이기 위해, 먼저 포토리소그래픽 방법에 의해 폭(F)을 가진 스트립이 형성되고, 상기 스트립이 재료의 디포지션 및 에치 백에 의해 확대됨으로써, 제 1 마스크가 형성된다. 이렇게 함으로써, 제 1 마스크의 서로 인접한 스트립 사이의 간격이 (F) 보다 작아진다. 반도체 구조물 사이의 간격에 대한 상기 조건이 충족되기 때문에, 제 2 마스크의 스트립이 폭(F)으로 형성된다. 메모리 셀 면적은 4F2이다. 제 1 소오스/드레인 영역은 메모리 커패시터의 제 1 커패시터 전극으로 작용한다. 제 2 커패시터 전극은 커패시터 유전체 위에 도전 물질을 전 표면에 디포짓함으로써 형성된다.
미국 특허 제 4 630 088호에는 메모리 커패시터를 선택 트랜지스터의 제 1 소오스/드레인 영역과 비트 라인 사이에 접속하는 것이 공지되어 있다. 각각의 메모리 셀은 돌출부형 반도체 구조물을 포함한다. 상기 반도체 구조물은 게이트 전극에 의해 링형으로 둘러싸인다. 메모리 셀은 워드 라인 방향에 대해 대각선으로 서로 변위되어 배치된다. 메모리 커패시터는 제 1 소오스/드레인 영역, 전 표면에 디포짓된 커패시터 유전체의 일부 및 비트 라인의 일부를 포함한다. 선택 트랜지스터의 제 1 소오스/드레인 영역, 채널 영역 및 제 2 소오스/드레인 영역이 층형태로 층층이 배치된다.
본 발명의 목적은 선행 기술에 비해 높은 패킹 밀도를 가지면서 적은 프로세스 비용으로 제조될 수 있는 DRAM 셀 장치를 제공하는 것이다. 본 발명의 또다른 목적은 상기 DRAM 셀 장치의 제조 방법을 제공하는 것이다.
도 1a는 제 1 층, 제 2 층, 제 3 층, 마스크의 제 1 부분 및 제 2 부분이 형성된 후, 기판의 횡단면도.
도 1b는 도 1a의 단계 후, 도 1a 의 횡단면도에 대해 수직인 횡단면도.
도 2a는 돌출부, 제 1 소오스/드레인 영역, 채널 영역, 제 2 소오스/드레인 영역, 게이트 유전체, 게이트 전극 및 워드 라인이 형성된 후, 도 1a의 횡단면도.
도 2b는 도 2a의 단계 후, 도 1b의 횡단면도.
도 3a는 절연 구조물, 커패시터 유전체 및 비트 라인이 형성된 후, 도 2a의 횡단면도.
도 3b는 도 3a의 단계 후, 도 2b의 횡단면도.
도 4는 제 1 포토레지스트 마스크 및 제 2 포토레지스트 마스크가 도시된 기판의 평면도.
*도면의 주요 부분에 대한 부호의 설명*
1: 반도체 기판 B: 비트 라인
Ga: 게이트 전극 Gd: 게이트 유전체
I: 절연 구조물 Ka: 채널 영역
Kd: 커패시터 유전체 M1: 마스크
M1a: 제 1 부분 M1b: 제 2 부분
P1, P2: 포토레지스트 마스크 S1, S2, S3: 층
S/D1, S/D2: 소오스/드레인 영역 V: 돌출부
x,y: 축
상기 목적은 청구항 제 1항에 따른 DRAM 셀 장치 및 청구항 제 6항에 따른 그 제조 방법에 의해 달성된다. 본 발명의 또다른 실시예는 종속항에 제시된다.
본 발명에 따른 DRAM 셀 장치에서 반도체 기판은 행 및 열로 배치된 돌출부를 갖는다. 돌출부의 서로 인접한 행은 열에 대해 평행한 축에 대해 서로 평행 대칭이다. 각각의 돌출부는 버티컬 선택 트랜지스터의 적어도 하나의 제 1 소오스/드레인 영역 및 그 아래 배치된 채널 영역을 포함한다. 상기 돌출부는 선택 트랜지스터의 제 2 소오스/드레인 영역을 포함할 수도 있다. 적어도 채널 영역의 부분에서 돌출부는 게이트 유전체를 포함한다. 돌출부는 선택 트랜지스터의 게이트 전극에 의해 링형으로 둘러싸인다. 워드 라인은 행을 따라 서로 인접한 게이트 전극으로 형성된다. 제 1 소오스/드레인 영역은 메모리 커패시터의 제 1 커패시터 전극에 전기적으로 접속된다. 제 1 커패시터 전극은 커패시터 유전체에 의해 제 1 커패시터 전극 위에 배치된 메모리 커패시터의 제 2 커패시터 전극으로부터 분리된다. 제 2 커패시터 전극은 열에 대해 팽행한 비트 라인에 전기적으로 접속된다. 메모리 커패시터는 제 1 소오스/드레인 영역과 비트 라인 사이에 접속된다. 제 2 소오스/드레인 영역은 반도체 기판내에 매립된다.
선택 트랜지스터의 제 2 소오스/드레인 영역을 공통 전위에 접속하기 위해, 그것들 중 적어도 몇개를 서로 접속하는 것이 바람직하다.
제 2 소오스/드레인 영역이 비트 라인에 접속되지 않기 때문에, 그것이 구조화될 필요없는 층의 부분일 수 있다. 따라서, 제 2 소오스/드레인 영역을 형성하기 위한 마스크가 필요없고, 이것은 프로세스 비용을 감소시킨다.
비트 라인 및 메모리 커패시터가 반도체 기판의 표면에 형성되기 때문에, 반도체 기판내에 매립된 구조물이 형성되지 않으며, 이것도 마찬가지로 프로세스 비용을 감소시킨다.
높은 유전 상수를 가진 커패시터 유전체의 사용이 가능한데, 그 이유는 메모리 커패시터가 깊은 트렌치내에 형성되지 않기 때문이다.
본 발명에 따른 메모리 셀 장치의 장점은 반도체 기판에 형성된 α입자가 낮은 확률로 반도체 기판의 표면에 배치된 비트 라인 및 메모리 커패시터에 이르기 때문에 정보의 에러 확률이 적다는 것이다.
돌출부는 바람직하게는 연속하는 층의 구조화에 의해 형성된다. 이것을 위해 제 1 도전 타입으로 도핑된 제 1 층, 그 위에 상기 제 1 도전 타입과는 반대인 제 2 도전 타입으로 도핑된 제 2 층 및 그 위에 제 1 도전 타입으로 도핑된 제 3 층이 형성된다. 제 1 층, 제 2 층 및 제 3 층은 반도체 기판의 주입에 의해 및/또는 인시튜 도핑된 성장에 의해 형성될 수 있다. 하나의 층이 인시튜 도핑된 성장에 의해 형성되면, 반도체 기판이 상기 층 만큼 확대된다.
프로세스 간소화를 위해, 돌출부가 단 하나의 마스크를 이용한 에칭에 의해 형성되는 것이 바람직하다. 이 경우, 적어도 제 3 층 및 제 2 층을 분리시키는 격자형 홈이 형성된다. 각각의 돌출부의 버티컬, 즉 반도체 기판의 표면에 대해 수직인 치수는 모두 동일하다. 달리 표현하면, 각각의 돌출부의 모든 에지가 반도체 표면에 대해 수직으로 동일한 길이를 갖는다. 대안으로서, 제 1 에칭 단계에서 서로 평행한 제 1 트렌치가 형성되고, 제 2 프로세스 단계에서 제 1 트렌치에 대해 횡으로 뻗은 제 2 트렌치가 형성될 수 있다.
제 3 층으로부터 돌출부의 일부로서 선택 트랜지스터의 제 1 소오스/드레인 영역이 형성되고 제 2 층으로부터 선택 트랜지스터의 채널 영역이 형성된다. 격자형 홈 또는 제 1 트렌치 및 제 2 트렌치는 제 1 층내에 까지 이른다. 제 2 소오스/드레인 영역은 제 1 층의 부분이다.
프로세스 간소화를 위해, 제 1 층이 분리되지 않음으로써 격자형 홈 또는 제 1 트렌치 및 제 2 트렌치가 가급적 평면으로 제조되는 것이 바람직하다.
프로세스 간소화를 위해, 워드 라인이 자기 정렬되도록 형성되는 것이 바람직하다. 자기 정렬 형성은 예컨대 열 방향에 대해 평행한 방향으로 볼 때 열을 따라 배치된 돌출부 사이의 간격이 행 방향에 대해 평행한 방향으로 볼 때 행을 따라 배치된 돌출부 사이의 간격 보다 크면 가능하다. 워드 라인의 형성을 위해, 도전 물질이 일치하게 디포짓됨으로써 파형 도전층이 형성된다. 도전층의 파형의 밸리는 행에 대해 평행하다. 도전 물질은 행을 따라 배치된 돌출부 사이의 공간을 채우는 반면, 열을 따라 배치된 돌출부 사이의 공간은 채우지 않는다. 도전층은 제 1 소오스/드레인 영역의 상부에 그리고 열을 따라 인접한 돌출부 사이에 배치된 도전층의 부분이 제거될 때까지 비등방성으로 에치 백된다. 이 때, 도전층으로부터 워드 라인이 형성된다. 상기 워드 라인은 열 방향으로 서로 접속되지 않는다. 도전 물질이 행을 따라 배치된 돌출부 사이의 공간을 채우기 때문에, 도전 물질의 에치 백 후에도 관련 도전 물질이 행을 따라 배치된 돌출부 사이에 존재한다. 행의 방향에 대해 평행한 돌출부의 에지에서 워드 라인 또는 게이트 전극은 스페이서형이다.
패킹 밀도를 높이기 위해, 열을 따라 배치된 돌출부 사이의 간격이 F 보다 작은 것이 바람직하다. 돌출부를 형성하기 위해, 행의 방향으로 스페이서에 의해 확대된 마스크가 사용될 수 있다. 예컨대, 재료가 디포짓되고 열에 대해 평행한 스트립을 가진 스트립형 제 1 포토레지스트 마스크에 의해 구조화됨으로써, 스트립이 마스크의 제 1 부분이 형성된다. 그리고 나서, 다른 재료가 디포짓되고 에치 백됨으로써, 마스크의 제 1 부분의 에지에 마스크의 스페이서형 제 2 부분이 형성된다. 행에 대해 평행한 스트립을 가진 스트립형 제 2 포토레지스트 마스크를 이용해서, 마스크의 제 1 부분 및 제 2 부분이 구조화됨으로써, 마스크가 형성된다. 제 1 포토레지스트 마스크 및 제 2 포토레지스트 마스크의 스트립의 폭 및 제 1 포토레지스트 마스크의 스트립들 사이의 간격 및 제 2 포토레지스트 마스크의 스트립들 사이의 간격은 바람직하게는 F이다. 설명한 단계에 의해 행을 따라 배치된 돌출부 사이의 간격이 열을 따라 배치된 돌출부 사이의 간격 보다 작다.
프로세스 간소화를 위해, 제 1 소오스/드레인 영역이 제 1 커패시터 전극과 일치하는 것이 바람직하다. 대안으로서, 제 1 소오스/드레인 영역 위에 제 1 커패시터 전극이 예컨대 부가 도전층의 구조화에 의해 형성된다.
프로세스 간소화를 위해, 제 2 커패시터 전극이 비트 라인의 일부인 것이 바람직하다. 이것을 위해, 커패시터 유전체 위에 도전물질이 디포짓되어 스트립형으로 구조화될 수 있다.
메모리 커패시터의 신호를 확대시키기 위해, 커패시터 유전체가 높은 유전 상수를 가진 재료, 예컨대 희티탄석(예컨대 BaxSr1-xTiO3, SrBi2Ta2O3, PbZrTiO3) 또는 Ta2O5로 형성되는 것이 바람직하다. 이러한 재료가 바람직하게는 평평한 평면에 디포짓되기 때문에, 게이트 전극의 형성 후, 절연 물질이 디포짓되고 제 1 소오스/드레인 영역이 노출될 때까지 평탄화됨으로써 절연 구조물이 형성되는 것이 바람직하다. 이 경우, 제 1 커패시터 전극으로 작용하는 제 1 소오스/드레인 영역 위에 커패시터 유전체가 디포짓된다.
반도체 기판은 예컨대 실리콘 기판 또는 SOI 기판이다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
출발 물질은 p-도핑되며 약 1017cm-3의 도펀트 농도를 가진 실리콘 기판(1)이다. 인시튜(in-situ) 도핑된 성장에 의해 약 500nm 두께의, n 도핑된 제 1 층(S1)이 형성된다. 제 1 층(S1)의 도펀트 농도는 약 1020cm-3이다. 인시튜 도핑된 성장에 의해 약 200nm 두께의 p-도핑된 제 2 층(S2)이 형성된다. 제 2 층(S2)의 도펀트 농도는 약 3 x 1017cm-3이다. 인시튜 도핑된 성장에 의해 약 200nm 두께의 n-도핑된 제 3 층(S3)이 형성된다. 제 3 층(S3)의 도펀트 농도는 약 1021cm-3(참고: 도 1a 및 1b)이다. 기판(1)은 제 1 층(S1), 제 2 층(S2) 및 제 3 층(S3)에 의해 확대된다. 기판(1)의 표면(O)을 따라 y축(y) 및 y축(y)에 대해 수직인 x축(x)이 뻗는다.
마스크(M1)을 형성하기 위해 SiO2가 약 100nm의 두께로 TEOS 방법으로 디포짓된다. y축(y)에 대해 평행한 스트립을 가지며 약 250nm의 폭 및 약 250nm의 서로 간의 간격을 가진 스트립형 제 1 포토레지스트 마스크(P1)(참고: 도 4)를 이용해서, SiO2가 스트립형으로 구조화되고, 이로 인해 마스크(M1)의 제 1 부분(M1a)이 생긴다. 제 1 포토레지스트 마스크(P1)의 제거 후에, SiO2가 약 80nm의 두께로 디포짓되고 에치 백됨으로써, 마스크(M1)의 제 1 부분(M1a)의 에지를 따라 마스크(M1)의 스페이서형 제 2 부분(M1b)이 형성된다(참고: 도 1a 및 1b). 에천트로는 예컨대 CHF3+ O2가 적합하다.
x축(x)에 대해 평행한 스트립을 가지며 약 250nm의 폭 및 약 250nm의 서로 간의 간격을 가진 스트립형 제 2 포토레지스트 마스크(P2)(참고: 도 4)를 이용해서, SiO2가 에칭된다. 그로 인해, 마스크(M1)의 제 1 부분(M1a) 및 제 2 부분(M1b)이 더욱 구조화됨으로써, 마스크(M1)가 형성된다(참고: 도 1a 및 1b).
제 2 포토레지스트 마스크(P2)의 제거 후에, 실리콘이 예컨대 HBr + NF3+ He + O2로 약 600nm 깊이로 에칭됨으로써, 제 3 층(S3) 및 제 2 층(S2)이 분리된다. 기판(1)으로부터 직방체형 돌출부(V)가 생긴다. x축(x)의 방향에서 상기 돌출부(V) 서로 간의 간격은 y축(y)의 방향에서 보다 작다. 돌출부(V)는 격자형 홈에 의해 둘러싸인다. 돌출부(V)의 부분으로서 제 3 층(S3)으로부터 버티컬 선택 트랜지스터의 제 1 소오스/드레인 영역(S/D1)이 형성되고 제 2 층(S2)으로부터 채널 영역(Ka)이 형성된다. 채널 영역(Ka)의 하부에 배치된 제 1 층(S1)의 부분은 제 2 소오스/드레인 영역(S/D2)(참고: 도 2a 및 2b)으로 작용한다. 예컨대 CHF3및 O2에 의한 에칭에 의해 마스크(M1)가 제거된다.
게이트 유전체(Gd)를 형성하기 위해, SiO2가 열산화에 의해 약 5nm의 두께로 성장된다.
제 1 도전층의 형성을 위해, 인시튜 n-도핑된 폴리실리콘이 약 80nm의 두께로 디포짓된다. 제 1 도전층은 파형이다. 상기 파형, 즉 그것의 피크 및 밸리는 x축(x)에 대해 평행하다. 제 1 도전층은 x축(x)을 따라 배치된 돌출부(V) 사이의 공간을 채우는 한편, y축(y)을 따라 배치된 돌출부(V) 사이의 공간은 채우지 않는다. 예컨대, C2F6+ O2에 의한 에치 백에 의해 폴리실리콘이 약 150nm 깊이로 에치 백됨으로써, 제 1 소오스/드레인 영역(S/D1)상의 게이트 유전체(Gd) 부분 및 y축(y)을 따라 배치된 돌출부(V) 사이의 게이트 유전체(Gd) 부분이 노출된다. 이로 인해, x축(x)에 대해 평행한 돌출부(V)의 에지에서 제 1 도전층이 스페이서형으로 구조화된다. 제 1 도전층으로부터 돌출부(V)를 링형으로 둘러싸는 게이트 전극(Ga)이 형성된다. x축(x)을 따라 인접한 게이트 전극(Ga)이 서로 인접하고 워드 라인을 형성한다. 즉, 워드 라인은 x축(x)에 대해 평행하다(참고: 도 2a 및 2b).
절연 구조물(I)을 형성하기 위해 SiO2가 TEOS 방법으로 약 300nm의 두께로 디포짓되고, 화학적-기계적 폴리싱에 의해 제 1 소오스/드레인 영역(S/D1)이 노출될 때까지 평탄화된다(참고: 도 3a 및 3b).
그리고 나서, 바륨스트론튬티타네이트가 약 20nm의 두께로 전표면에 디포짓됨으로써, 커패시터 유전체(Kd)가 형성된다(참고: 도 3a 및 3b).
약 200nm의 두께로 AlSiCu의 디포지션에 의해, 제 2 도전층이 형성된다. y축(y)에 대해 평행한 스트립을 가진 스트립형 포토레지스트 마스크를 이용해서, AlSiCu가 예컨대 BCl3+ Cl2+ CH4에 의해 에칭됨으로써, 제 2 도전층으로부터 비트 라인(B)이 형성된다. 비트 라인(B)은 약 250nm의 폭을 가지며, 인접한 비트 라인(B) 간의 간격은 약 250nm이다(참고: 도 3a 및 3b). 제 1 소오스/드레인 영역(S/D1)은 메모리 커패시터의 제 1 커패시터 전극으로 작용한다. 제 1 소오스/드레인 영역(S/D1)의 상부에 배치된 비트 라인(B)의 부분은 메모리 커패시터의 제 2 커패시터 전극으로 작용한다.
돌출부(V)는 행열로 배치된다. x축(x)은 행 방향을 나타내고 y축(y)는 열 방향을 나타낸다. 돌출부(V)의 서로 인접한 행은 y축(y)에 대해 서로 평행 대칭이다. 돌출부(V)의 서로 인접한 열은 x축(x)에 대해 서로 평행 대칭이다.
본 발명의 범주에서 많은 변형예가 가능하다. 특히, 전술한 층, 돌출부, 마스크, 스페이서 및 비트 라인의 치수는 필요에 따라 임의로 조정될 수 있다. 동일한 것이 도펀트 농도에도 적용된다.
커패시터 유전체에 다른 물질을 사용하는 것도 가능하다. 예컨대, 열산화에 의해 SiO2층이 형성되고 그 위에 질화실리콘이 디포짓되며 상기 질화실리콘이 열산화에 의해 부분적으로 산화됨으로써, 예컨대 10nm 두께의 ONO-층이 형성될 수 있다. 비트 라인에 다른 도전 재료, 예컨대 인시튜 도핑된 폴리실리콘이 사용될 수 있다.
도핑된 층의 도전 타입은 바뀔 수 있다. 기판이 n-도핑될 수 있다.
본 발명에 의해 선행 기술에 비해 높은 패킹 밀도를 가지면서 적은 프로세스 비용으로 제조될 수 있는 DRAM 셀 장치 및 그 제조 방법이 제공된다.

Claims (11)

  1. - 반도체 기판(1)이 행렬로 배치된 돌출부(V)를 포함하고, 돌출부(V)의 서로 인접한 행은 열에 대해 평행한 축(y)에 대해 서로 평행 대칭이며,
    -각각의 돌출부(V)에는 선택 트랜지스터의 적어도 하나의 제 1 소오스/드레인 영역(S/D1) 및 그 아래 배치된 채널 영역(Ka)이 배치되고,
    - 돌출부(V)는 적어도 채널 영역(Ka)의 부분에 게이트 유전체(Gd)를 포함하며,
    - 게이트 유전체(Gd)를 포함하는 돌출부(V)는 선택 트랜지스터의 게이트 전극(Ga)에 의해 링형으로 둘러싸이고,
    - 행에 대해 평행한 x축(x)을 따라 인접한 선택 트랜지스터의 게이트 전극(Ga)이 서로 인접하고 하나의 워드 라인을 형성하며,
    - 선택 트랜지스터의 제 2 소오스/드레인 영역(S/D2)가 반도체 기판(1)내에 매립되고,
    - 제 1 소오스/드레인 영역(S/D1)이 메모리 커패시터의 제 1 커패시터 전극에 전기적으로 접속되며,
    - 메모리 커패시터의 제 2 커패시터 전극은 커패시터 유전체(Kd)에 의해 제 1 커패시터 전극으로부터 분리되고, 제 1 커패시터 전극 위에 배치되며 y축(y)에 대해 평행한 비트 라인(B)에 전기적으로 접속되는 것을 특징으로 하는 DRAM 셀 장치.
  2. 제 1항에 있어서, 돌출부(V)의 모든 에지가 x축(x) 및 y축(y)에 대해 수직으로 동일한 길이를 갖는 것을 특징으로 하는 DRAM 셀 장치.
  3. 제 1항 또는 2항에 있어서, x축(x)에 대해 평행한 방향으로 볼 때 행을 따라 배치된 돌출부(V) 사이의 간격이 y축(y)에 대해 평한 방향으로 볼 때 열을 따라 배치된 돌출부(V)의 간격 보다 작은 것을 특징으로 하는 DRAM 셀 장치.
  4. 제 1항 또는 2항에 있어서, 제 1 소오스/드레인 영역(S/D1)이 제 1 커패시터 전극과 일치하는 것을 특징으로 하는 DRAM 셀 장치.
  5. 제 1항 또는 2항에 있어서, 제 2 커패시터 전극이 비트 라인(B)의 부분인 것을 특징으로 하는 DRAM 셀 장치.
  6. - 반도체 기판(1)내에 행렬로 배치된 돌출부(V)가 형성되고, 상기 돌출부(V)의 서로 인접한 행은 열에 대해 평행한 축(y)에 대해 서로 평행 대칭인 단계,
    - 돌출부(V) 중 하나의 부분으로서 선택 트랜지스터의 적어도 하나의 제 1 소오스/드레인 영역(S/D1) 및 그 아래 배치된 채널 영역(Ka)이 형성되는 단계,
    - 돌출부(V)의 적어도 채널 영역(Ka)의 부분에 게이트 유전체(Gd)가 제공되는 단계,
    - 돌출부(V)를 링형으로 둘러싸는 선택 트랜지스터의 게이트 전극(Ga)이 형성되는 단계,
    - 행에 대해 평행한 x축(x)을 따라 인접한 선택 트랜지스터의 게이트 전극(Ga)의 형태로 워드 라인이 형성되는 단계,
    - 선택 트랜지스터의 제 2 소오스/드레인 영역(S/D2)이 반도체 기판(1)내에 매립되어 형성되는 단계,
    - 제 1 소오스/드레인 영역(S/D1) 및 메모리 커패시터의 제 1 커패시터 전극이 서로 전기적으로 접속되도록 형성되는 단계,
    - 제 1 커패시터 전극상에 커패시터 유전체(Kd)가 형성되는 단계,
    - 커패시터 유전체(Kd)상에 메모리 커패시터의 제 2 커패시터 전극 및 상기 제 2 커패시터 전극에 전기적으로 접속된, 행에 대해 평행한 비트 라인(B)이 형성되는 단계를 포함하는 것을 특징으로 하는 DRAM 셀 장치의 제조 방법.
  7. 제 6항에 있어서, 돌출부(V)가 단 하나의 마스크(M1)를 이용한 에칭에 의해 형성되는 것을 특징으로 하는 방법.
  8. 제 6항 또는 7항에 있어서,
    - x축(x)에 대해 평행한 방향으로 볼 때 행을 따라 배치된 돌출부(V)의 간격이 y축(y)에 대해 평행한 방향으로 볼 때 열을 따라 배치된 돌출부(V)의 간격 보다 작도록 돌출부(V)가 형성되고,
    - a) 행을 따라 배치된 돌출부(V) 사이의 공간은 도전 물질로 채워지지만, 열을 따라 배치된 돌출부(V) 사이의 공간은 부분적으로만 채워지는 두께로 도전 물질이 디포짓되고,
    b) 제 1 소오스/드레인 영역(S/D1) 위에 그리고 열을 따라 인접한 돌출부(V) 사이에 놓인 도전층 부분이 제거될 때까지 도전 물질이 비등방성 에치 백됨으로써,
    게이트 전극(Ga)이 형성되는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서,
    - 재료가 디포짓되고 y축(y)에 대해 평행한 스트립을 가진 스트립형 제 1 포토레지스트 마스크(P1)에 의해 구조화됨으로써, 마스크(M1)의 제 1 부분(M1a)이 형성되고,
    - 마스크(M1)의 제 1 부분(M1a)의 에지에 마스크(M1)의 스트립형 제 2 부분(M1b)이 형성될 때까지, 부가 재료가 디포짓되고 에치 백되며,
    - x축(x)에 대해 평행한 스트립을 가지며 상기 스트립 간의 간격이 제 1 포토레지스트 마스크(P1)의 스트립 간의 간격과 동일한, 스트립형 제 2 포토레지스트 마스크(P2)에 의해, 마스크(M1)의 제 1 부분(M1a) 및 제 2 부분(M1b)이 구조화됨으로써, 마스크(M1)가 형성되고,
    - 돌출부(V)가 마스크(M1)에 의해 형성되는 것을 특징으로 하는 방법.
  10. 제 6항, 7항 또는 9항에 있어서,
    - 반도체 기판(1)내에 또는 상에 제 1 도전 타입으로 도핑된 제 1 층(S1), 그 위에 제 1 도전 타입과 반대인 제 2 도전 타입으로 도핑된 제 2 층(S2) 및 그 위에 제 1 도전 타입으로 도핑된 제 3 층(S3)이 형성되고,
    - 제 3 층(S3) 및 제 2 층(S2)이 분리되도록 돌출부(V)가 형성되는 것을 특징으로 하는 방법.
  11. 제 6항, 7항 또는 9항에 있어서,
    - 게이트 전극(Ga)의 형성 후, 절연 재료가 디포짓되고 제 1 소오스/드레인 영역(S/D1)이 노출될 때까지 평탄화됨으로써, 절연 구조물(I)이 형성되고,
    - 커패시터 유전체(Kd)가 디포짓되며,
    - 제 2 도전층이 형성되고 스트립형으로 구조화됨으로써, y축(y)에 대해 평행한 비트 라인(B)이 형성되며, 상기 비트 라인(B)은 제 1 소오스/드레인 영역(S/D1)을 덮고 제 1 소오스/드레인 영역(S/D1)의 상부에서 제 2 커패시터 전극으로 작용하는 것을 특징으로 하는 방법.
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