DE19943760C1 - DRAM-Zellenanordnung und Verfahren zu deren Herstellung - Google Patents

DRAM-Zellenanordnung und Verfahren zu deren Herstellung

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Abstract

Ein Kondensator einer Speicherzelle wird in einer Vertiefung (V) eines ersten Substrats (1) erzeugt. Das erste Substrat (1) wird mit einem zweiten Substrat (2) so verbunden, daß zwischen ihnen eine isolierende Schicht (I) angeordnet ist. Das zweite Substrat (2) wird gedünnt. Im zweiten Substrat (29 wird ein Transistor der Speicherzelle erzeugt. Zur Verbindung des Transistors mit dem Kondensator wird ein erster Graben (G1) erzeugt, der die isolierende Schicht (I) durchtrennt. Durch isotropes Ätzen wird ein Teil der isolierenden Schicht (I), der zwischen dem Transistor und dem Kondensator angeordnet ist, entfernt und durch einen Kontakt (K) ersetzt.

Description

Die Erfindung betrifft eine DRAM-Zellenanordnung, d. h. eine Speicherzellenanordnung mit dynamischem wahlfreiem Zugriff, und ein Verfahren zu deren Herstellung.
Als Speicherzelle einer DRAM-Zellenanordnung wird derzeit fast ausschließlich eine sogenannte 1-Transistor- Speicherzelle eingesetzt, die einen Transistor und einen Kon­ densator umfaßt. Die Information der Speicherzelle ist in Form einer Ladung auf dem Kondensator gespeichert. Der Kon­ densator ist mit dem Transistor so verbunden, daß bei An­ steuerung des Transistors über eine Wortleitung die Ladung des Kondensators über eine Bitleitung ausgelesen werden kann.
Eine solche DRAM-Zellenanordnung ist z. B. in EP 0852396 A2 beschrieben. In einer Vertiefung eines Substrats sind ein Speicherknoten des Kondensators und darüber eine vom Konden­ sator getrennte Gateelektrode des Transistors angeordnet. In einem oberen Bereich des Speicherknotens grenzt der Speicher­ knoten direkt an das Substrat an, wo ein Source/Drain-Gebiet des Transistors angeordnet ist. Ein weiteres Source/Drain- Gebiet des Transistors ist an einer Oberfläche des Substrats angeordnet, so daß der Transistor als ein vertikaler Transi­ stor ausgestaltet ist. Abgesehen vom Bereich, bei dem der Speicherknoten an das Source/Drain-Gebiet des Transistors an­ grenzt, ist der Speicherknoten in einem oberen Bereich durch ein so genanntes Collar vom Substrat getrennt. In übrigen Be­ reichen ist der Speicherknoten durch ein Kondensatordielek­ trikum vom Substrat getrennt. Im Substrat ist ein hoch do­ tiertes Gebiet angeordnet, das an das Kondensatordielektrikum angrenzt und als Kondensatorplatte des Kondensators dient. Dieses Gebiet wird durch Diffusion von Dotierstoffen, die in die Vertiefung vor Erzeugung des Speicherknotens eingebracht werden, in das Substrat erzeugt.
US 5902118 beschreibt eine dreidimensionale Schaltungsanord­ nung, die durch Aufeinanderstapeln und Verbinden zweier Sub­ strate, die im Bereich ihrer aufeinander treffenden Grenzflä­ chen Bauelemente aufweisen, erzeugt wird. Eines der Substrate wird anschließend von der Rückseite her gedünnt, wobei das andere Substrat als stabilisierende Trägerplatte wirkt.
US 5661063 beschreibt eine DRAM-Zellenanordnung, die erzeugt wird, indem auf einer ersten Oberfläche eines ersten Sub­ strats Transistoren und darüber erste Kondensatoren erzeugt werden. Das erste Substrat wird mit einem zweiten Substrat fest verbunden, wobei die ersten Kondensatoren zwischen den beiden Substraten angeordnet sind. Das erste Substrat wird von einer zweiten, der ersten Oberfläche gegenüberliegenden Oberfläche her gedünnt. Anschließend werden zweite Kondensa­ toren auf der zweiten Oberfläche des ersten Substrats er­ zeugt. Das zweite Substrat dient als stabilisierende Träger­ platte beim Dünnen des ersten Substrats.
DE 197 46 448 A1 beschreibt eine DRAM-Zellenanordnung, die er­ zeugt wird, indem zunächst auf einer ersten Oberfläche eines ersten Substrats Sourcegebiete von Transistoren und darüber Kondensatoren erzeugt werden. Das erste Substrat wird an­ schließend mit einem zweiten Substrat derart verbunden, daß die Kondensatoren zwischen den beiden Substraten angeordnet sind. Anschließend wird das erste Substrat von einer zweiten, der ersten Oberfläche gegenüberliegenden Oberfläche her ge­ dünnt. Auf der zweiten Oberfläche werden Draingebiete der Transistoren sowie Gateelektroden und Bitleitungen erzeugt. Das zweite Substrat dient als stabilisierende Trägerplatte beim Dünnen des ersten Substrats.
Der Erfindung liegt das Problem zugrunde, eine DRAM- Zellenanordnung anzugeben, bei der Transistoren von Speicher­ zellen bei zugleich hoher Packungsdichte der DRAM- Zellenanordnung im Vergleich zum Stand der Technik weniger Leckströme aufweisen können. Ferner soll ein Verfahren zur Herstellung einer solchen DRAM-Zellenanordnung angegeben wer­ den.
Das Problem wird gelöst durch eine DRAM-Zellenanordnung mit Speicherzellen, die jeweils einen Transistor und einen Kon­ densator umfassen. Ein erstes Substrat weist pro Speicherzel­ le eine Vertiefung auf. Flächen der Vertiefung sind mit einem Kondensatordielektrikum des Kondensators der Speicherzelle versehen. Die Vertiefung ist mit einem Speicherknoten des Kondensators gefüllt. Der Transistor der Speicherzelle ist in einem zweiten Substrat angeordnet. Ein erstes Source/Drain- Gebiet des Transistors grenzt mindestens an eine erste Ober­ fläche des zweiten Substrats an. Das erste Substrat und das zweite Substrat sind derart miteinander verbunden, daß zwi­ schen ihnen eine isolierende Schicht angeordnet ist, die an den Speicherknoten und an die zweite Oberfläche des zweiten Substrats angrenzt. Das zweite Substrat weist erste Gräben auf, die Source/Drain-Gebiete von zueinander benachbarten Transistoren voneinander trennen und die jeweils das zweite Substrat und die isolierende Schicht durchtrennen. In der isolierenden Schicht ist mindestens ein Kontakt angeordnet, der an einen der ersten Gräben, an das zweite Source/Drain-Gebiet und an den Spei­ cherknoten angrenzt. Es sind Bitleitungen und dazu quer ver­ laufende Wortleitungen vorgesehen, die mit den Speicherzellen verbunden sind.
Das Problem wird ferner gelöst durch ein Verfahren zur Her­ stellung einer DRAM-Zellenanordnung, bei dem mehrere Spei­ cherzellen erzeugt werden. In einem ersten Substrat wird pro Speicherzelle eine Vertiefung erzeugt. Flächen der Vertiefung werden mit einem Kondensatordielektrikum eines Kondensators der Speicherzelle versehen. Die Vertiefung wird mit einem Speicherknoten des Kondensators gefüllt. Das erste Substrat wird mit dem zweiten Substrat verbunden, wobei eine isolie­ rende Schicht erzeugt wird, die zwischen ihnen angeordnet ist und an den Speicherknoten und an das zweite Substrat an­ grenzt. Das zweite Substrat wird von einer ersten Oberfläche her gedünnt, wobei die erste Oberfläche einer zweiten, an die isolierende Schicht angrenzenden Oberfläche des zweiten Sub­ strats gegenüberliegt. Ein ersten Source/Drain-Gebiet eines Transistors der Speicherzelle wird so erzeugt, daß es minde­ stens an die erste Oberfläche des zweiten Substrats angrenzt. Im zweiten Substrat werden erste Gräben erzeugt, die jeweils das zweite Substrat und die isolierende Schicht durchtrennen, wobei Teile der isolierenden Schicht, die an die ersten Grä­ ben angrenzen, auch an die Speicherknoten der Kondensatoren der Speicherzellen angrenzen. Ein zweites Source/Drain-Gebiet des Transistors wird so erzeugt, daß es mindestens an einen der ersten Gräben und mindestens an einen der Teile der iso­ lierenden Schicht angrenzt. Durch isotropes Ätzen werden die Teile der isolierenden Schicht entfernt. Durch Abscheiden und Rückätzen von leitendem Material werden die Teile der isolie­ renden Schicht durch Kontakte ersetzt. Bitleitungen und dazu quer verlaufende Wortleitungen werden erzeugt und mit den Speicherzellen verbunden.
Die isolierende Schicht wird durch die ersten Gräben durch­ trennt, damit beim isotropen Ätzen die Teile der isolierenden Schicht, die unterhalb der zweiten Source/Drain-Gebiete ange­ ordnet sind, entfernt werden können.
Beim Dünnen des zweiten Substrats wirkt das erste Substrat als stabilisierende Trägerplatte.
Die DRAM-Zellenanordnung kann eine hohe Packungsdichte auf­ weisen, da der Transistor über dem Kondensator angeordnet ist und der Kontakt keinen zusätzlichen Platzbedarf erfordert, sondern unter dem Transistor angeordnet ist. Die ersten Grä­ ben, die der Trennung der Source/Drain-Gebiete der zueinander benachbarten Transistoren dienen, werden auch für die Erzeu­ gung der Kontakte zwischen den Transistoren und den Kondensa­ toren benutzt. Das isotrope Ätzen ermöglicht es, die Kontakte seitlich versetzt zu den ersten Gräben zu erzeugen, so daß sie unterhalb der zweiten Source/Drain-Gebiete angeordnet sind.
Da der Transistor und der Kondensator in verschiedenen Sub­ straten erzeugt werden, hat die Erzeugung der Vertiefung, die in der Regel durch anisotropes Ätzen erfolgt, keine negativen Auswirkungen auf den Transistor, so daß dieser weniger Leck­ ströme aufweisen kann. Beispielsweise beeinträchtigen Defek­ te, die bei der Erzeugung der Vertiefungen im ersten Substrat entstehen können, die Transistoren nicht, da die Transistoren in einem anderen, dem zweiten Substrat erzeugt werden. Die Prozeßschritte zur Erzeugung des Kondensators können opti­ miert werden, ohne daß Rücksicht auf den Transistor genommen werden muß. Auch bei der Wahl des Materials für eine Maske zur Erzeugung der Vertiefungen muß auf die Transistoren keine Rücksicht genommen werden. Beispielsweise kann die Maske aus Metall erzeugt werden.
Da der Speicherknoten nicht an das erste Substrat angrenzt, kann auf die aufwendige Erzeugung eines Collars verzichtet werden. Es genügt, wenn sämtliche Flächen der Vertiefung mit dem Kondensatordielektrikum versehen sind.
Da im ersten Substrat nur die Kondensatoren nicht aber die Transistoren der DRAM-Zellenanordnung angeordnet sind, kann eine Kondensatorelektrode der Kondensatoren anders erzeugt werden als durch Diffusion von in die Vertiefung eingebrach­ tem Dotierstoff in das erste Substrat. Beispielsweise kann das gesamte erste Substrat aus hochdotiertem monokristallinem Silizium oder Polysilizium bestehen und die Kondensatorelek­ trode bilden. Dies bedeutet eine wesentliche Verkleinerung des Prozeßaufwands.
Eine besonders hohe Packungsdichte läßt sich erzielen, wenn der Transistor als vertikaler Transistor ausgestaltet ist. Dazu ist das zweite Source/Drain-Gebiet unter dem ersten Source/Drain-Gebiet angeordnet. Ein Kanalgebiet des Transi­ stors ist zwischen dem ersten Source/Drain-Gebiet und dem zweiten Source/Drain-Gebiet angeordnet.
Obwohl der Kondensator und der Transistor übereinander ange­ ordnet sind, können Abmessungen des Kondensators unabhängig von Abmessungen des Transistors gewählt werden, da der Tran­ sistor und der Kondensator nicht in einer einzigen Vertiefung angeordnet sind. So kann der Kondensator einen horizontalen Querschnitt ohne Ecken aufweisen, während das Gatedielektri­ kum an einer ebenen seitlichen Fläche des Kanalgebiets an­ grenzt. Dies hat den Vorteil, daß das Kondensatordielektrikum an gekrümmten Flächen ohne Kanten angeordnet ist, so daß Feldverzerrungen und daraus folgende Leckströme vermieden werden. Zugleich ist die besagte Fläche des Kanalgebiets eben, so daß sie eine definierte Ausrichtung bezüglich des Kristallgitters des Substrats aufweist, wodurch das Gatedie­ lektrikum homogen aufwachsen kann.
Zur Prozeßvereinfachung sowie zur Erhöhung der Packungsdichte ist es vorteilhaft, das erste Source/Drain-Gebiet und das zweite Source/Drain-Gebiet zwischen zwei der ersten Gräben so anzuordnen, daß sie an diese ersten Gräben angrenzen. Dies kann selbstjustiert, d. h. ohne zu justierende Masken, erfol­ gen, indem das erste Source/Drain-Gebiet und/oder das zweite Source/Drain-Gebiet durch Strukturierung von im zweiten Sub­ strat angeordneten dotierten Schichten durch die ersten Grä­ ben erzeugt werden. Das erste Source/Drain-Gebiet kann auch durch Implantation des zweiten Substrats nach Erzeugung der ersten Gräben erzeugt werden.
Zur Prozeßvereinfachung sowie zur Erniedrigung des elektri­ schen Widerstandes zwischen dem Speicherknoten und dem zwei­ ten Source/Drain-Gebiet kann mindestens ein weiterer Kontakt in der isolierenden Schicht angeordnet sein. Der eine Kontakt grenzt an einen der beiden ersten Gräben an, während der wei­ tere Kontakt an den anderen der beiden ersten Gräben an­ grenzt. Das Herstellungsverfahren ist besonders einfach, da das isotrope Ätzen ohne Maske erfolgen kann. Es ist klar, daß in diesem Fall unter jedem Transistor zwei Teile der isolie­ renden Schicht entfernt werden, da schließlich auch zwei er­ ste Gräben an den Transistor angrenzen und zwei Teile der isolierenden Schicht unter diesem Transistor seitlich frei­ liegen.
Ein besonders niedriger elektrischer Widerstand ergibt sich, wenn auch der weitere Kontakt das zweite Source/Drain-Gebiet mit dem Speicherknoten verbindet. Soll jedoch nur ein Kontakt pro Transistor vorgesehen sein, dann kann eine Maske eine Flanke jedes der ersten Gräben bei der isotropen Ätzung schützen, so daß bei jedem ersten Graben nur ein Teil der isolierenden Schicht entfernt wird.
Damit bei Dejustierung des Transistors bezüglich dem Spei­ cherknoten der weitere Kontakt nicht an das erste Substrat angrenzt und einen Kurzschluß hervorruft, ist es vorteilhaft, eine Schutzschicht vorzusehen, die auf dem ersten Substrat angeordnet ist und von der Vertiefung durchtrennt wird. Bei Dejustierung grenzt folglich der weitere Kontakt an die Schutzschicht an und ist durch die Schutzschicht von ersten Substrat getrennt. Die Schutzschicht ist zwischen der isolie­ renden Schicht und dem ersten Substrat angeordnet.
Einen noch kleineren Widerstand zwischen dem Speicherknoten und dem zweiten Source/Drain-Gebiet läßt sich erzielen, wenn mehr als zwei Kontakte vorgesehen sind. Beispielsweise kann der Transistor zusätzlich zu den zwei ersten Gräben zwischen zweiten Gräben angeordnet sein, die ebenfalls die isolierende Schicht durchtrennen, so daß vier Kontakte erzeugt werden können. Umgeben die ersten Gräben und die zweiten Gräben den Transistor vollständig, so hängen die vier Kontakte zusammen und bilden eine ringförmige Kontaktstruktur.
Es liegt im Rahmen der Erfindung, die ersten Gräben so zu er­ zeugen, daß sie einen beispielsweise quadratischen horizonta­ len Querschnitt aufweisen.
Die ersten Gräben können einen streifenförmigen horizontalen Querschnitt aufweisen und im wesentlichen parallel zueinander verlaufen. Das zweite Substrat kann zweite Gräben aufweisen, die im wesentlichen parallel zueinander und quer zu den er­ sten Gräben verlaufen, die Source/Drain-Gebiete von zueinan­ der benachbarten Transistoren voneinander trennen, das zweite Substrat durchtrennen und bis zur isolierenden Schicht rei­ chen ohne diese zu durchtrennen. Seitliche Flächen der zwei­ ten Gräben sind im Bereich des Kanalgebiets mit einem Gate­ dielektrikum versehen. Gateelektroden der Transistoren sind mindestens teilweise in den zweiten Gräben angeordnet und grenzen an das Gatedielektrikum an.
Die Wortleitungen sind mit den Gateelektroden verbunden und verlaufen vorzugsweise parallel zu den zweiten Gräben.
Da die zweiten Gräben die isolierende Schicht nicht durch­ trennen, werden pro Transistor zwei Kontakte oder, bei mas­ kierter isotroper Ätzung, ein Kontakt erzeugt. Da die Ga­ teelektroden in den zweiten Gräben angeordnet sind während die Kontakte an die ersten Gräben angrenzen, werden Kapazitä­ ten zwischen den Gateelektroden und der Kontakte vermieden. Alternativ sind die Gateelektroden in den ersten Gräben ange­ ordnet.
Jeder Transistor wird von zwei der ersten Gräben und von zwei der zweiten Gräben umgeben. Die ersten Source/Drain-Gebiete und die zweiten Source/Drain-Gebiete grenzen jeweils an zwei der ersten Gräben und an zwei der zweiten Gräben an.
Der Platzbedarf einer Speicherzelle kann 4F2 betragen, wobei F die minimale, in der verwendeten Technologie herstellbare Strukturgröße ist.
Die Kontakte können zunächst als Teile von leitenden Struktu­ ren erzeugt werden, die zu einem späteren Zeitpunkt struktu­ riert werden. Beispielsweise kann nach Erzeugung der parallel zueinander verlaufenden ersten Gräben das isotrope Ätzen durchgeführt werden, so daß die besagten freiliegenden Teile der isolierenden Schicht entfernt werden. Die Teile der iso­ lierenden Schicht werden anschließend durch die leitenden Strukturen ersetzt. Eine solche leitende Struktur weist einen streifenförmigen horizontalen Querschnitt auf, verläuft par­ allel zu den ersten Gräben und grenzt an eine Flanke der er­ sten Gräben an. Anschließend können die zweiten Gräben er­ zeugt werden, die die isolierende Schicht nicht durchtrennen. Da hierbei das zweite Substrat geätzt wird, werden Teile der leitenden Strukturen freigelegt. Diese freigelegten Teile der leitenden Strukturen können entfernt und durch isolierendes Material ersetzt werden, so daß aus den übrig bleibenden Tei­ len der leitenden Strukturen die voneinander getrennten Kon­ takte gebildet werden.
Die Gateelektroden können mit den Wortleitungen verbunden sein, die oberhalb des zweiten Substrats verlaufen.
Alternativ können die Gateelektroden Teile der Wortleitungen sein.
Beispielsweise füllen die Wortleitungen die zweiten Gräben aus. Damit eine Wortleitung nicht zwei quer zur Wortleitung benachbarte Transistoren ansteuert, kann jeweils eine Flanke jedes der zweiten Gräben mit einer Struktur versehen werden, die die Ausbildung eines Kanals verhindert. Eine solche Struktur kann beispielsweise ein im zweiten Substrat angeord­ netes hochdotiertes Gebiet sein, das denselben Leitfähig­ keitstyp wie das Kanalgebiet aufweist. Alternativ wird die Struktur aus isolierendem Material erzeugt, das in den zwei­ ten Graben eingebracht wird.
Die Wortleitung kann alternativ aus zwei Teilen bestehen. Beispielsweise verlaufen entlang den Flanken der zweiten Grä­ ben Spacer aus leitendem Material, die die Wortleitungen bil­ den. Da in diesem Fall zwei Seiten des Kanalgebiets mit dem Gatedielektrikum versehen sind und an die Wortleitung angren­ zen, ist die Kanalweite des Transistors besonders groß, so daß durch den Transistor besonders viel Strom fließen kann. Die Spacer können erzeugt werden, indem leitendes Material abgeschieden und rückgeätzt wird, bis die Böden der zweiten Gräben freigelegt werden.
Soll die Kanalweite des Transistors nicht so groß sein, liegt es im Rahmen der Erfindung, nur jeden zweiten Graben mit Spacern zu versehen. Die Wortleitung ist also einteilig und besteht aus einem Spacer. Zur Herstellung von solchen Wort­ leitungen können die zweiten Gräben, in denen keine Wortlei­ tungen erzeugt werden sollen, mit einer Hilfsstruktur gefüllt werden. Anschließend wird leitendes Material abgeschieden und rückgeätzt, bis die Böden der zweiten Gräben freigelegt wer­ den.
Eine weitere Möglichkeit die Wortleitungen selbstjustiert, d. h. ohne Verwendung von zu justierenden Masken, parallel zu den zweiten Gräben zu erzeugen, wird im Folgenden beschrie­ ben:
Die ersten Gräben und die zweiten Gräben werden so erzeugt, daß sie dieselbe Breite aufweisen. In den ersten Gräben aber nicht in den zweiten Gräben sind isolierende Strukturen min­ destens an Flanken der ersten Gräben angeordnet, so daß zwi­ schen jeweils zwei entlang eines der zweiten Gräben zueinan­ der benachbarten Transistoren zwei sich gegenüberliegende Teile der isolierenden Strukturen angeordnet sind. Die Ga­ teelektrode ist Teil der Wortleitung, die das Kanalgebiet seitlich umgibt. Die Wortleitung ist innerhalb der zweiten Gräben spacerförmig, während sie in den ersten Gräben an die sich gegenüberliegenden Teile der isolierenden Strukturen an­ grenzt. Auch in diesem Fall ist die Kanalweite groß, da die Wortleitung an zwei Flächen des Kanalgebiets angeordnet ist.
Eine solche Wortleitung kann selbstjustiert erzeugt werden, da aufgrund der isolierenden Strukturen die ersten Gräben au­ ßerhalb der zweiten Gräben durch die isolierenden Strukturen verengt sind. Wird zur Erzeugung der Wortleitungen leitendes Material einer solchen Dicke abgeschieden, daß die ersten Gräben außerhalb der zweiten Gräben gefüllt werden, die zwei­ ten Gräben aber nicht gefüllt werden, und anschließend rück­ geätzt, bis Böden der zweiten Gräben freigelegt werden, so bleibt das leitende Material innerhalb der ersten Gräben und längs der zweiten Gräben zusammenhängend.
Zur Erzeugung einer solchen DRAM-Zellenanordnung werden nach Erzeugung der leitenden Strukturen die isolierenden Struktu­ ren erzeugt, die zunächst die Flanken der ersten Gräben be­ decken aber die ersten Gräben nicht auffüllen. Bei der Erzeu­ gung der zweiten Gräben werden Teile der isolierenden Struk­ turen so entfernt, daß Böden der zweiten Gräben im wesentli­ chen eben sind. Dadurch entstehen die isolierenden Struktu­ ren, die innerhalb der ersten Gräben aber außerhalb der zwei­ ten Gräben angeordnet sind und Teile aufweisen, die sich ge­ genüberliegen.
Das Prinzip, daß die Wortleitungen selbstjustiert erzeugt werden, wenn die effektive Breite der ersten Gräben außerhalb der zweiten Gräben kleiner ist als die Breite der zweiten Gräben kann auch dann Verwendung finden, wenn die ersten Grä­ ben schon gleich zu Beginn mit einer kleineren Breite als die zweiten Gräben erzeugt werden. In diesem Fall kann auf die isolierenden Strukturen, die die ersten Gräben verengen, ver­ zichtet werden. Das Kanalgebiet kann auch im Bereich der er­ sten Gräben mit einem Gatedielektrikum versehen werden, so daß die Gateelektrode des Transistors ringförmig das gesamte Kanalgebiet umgibt und der Transistor folglich eine besonders große Kanalweite aufweist.
Die isolierenden Strukturen können erzeugt werden, indem iso­ lierendes Material im wesentlichen konform abgeschieden und außerhalb der ersten Gräben entfernt wird. Die ersten Gräben können anschließend mit Füllstrukturen gefüllt werden. Bei der Erzeugung der zweiten Gräben werden in den zweiten Gräben angeordnete Teile der Füllstrukturen und der isolierenden Strukturen mit Hilfe einer Grabenmaske bis zu einer Höhe, bis zu der die isolierende Schicht reicht, abgetragen. Bei der Erzeugung der zweiten Gräben wird außerdem das zweite Sub­ strat geätzt, bis die isolierende Schicht und die Teile der leitenden Strukturen freigelegt werden. Die zweiten Gräben weisen folglich im wesentlichen ebene Böden auf. Die freige­ legten Teile der leitenden Strukturen werden entfernt und durch isolierendes Material ersetzt, indem das isolierende Material in einer solchen Dicke abgeschieden wird, daß die zweiten Gräben gefüllt werden, und anschließend, um die Er­ zeugung der Wortleitungen zu ermöglichen, zusammen mit den Füllstrukturen bis zu einer für die Wortleitungen geeigneten Höhe rückgeätzt wird. Anschließend werden die Wortleitungen erzeugt.
Beim Rückätzen der Füllstrukturen und des isolierenden Mate­ rials wird selektiv zu den isolierenden Strukturen geätzt. Es entsteht eine gitterförmige Vertiefung mit einem im wesentli­ chen ebenen Boden. Die für die Wortleitungen geeignete Höhe liegt in der Höhe, bis zu der eine obere Fläche der isolie­ renden Schicht reicht oder etwas höher. Tiefer sollten die Füllstrukturen und das isolierende Material nicht rückgeätzt werden, da sonst die in der isolierenden Schicht angeordneten Kontakte freigelegt werden könnten. Zwar wird vor Erzeugung der Wortleitungen das Gatedielektrikum aufgewachsen, doch kann sich trotzdem eine unerwünschte Kapazität zwischen den Kontakten und den Wortleitungen ausbilden. Die geeignete Höhe liegt auch nicht wesentlich oberhalb der Höhe, bis zu der die isolierende Schicht reicht, da die Wortleitungen zur Ansteue­ rung der Transistoren bis zu einer Höhe der zweiten Sour­ ce/Drain-Gebiete reichen sollten, und diese Höhe im Bereich der isolierenden Schicht liegt.
Die zweiten Source/Drain-Gebiete können beispielsweise durch Diffusion von Dotierstoff aus den Kontakten in das zweite Substrat erzeugt werden. In diesem Fall werden die Kontakte bzw. die leitenden Strukturen aus dotiertem Polysilizium er­ zeugt. Sind zwei Kontakte pro Transistor vorgesehen, so kann das zweite Source/Drain-Gebiet zweiteilig sein.
Sollen die Wortleitungen zweiteilig in Form von zwei Spacern erzeugt werden, so werden die Füllstrukturen beim Rückätzen des isolierenden Materials zur Ersetzung der Teile der lei­ tenden Strukturen nicht mit rückgeätzt.
Zur Verbindung der beiden Substrate miteinander kann auf dem ersten Substrat eine erste Teilschicht der isolierenden Schicht aufgebracht werden, die die Speicherknoten bedeckt. Auf der zweiten Oberfläche des zweiten Substrats wird eine zweite Teilschicht der isolierenden Schicht aufgebracht. Vor­ zugsweise werden die Teilschichten durch z. B. chemisch­ mechanisches Polieren planarisiert. Die Substrate werden an­ schießend zusammengedrückt, wobei die beiden Teilschichten aufeinandertreffen. Durch Tempern bei ca. 900°C kommt es zu einer festen Verbindung der beiden Teilschichten miteinander, die die isolierende Schicht bilden.
Die isolierende Schicht kann jedoch auch als ganzes auf dem ersten Substrat oder auf dem zweiten Substrat aufgebracht werden.
Der Speicherknoten kann in einem unteren Bereich aus einem Metall oder einem Metallsilizid, z. B. Wolframsilizid, beste­ hen. Vorzugsweise besteht ein oberer Bereich der Speicherkno­ ten aus dotiertem Polysilizium.
Die Bitleitungen können an die ersten Source/Drain-Gebiete angrenzen und verlaufen parallel zu den ersten Gräben.
Um die Leitfähigkeit der Wortleitungen zu erhöhen, können Leitungen vorgesehen sein, die über dem zweiten Substrat an­ geordnet sind und mit den Wortleitungen verbunden sind. Für jede Wortleitung ist eine Leitung vorgesehen. Da die spacer­ förmigen Teile der Wortleitungen kleine horizontale Quer­ schnitte aufweisen, sind Wortleitungskontakte, die die Wort­ leitungen mit den Leitungen verbinden, vorzugsweise über den ersten Gräben angeordnet, wo die Wortleitungen einen beson­ ders großen horizontalen Querschnitt aufweisen. Es ist nicht erforderlich Wortleitungskontakte zwischen jedem Paar entlang der zweiten Gräben zueinander benachbarten Transistoren vor­ zusehen. Eine Kontaktierung kann z. B. nach jeweils 64 Tran­ sistoren erfolgen.
Um einen Kurzschluß zwischen den Wortleitungskontakten und den Bitleitungen zu vermeiden, ist es vorteilhaft, vor Erzeu­ gung der Wortleitungskontakte die Bitleitungen durch isolie­ rende Spacer und durch eine isolierende Hilfsschicht abzukap­ seln. Es wird ein Zwischenoxid abgeschieden (z. B. Borphos­ phorsilikatglas), in dem Kontaktlöcher zu den Wortleitungen geöffnet werden. Dabei wird das Zwischenoxid selektiv zur Hilfsschicht und den isolierenden Spacern geätzt.
Im folgenden wird ein Ausführungsbeispiel der Erfindung an­ hand der Figuren näher erläutert.
Fig. 1 zeigt einen Querschnitt durch ein erstes Substrat, nachdem eine Schutzschicht, Vertiefungen, ein Konden­ satordielektrikum, Speicherknoten und eine erste Teilschicht einer isolierenden Schicht erzeugt wur­ den.
Fig. 2 zeigt den Querschnitt aus Fig. 1 und einen Quer­ schnitt durch ein zweites Substrat, nachdem auf dem zweiten Substrat eine zweite Teilschicht der isolie­ renden Schicht erzeugt wurde, die beiden Substrate miteinander verbunden wurden, das zweite Substrat ge­ dünnt wurde und eine dotierte Schicht erzeugt wurde.
Fig. 3 zeigt den Querschnitt aus Fig. 2, nachdem eine erste Hilfsschicht, erste Gräben, leitende Strukturen und dotierte Gebiete erzeugt wurden.
Fig. 4a zeigt den Querschnitt aus Fig. 3, nachdem isolie­ rende Strukturen, erste Füllstrukturen, zweite Gräben (in Fig. 4b dargestellt), erste Source/Drain- Gebiete, zweite Source/Drain-Gebiete und Kontakte er­ zeugt wurden.
Fig. 4b zeigt einen vom Querschnitt aus Fig. 4a senkrechten Querschnitt durch die beiden Substrate nach den Pro­ zeßschritten aus Fig. 4a.
Fig. 4c zeigt eine Aufsicht auf die beiden Substrate, in der die Vertiefungen, die ersten Gräben und die zweiten Gräben dargestellt sind.
Fig. 5a zeigt den Querschnitt aus Fig. 4a, nachdem die er­ ste Hilfsschicht entfernt wurde, ein Gatedielektrikum (in Fig. 5b dargestellt), Wortleitungen und zweite Füllstrukturen erzeugt wurden.
Fig. 5b zeigt den Querschnitt aus Fig. 4b nach den Prozeß­ schritten aus Fig. 5a.
Fig. 6a zeigt den Querschnitt aus Fig. 5a, nachdem Bitlei­ tungen, isolierende Spacer, eine zweite Hilfsschicht, ein Zwischenoxid, Wortleitungskontakte und Leitungen erzeugt wurden.
Fig. 6b zeigt den Querschnitt aus Fig. 5b nach den Prozeß­ schritten aus Fig. 6a.
Fig. 6c zeigt die Aufsicht aus Fig. 4c, in der die Kontak­ te, die ersten Source/Drain-Gebiete, an den Flanken der ersten Gräben angeordnete Teile der isolierenden Strukturen, die Wortleitungen und ein Wortleitungs­ kontakt dargestellt sind.
Die Figuren sind nicht maßstabsgetreu.
In einem Ausführungsbeispiel wird ein ca. 400 µm dickes er­ stes Substrat 1 aus n-dotiertem Silizium bereitgestellt. Die Dotierstoffkonzentration beträgt ca. 1020 cm-3. Zur Erzeugung einer Schutzschicht S wird Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden (siehe Fig. 1).
Durch maskiertes Ätzen werden im ersten Substrat 1 ca. 6 µm tiefe Vertiefungen V erzeugt (siehe Fig. 1). Die Vertiefun­ gen V weisen kreisförmige horizontale Querschnitte auf, deren Durchmesser ca. 150 nm beträgt. Die Vertiefungen V sind in Reihen und Spalten angeordnet. Abstände zwischen zu einander benachbarten Vertiefungen V betragen ca. 150 nm.
Zur Erzeugung eines Kondensatordielektrikums KD von Kondensa­ toren wird Siliziumnitrid in einer Dicke von ca. 5 nm abge­ schieden und durch thermische Oxidation ca. 2 nm tief aufoxi­ diert (siehe Fig. 1).
Zur Erzeugung von Speicherknoten SP der Kondensatoren wird insitu n-dotiertes Polysilizium in einer Dicke von ca. 200 nm abgeschieden und durch chemisch-mechanisches Polieren plana­ risiert, bis die Schutzschicht S freigelegt wird (siehe Fig. 1).
Zur Erzeugung einer ersten Teilschicht T1 einer isolierenden Schicht I wird SiO2 in einer Dicke von ca. 200 nm abgeschie­ den und durch chemisch-mechanisches Polieren planarisiert. Die erste Teilschicht T1 der isolierenden Schicht I ist ca. 100 nm dick.
Es wird ein ca. 400 µm dickes zweites Substrat 2 aus p- dotiertem Silizium bereitgestellt. Die Dotierstoffkonzentra­ tion beträgt ca. 1017 cm-3. Auf dem zweiten Substrat 2 wird eine ca. 100 nm dicke zweite Teilschicht T2 der isolierenden Schicht I aufgebracht, indem SiO2 in einer Dicke von ca. 200 nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert wird (siehe Fig. 2).
Das erste Substrat 1 und das zweite Substrat 2 werden derart aufeinander gestapelt, daß die erste Teilschicht T1 auf die zweite Teilschicht T2 der isolierenden Schicht I auftrifft. Durch einen Temperschritt bei ca. 900°C werden die erste Teilschicht T1 und die zweite Teilschicht T2 fest miteinander verbunden und bilden die isolierende Schicht I (siehe Fig. 2).
Anschließend wird das zweite Substrat 2 gedünnt, wobei das erste Substrat 1 als stabilisierende Trägerplatte wirkt. Nach dem Dünnen ist das zweite Substrat 2 ca. 1000 nm dick (siehe Fig. 2).
Durch eine Implantation wird eine ca. 100 nm dicke n-dotierte Schicht D im zweiten Substrat 2 erzeugt (siehe Fig. 2). Die Dotierstoffkonzentration der dotierten Schicht D beträgt ca. 1020 cm-3. Das zweite Substrat 2 weist an einer ersten Ober­ fläche O1 die dotierte Schicht D auf und an einer der ersten Oberfläche O1 gegenüberliegenden Oberfläche O2 die isolieren­ de Schicht I.
Zur Erzeugung einer ersten Hilfsschicht H1 wird Siliziumni­ trid in einer Dicke von ca. 100 nm auf dem zweiten Substrat 2 abgeschieden (siehe Fig. 3).
Mit Hilfe einer ersten Grabenmaske aus Fotolack (nicht darge­ stellt) werden in dem zweiten Substrat 2 erste Gräben G1 er­ zeugt, die die erste Hilfsschicht H1, das zweite Substrat 2 und die isolierende Schicht I durchtrennen (siehe Fig. 3).
Durch isotropes Ätzen von SiO2 werden an Flanken der ersten Gräben G1 angrenzende Teile der isolierenden Schicht I ent­ fernt (siehe Fig. 3). Als Ätzmittel ist z. B. HF geeignet.
Die entfernten Teile der isolierenden Schicht I werden durch leitende Strukturen L ersetzt, indem insitu n-dotiertes Poly­ silizium in einer Dicke von ca. 50 nm abgeschieden und rück­ geätzt wird, bis die Schutzschicht S freigelegt wird (siehe Fig. 3).
Anschließend wird durch thermische Oxidation ein ca. 5 nm dickes Oxid (nicht dargestellt) erzeugt. Dabei diffundiert Dotierstoff aus den leitenden Strukturen L in das zweite Sub­ strat 2 und bildet dort streifenförmige dotierte Gebiete D' (siehe Fig. 3).
Zur Erzeugung von isolierenden Strukturen IS wird Siliziumni­ trid in einer Dicke von ca. 50 nm abgeschieden. Anschließend wird SiO2 in einer Dicke von ca. 100 nm abgeschieden, so daß die ersten Gräben G1 gefüllt werden. Durch chemisch­ mechanisches Polieren werden SiO2 und Siliziumnitrid abgetra­ gen, bis die erste Hilfsschicht H1 freigelegt wird. Dadurch werden aus dem Siliziumnitrid die isolierenden Strukturen IS erzeugt, die in den ersten Gräben G1 angeordnet sind, die Flanken und die Böden der ersten Gräben G1 bedecken und Teile aufweisen, die sich in den ersten Gräben G1 gegenüberliegen. Aus dem SiO2 entstehen in den ersten Gräben G1 erste Füll­ strukturen F1 (siehe Fig. 4a).
Mit Hilfe einer zweiten Grabenmaske aus Fotolack werden im zweiten Substrat 2 zweite Gräben G2 erzeugt, indem Silizium­ nitrid, Silizium und SiO2 geätzt werden, bis die isolierende Schicht I freigelegt wird (siehe Fig. 4b und 4c).
Aus der dotierten Schicht D, die durch die ersten Gräben G1 und die zweiten Gräben G2 strukturiert wird, entstehen erste Source/Drain-Gebiete S/D1 von Transistoren. Aus den dotierten Gebieten D', die durch die ersten Gräben G1 und die zweiten Gräben G2 strukturiert werden, entstehen zweite Source/Drain- Gebiete S/D2 der Transistoren. Zwischen den ersten Sour­ ce/Drain-Gebieten S/D1 und den zweiten Source/Drain-Gebieten S/D2 angeordnete Teile des zweiten Substrats 2 wirken als Kanalgebiete KA der Transistoren.
Durch die zweiten Gräben G2 werden an Böden der zweiten Grä­ ben G2 Teile der leitenden Strukturen L freigelegt. Diese Teile der leitenden Strukturen L werden durch Ätzen mit z. B. He, HBr, Cl2, C2F6 entfernt. Die leitenden Strukturen L wer­ den dadurch strukturiert und bilden voneinander getrennte Kontakte K, die die zweiten Source/Drain-Gebiete S/D2 jeweils mit den darunter liegenden Speicherknoten SP verbinden (siehe Fig. 4a).
Die entfernten Teile der leitenden Strukturen L werden durch isolierendes Material ersetzt, indem SiO2 in einer Dicke von ca. 150 nm abgeschieden, so daß die zweiten Gräben G2 gefüllt werden, und chemisch-mechanisch planarisiert, bis die erste Hilfsschicht H1 freigelegt wird. Durch Ätzen mit z. B. CHF3, Ol wird die erste Hilfsschicht H1 entfernt. Anschließend wird SiO2 ca. 300 nm tief rückgeätzt, so daß sich die Böden der zweiten Gräben G2 wieder auf ihrer ursprünglichen Höhe befin­ den. Beim Rückätzen des SiO2 werden auch die ersten Füll­ strukturen F1 rückgeätzt, so daß sich eine gitterförmige Ver­ tiefung bildet, die die Kanalgebiete KA der Transistoren seitlich umgibt.
Durch thermische Oxidation werden an freiliegenden Flächen der Kanalgebiete KA ein ca. 5 nm dickes Gatedielektrikum GD erzeugt. Das Gatedielektrikum GD ist an Teilen der Flanken der zweiten Gräben G2 angeordnet (siehe Fig. 5b).
Zur Erzeugung von Wortleitungen W1 wird insitu n-dotiertes Polysilizium in einer Dicke von ca. 50 nm abgeschieden, so daß die ersten Gräben G1 gefüllt werden, während die zweiten Gräben G2 nicht gefüllt werden. Anschließend wird Polysilizi­ um ca. 100 nm weit rückgeätzt, bis die Böden der zweiten Grä­ ben G2 freigelegt werden. Aus dem Polysilizium entstehen da­ durch die Wortleitungen W1 (siehe Fig. 5a und 5b).
Zur Erzeugung von zweiten Füllstrukturen F2 wird SiO2 in ei­ ner Dicke von ca. 100 nm abgeschieden und durch chemisch­ mechanisches Polieren planarisiert, bis die ersten Sour­ ce/Drain-Gebiete S/D1 freigelegt werden (siehe Fig. 5a und 5b).
Zur Erzeugung von Bitleitungen B wird Wolfram in einer Dicke von ca. 100 nm abgeschieden. Darüber wird zur Erzeugung einer zweiten Hilfsschicht H2 Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden.
Mit Hilfe einer Maske aus Fotolack werden die zweite Hilfs­ schicht H2 und das Wolfram strukturiert, so daß aus dem Wolf­ ram die Bitleitungen B erzeugt werden, die ca. 150 nm breit sind, parallel zu den ersten Gräben G1 verlaufen, zwischen den ersten Gräben G1 angeordnet sind, an die ersten Sour­ ce/Drain-Gebiete S/D1 angrenzen und von der zweiten Hilfs­ schicht H2 bedeckt sind (siehe Fig. 6a und 6b).
Zum Abkapseln der Bitleitungen B wird Siliziumnitrid in einer Dicke von ca. 30 nm abgeschieden und rückgeätzt, bis die zweiten Füllstrukturen F2 freigelegt werden. Aus dem Silizi­ umnitrid werden dadurch isolierende Spacer SR erzeugt, die die Bitleitungen B seitlich schützen (siehe Fig. 6a).
Anschließend wird ein ca. 100 nm dickes Zwischenoxid Z er­ zeugt, indem SiO2 in einer Dicke von ca. 200 nm abgeschieden und durch chemisch-mechanisches Polieren planarisiert wird (siehe Fig. 6a und 6b).
Zur Erzeugung von Wortleitungskontakten WK werden im Zwi­ schenoxid Z Kontaktlöcher zu in den ersten Gräben G1 angeord­ neten Teilen der Wortleitungen W1 geöffnet. Abstände zwischen entlang der Wortleitung W1 zueinander benachbarten Kontaktlö­ chern betragen ca. 20 µm. Beim Öffnen der Kontaktlöcher wer­ den auch die entsprechenden zweiten Füllstrukturen F2 ent­ fernt, so daß die Teile der Wortleitungen W1 freigelegt wer­ den. Anschließend wird Wolfram in einer Dicke von ca. 200 nm abgeschieden, so daß die Kontaktlöcher mit den Wortleitungs­ kontakten WK gefüllt werden. Mit Hilfe einer Maske aus Foto­ lack (nicht dargestellt) wird Wolfram strukturiert, so daß parallel zu den Wortleitungen W1 verlaufende Leitungen W2 er­ zeugt werden (siehe Fig. 6a und 6b und 6c).
Durch das beschriebene Verfahren wird eine DRAM- Zellenanordnung erzeugt, bei der eine Speicherzelle einen Transistor und einen damit verbundenen Kondensator umfaßt.
Es sind viele Variationen des Ausführungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Ab­ messungen der beschriebenen Schichten, Gebiete, Strukturen, Leitungen und Kontakte an die jeweiligen Erfordernisse ange­ paßt werden.

Claims (10)

1. DRAM-Zellenanordnung,
  • - mit Speicherzellen, die jeweils einen Transistor und einen Kondensator umfassen,
  • - bei der ein erstes Substrat (1) mit einer Vertiefung (V) vorgesehen ist,
  • - bei der Flächen der Vertiefung (V) mit einem Kondensatordielektrikum (KD) des Kondensators versehen sind,
  • - bei der die Vertiefung (V) mit einem Speicherknoten (SP) des Kondensators gefüllt ist,
  • - bei der der Transistor in einem zweiten Substrat (2) angeordnet ist,
  • - bei der ein erstes Source/Drain-Gebiet (S/D1) des Transistors mindestens an eine erste Oberfläche (O1) des zweiten Substrats (2) angrenzt,
  • - bei der ein zweites Source/Drain-Gebiet (S/D2) des Transistors mindestens an eine zweite, der ersten Oberfläche (O1) gegenüberliegende Oberfläche (O2) des zweiten Substrats (2) angrenzt,
  • - bei der das erste Substrat (1) und das zweite Substrat (2) miteinander derart verbunden sind, daß zwischen ihnen eine isolierende Schicht (I) angeordnet ist, die an den Speicherknoten (SP) und an die zweite Oberfläche (O2) des zweiten Substrats (2) angrenzt,
  • - bei der das zweite Substrat (2) erste Gräben (G1) aufweist, die Source/Drain-Gebiete (S/D1, S/D2) von zueinander benachbarten Transistoren voneinander trennen und die jeweils das zweite Substrat (2) und die isolierende Schicht (I) durchtrennen,
  • - bei der in der isolierenden Schicht (I) mindestens ein Kontakt (K) angeordnet ist, der an einen der ersten Gräben (G1), an das zweite Source/Drain-Gebiet (S/D2) und an den Speicherknoten (SP) angrenzt.
2. DRAM-Zellenanordnung nach Anspruch 1,
  • - bei der das zweite Source/Drain-Gebiet (S/D2) unter dem er­ sten Source/Drain-Gebiet (S/D1) angeordnet ist,
  • - bei der das erste Source/Drain-Gebiet (S/D1) und das zweite Source/Drain-Gebiet (S/D2) zwischen zwei der ersten Gräben (G1) angeordnet sind und an diese ersten Gräben (G1) an­ grenzen,
  • - bei der mindestens ein weiterer Kontakt (K) in der isolie­ renden Schicht (I) angeordnet ist, der an das zweite Sour­ ce/Drain-Gebiet (S/D2) angrenzt, so daß der Kontakt (K) an den einen der zwei ersten Graben (G1) angrenzt und der wei­ tere Kontakt (K) an den anderen der zwei ersten Graben (G1) angrenzt,
  • - bei dem auf dem ersten Substrat (1) eine Schutzschicht (S) angeordnet ist, die von der Vertiefung (V) durchtrennt wird.
3. DRAM-Zellenanordnung nach Anspruch 2,
  • - bei der die ersten Gräben (G1) im wesentlichen parallel zu­ einander verlaufen,
  • - bei der das zweite Substrat (2) zweite Gräben (G2) auf­ weist, die im wesentlichen parallel zueinander und quer zu den ersten Gräben (G1) verlaufen, die Source/Drain-Gebiet (S/D1, S/D2) von zueinander benachbarten Transistoren von­ einander trennen, das zweite Substrat (2) durchtrennen und bis zur isolierenden Schicht (I) reichen,
  • - bei der ein Kanalgebiet (KA) des Transistors zwischen dem ersten Source/Drain-Gebiet (S/D1) und dem zweiten Sour­ ce/Drain-Gebiet (S/D2) angeordnet ist,
  • - bei der seitliche Flächen der zweiten Gräben (G2) im Be­ reich des Kanalgebiets (KA) mit einem Gatedielektrikum (GD) versehen sind,
  • - bei der Gateelektroden der Transistoren mindestens teilwei­ se in den zweiten Gräben (G2) angeordnet sind und an das Gatedielektrikum (GD) angrenzen.
4. DRAM-Zellenanordnung nach Anspruch 3,
  • - bei der die ersten Gräben (G1) und die zweiten Gräben (G2) dieselbe Breite aufweisen,
  • - bei der die Gateelektroden Teil von Wortleitungen (W1) sind,
  • - bei der in den ersten Gräben (G1) aber nicht in den zweiten Gräben (G2) isolierende Strukturen (IS) mindestens an Flanken der ersten Gräben (G1) angeordnet sind, so daß zwischen jeweils zwei entlang eines der zweiten Gräben (G2) zueinander benachbarten Transistoren zwei sich gegenüberliegende Teile der isolierenden Strukturen (IS) angeordnet sind,
  • - bei der die zur Gateelektrode zugehörige Wortleitung (W1) das Kanalgebiet (KA) seitlich umgibt,
  • - bei der die Wortleitung (W1) innerhalb der zweiten Gräben (G2) spacerförmig ist,
  • - bei der die Wortleitung (W1) in den ersten Gräben (G1) an die sich gegenüberliegenden Teile der isolierenden Strukturen (IS) angrenzt,
  • - bei der die Wortleitung (W1) parallel zu den zweiten Gräben (G2) verläuft.
5. Verfahren zur Herstellung einer DRAM-Zellenanordnung,
  • - bei dem mehrere Speicherzellen erzeugt werden,
  • - bei dem in einem ersten Substrat (1) pro Speicherzelle eine Vertiefung (V) erzeugt wird,
  • - bei dem Flächen der Vertiefung (V) mit einem Kondensatordielektrikum (KD) eines Kondensators einer Speicherzelle versehen werden,
  • - bei dem die Vertiefung (V) mit einem Speicherknoten (SP) des Kondensators gefüllt wird,
  • - bei dem das erste Substrat (1) mit einem zweiten Substrat (2) verbunden wird, wobei eine isolierende Schicht (I) erzeugt wird, die zwischen ihnen angeordnet ist und die an den Speicherknoten (SP) und an das zweite Substrat (2) angrenzt,
  • - bei dem das zweite Substrat (2) von einer ersten Oberfläche (O1) her gedünnt wird, wobei die erste Oberfläche (O1) einer zweiten, an die isolierende Schicht (I) angrenzenden Oberfläche (O2) des zweiten Substrats (2) gegenüberliegt,
  • - bei dem ein erstes Source/Drain-Gebiet (S/D1) eines Transistors der Speicherzelle so erzeugt wird, daß es mindestens an die erste Oberfläche (O1) des zweiten Substrats (2) angrenzt,
  • - bei dem im zweiten Substrat (2) erste Gräben (G1) erzeugt werden, die jeweils das zweite Substrat (2) und die isolierende Schicht (I) durchtrennen, wobei Teile der isolierenden Schicht (I), die an die ersten Gräben (G1) angrenzen auch an die Speicherknoten (SP) der Kondensatoren der Speicherzellen angrenzen,
  • - bei dem ein zweites Source/Drain-Gebiet (S/D2) des Transistors so erzeugt wird, daß es an mindestens einen der ersten Gräben (G1) und mindestens an einen der Teile der isolierenden Schicht (I) angrenzt,
  • - bei dem durch isotropes Ätzen die Teile der isolierenden Schicht (I) entfernt werden,
  • - bei dem durch Abscheiden und Rückätzen von leitendem Material die Teile der isolierenden Schicht (I) durch Kontakte (K) ersetzt werden.
8. Verfahren nach Anspruch 7,
  • - bei dem die ersten Gräben (G1) und die zweiten Gräben (G2) mit im wesentlichen derselben Breite erzeugt werden,
  • - bei dem nach Erzeugung der leitenden Strukturen (L) isolierende Strukturen (IS) erzeugt werden, die die Flanken der ersten Gräben (G1) bedecken aber die ersten Gräben (G1) nicht auffüllen,
  • - bei dem bei der Erzeugung der zweiten Gräben (G2) Teile der isolierenden Strukturen (IS) so entfernt werden, daß Böden der zweiten Gräben (G2) im wesentlichen eben sind,
  • - bei dem leitendes Material in einer solchen Dicke abgeschieden wird, daß die durch die isolierenden Strukturen (IS) verengten Teile der ersten Gräben (G1) gefüllt werden, während die zweiten Gräben (G2) nicht gefüllt werden,
  • - bei dem das leitende Material rückgeätzt wird, so daß Wortleitungen (W1) erzeugt werden, die innerhalb der zweiten Gräben (G2) spacerförmig sind, in den ersten Gräben (G1) an sich gegenüberliegenden Teile der isolierenden Strukturen (IS) angrenzen, Kanalgebiete (KA) der Transistoren seitlich umgeben, teilweise als die Gateelektroden wirken und parallel zu den zweiten Gräben (G2) verlaufen.
6. Verfahren nach Anspruch 5,
  • - bei dem das erste Source/Drain-Gebiet (S/D1) über dem zwei­ ten Source/Drain-Gebiet (S/D2) erzeugt wird,
  • - bei dem das erste Source/Drain-Gebiet (S/D1) und das zweite Source/Drain-Gebiet (S/D2) so erzeugt werden, daß sie zwi­ schen zwei der ersten Gräben (G1) angeordnet sind und an diese ersten Gräben (G1) angrenzen,
  • - bei dem das isotrope Ätzen die isolierende Schicht (I) an beiden Flanken jedes ersten Grabens (G1) angreift,
  • - bei dem vor Erzeugung der Vertiefung (V) eine Schutzschicht (S) auf dem ersten Substrat (1) erzeugt wird.
7. Verfahren nach Anspruch 6,
  • - bei dem die ersten Gräben (G1) so erzeugt werden, daß sie im wesentlichen parallel zueinander verlaufen,
  • - bei dem freiliegende Teile der isolierenden Schicht (I) durch isotropes Ätzen entfernt werden und durch leitende Strukturen (L) ersetzt werden,
  • - bei dem im zweiten Substrat (2) zweite Gräben (G2) erzeugt werden, die im wesentlichen parallel zueinander und quer zu den ersten Gräben (G1) verlaufen, das zweite Substrat (2) durchtrennen und bis zur isolierenden Schicht (I) reichen,
  • - bei dem durch die zweiten Gräben (G2) freigelegte Teile der leitenden Strukturen (L) entfernt und durch isolierendes Material ersetzt werden, so daß aus übrigbleibenden Teilen der leitenden Strukturen (L) die voneinander getrennten Kontakte (K) gebildet werden,
  • - bei dem das erste Source/Drain-Gebiet (S/D1) und das zweite Source/Drain-Gebiet (S/D2) so erzeugt werden, daß sie an zwei der zweiten Gräben (G2) angrenzen,
  • - bei dem ein Kanalgebiet (KA) des Transistors zwischen dem ersten Source/Drain-Gebiet (S/D1) und dem zweiten Sour­ ce/Drain-Gebiet (S/D2) gebildet wird,
  • - bei dem seitliche Flächen der zweiten Gräben (G2) im Be­ reich des Kanalgebiets (KA) mit einem Gatedielektrikum (GD) versehen werden,
  • - bei dem Gateelektroden der Transistoren erzeugt werden, die mindestens teilweise in den zweiten Gräben (G2) angeordnet sind und an das Gatedielektrikum (GD) angrenzen.
9. Verfahren nach Anspruch 8,
  • - bei dem die isolierenden Strukturen (IS) erzeugt werden, indem isolierendes Material im wesentlichen konform abge­ schieden und außerhalb der ersten Gräben (G1) entfernt wird,
  • - bei dem die ersten Gräben (G1) mit Füllstrukturen (F1) ge­ füllt werden,
  • - bei dem bei der Erzeugung der zweiten Gräben (G2) die Füll­ strukturen (F1) und die isolierenden Strukturen (IS) durch maskiertes Ätzen bis zu einer Höhe, bis zu der die isolie­ rende Schicht (IS) reicht, abgetragen werden,
  • - bei dem bei der Erzeugung der zweiten Gräben (G2) das zwei­ te Substrat (2) geätzt wird, bis die isolierende Schicht (I) und die Teile der leitenden Strukturen (L) freigelegt werden,
  • - bei dem die Teile der leitenden Strukturen (L) entfernt werden und durch isolierendes Material ersetzt werden, in­ dem das isolierende Material in einer solchen Dicke abge­ schieden wird, daß die zweiten Gräben (G2) gefüllt werden und anschließend, um die Erzeugung der Wortleitungen (W1) zu ermöglichen, zusammen mit den Füllstrukturen (F1) bis zu einer für die Wortleitungen (W1) geeigneten Höhe rückgeätzt wird,
  • - bei dem anschließend die Wortleitungen (W1) erzeugt werden.
10. Verfahren nach einem der Ansprüche 5 bis 9,
  • - bei dem die leitenden Strukturen (L) aus dotiertem Polysi­ lizium erzeugt werden,
  • - bei dem die zweiten Source/Drain-Gebiete (S/D2) durch Dif­ fusion von Dotierstoff aus den Kontakten (K) in das zweite Substrat (2) erzeugt werden.
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