DE19746448A1 - DRAM-Zelle mit einem vertikalen Kanal, welche auf einer isolierenden Schicht gebildet ist, sowie ein Herstellungsverfahren für diese DRAM-Zelle - Google Patents

DRAM-Zelle mit einem vertikalen Kanal, welche auf einer isolierenden Schicht gebildet ist, sowie ein Herstellungsverfahren für diese DRAM-Zelle

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Description

Die vorliegende Erfindung betrifft eine DRAM-Zellstruktur (Zellstruktur aus dyna­ mischen Speichern mit wahlfreiem Zugriff) mit Einzelstrukturen, die jeweils einen Transistor und eine Kapazität (Kondensator) aufweisen, und ein Herstellungsver­ fahren dafür. Insbesondere betrifft die vorliegende Erfindung eine DRAM- Zellstruktur und ein Herstellungsverfahren dafür, in der bzw. in dem der Zellbe­ reich effektiv verringert ist bzw. wird und der Herstellungsprozeß vereinfacht wird, wobei eine hinreichende Zellkapazität gewährleistet ist, so daß ein hochintegrier­ ter DRAM erhalten und seine Verläßlichkeit sichergestellt wird.
Beschreibung des Standes der Technik
In einem herkömmlichen DRAM sind eine Mehrzahl von Speicherzellen vorgese­ hen, die in einem Matrixfeld angeordnet sind. Jede Speicherzelle umfaßt einen Transistor und eine Kapazität. Mit Anwachsen der Kapazität bzw. der Größe des Speichers neigt die Zellstruktur der DRAM-Einrichtung dazu, statt einer ebenen Form eine dreidimensionale Form anzunehmen.
Um die Kapazität des Speichers durch Verringerung des Zellbereichs zu vergrö­ ßern, sind verschiedene Einrichtungen und Verfahren entwickelt worden. Bei­ spielsweise ist eine dieser Einrichtungen in einem Artikel "A Trench Transistor Cross Point DRAM Cell", IEDM 85 (1985 IEEE International Electron Device Mee­ ting), IEDM Tech. Dig. 1985, Seiten 714-717, von W.F. Richardson et al. offen­ bart, die einen Transistor und eine Kapazität umfaßt, die vertikal in einem tiefen Graben gebildet sind. Die Kapazität besteht aus einer Ladungsspeicherelektrode und einem dieselbe umgebenden Substratabschnitt. Ein dielektrischer Film ist in laminatförmig dazwischen vorgesehen. Der Substratabschnitt, der den unteren Abschnitt des Grabens umgibt, wird als gemeinsame Kapazitätselektrode für alle Zellen verwendet und wird als Platte bezeichnet. Die Struktur der Einrichtung nutzt die Kapazität, die tief in dem Graben unter dem Transistor ausgebildet ist. Des­ halb kann die effektive Kapazität der Speicherzelle effektiv mit anwachsender Tiefe des Grabens innerhalb eines beschränkten Zellbereichs anwachsen, woraus ein höher integrierter DRAM resultiert. Allerdings führt die obige Struktur dahinge­ hend zu Problemen, daß, da eine vertiefte Oxidisolation und ein Drainbereich der Zelle um einen oberen Abschnitt des Grabens gebildet werden, die vertiefte Oxidi­ solation, eine bestimmte Entfernung zwischen benachbarten Drainbereichen er­ fordert, wodurch der erzielbare minimale Zwischenraumsabstand zwischen den Zellen beschränkt ist. Weiterhin kann, falls ein kleiner Zwischenraum zwischen den Zellen gewählt wird, ein Durchschlagsphänomen zwischen den Drainberei­ chen auftreten, aus dem ein Speicherversagen oder ein Informationsfehler resul­ tieren kann.
Eine andere verbesserte Struktur für ein DRAM ist in dem US-Patent Nr. 5 001 526, erteilt am 19. März 1991 an Hiroshi Gotou, offenbart, die Speicherzellen um­ faßt, die auf einer isolierenden Schicht gebildet sind, wobei jede Speicherzelle ei­ ne vergrabene säulenförmige Halbleiterstegstruktur aufweist. Der untere Abschnitt eines Halbleiterstegs wird als Speicherelektrode einer Kapazität verwendet, und der obere Abschnitt derselben wird in Form aktiver Regionen eines Transistors genutzt. Insbesondere ist die Zellplatte der Kapazität um die Seitenflächen des unteren Abschnitts des Halbleiterstegs zusammen mit einem dielektrischen Film dazwischen ausgebildet.
Allerdings ist es, obwohl die Zellstruktur erfolgreich das obengenannte Zwischen­ raumabstandsproblem zwischen den Zellen lösen kann, schwierig, die effektive Kapazität der Speicherzelle zu erhalten, da der untere Abschnitt der Ladungsspei­ cherelektrode direkt mit der isolierenden Schicht gekoppelt ist, und Polysilizium, das um die Seitenflächen desselben gebildet ist, lediglich als Zellplatte der Ka­ pazität wirkt. Es ist deshalb schwierig, einen hinreichenden Grad an Verläßlichkeit zu erhalten. Außerdem ist es, da die Stegstruktur unter Verwendung eines kom­ plexen epitaxialen Wachstums gebildet wird, erforderlich, daß ein weiter verein­ fachter Herstellungsprozeß verwendet wird, um eine DRAM-Zellstruktur mit einem effektiv verringerten Zellbereich und einer hinreichenden Zellkapazität zu bilden, so daß ein hochintegrierter DRAM erhalten wird.
Zusammenfassung der Erfindung
Es ist deshalb eine Hauptaufgabe der vorliegenden Erfindung, eine DRAM- Zellstruktur und ein Herstellungsverfahren dafür zu schaffen, welche in der Lage sind, einen Zellbereich effektiv zu verringern und den Herstellungsprozeß zu ver­ einfachen, wobei eine hinreichende Zellkapazität gewährleistet ist, um dadurch ei­ nen hoch integrierten DRAM zu erhalten und seine Verläßlichkeit sicherzustellen.
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstel­ lung eines Halbleiterbauelements mit einer Mehrzahl von Speicherzellen in einem Matrixfeld geschaffen, in welchem jede Speicherzelle einen Transistor und eine Kapazität aufweist und der Transistor einen vertikalen Kanal umfaßt, mit den Schritten: (a) Bilden einer Mehrzahl erster Übergangsbereiche auf einem ersten Halbleiterwafer, wobei jeder erste Übergangsbereich von einer Isolationsschicht umgeben ist, (b) Bilden einer Mehrzahl zylindrischer Ladungsspeicherelektroden, wobei jede zylindrische Ladungsspeicherelektrode Seitenflächen, einen oberen Abschnitt und einen unteren Abschnitt umfaßt, und der obere Abschnitt der zylin­ drischen Speicherelektrode an einen entsprechenden ersten Übergangsbereich gekoppelt ist, (c) Bilden einer dielektrischen Schicht über den Seitenflächen und der unteren Fläche jeder zylindrischen Ladungsspeicherelektrode, (d) Bilden einer plattenförmigen Elektrode, die eine gesamte Fläche der dielektrischen Schicht für jede zylindrische Speicherelektrode umgibt, (e) Bilden einer ersten Isolations­ schicht auf der plattenförmigen Elektrode durch Glätten der Oberfläche der plat­ tenförmigen Elektrode, (f) Verbinden eines zweiten Halbleiterwafers mit der ersten Isolationsschicht, wodurch der erste Halbleiter durch den zweiten Halbleiter getra­ gen wird, (g) Bilden einer Mehrzahl vertikaler Kanäle durch Polieren und selekti­ ves Ätzen des ersten Halbleiterwafers, der eine vorbestimmte Dicke aufweist, wo­ bei jeder vertikale Kanal an den entsprechenden ersten Übergangsbereich gekop­ pelt ist, (h) Bilden einer Gateelektrode, die jeden vertikalen Kanal umgibt, wobei die Gateelektrode einen Gateisolator umfaßt, der zwischen der Gateelektrode und dem vertikalen Kanal lokalisiert ist, (i) Bilden eines zweiten Übergangsbereichs auf einer oberen Oberfläche eines jeden vertikalen Kanals, (j) Bilden einer Anzahl von Bitleitungen durch Ausbilden und selektives Ätzen einer zweiten Isolationsschicht auf der Struktur, die aus den Schritten (a) bis (i) resultiert, und Ausbilden und se­ lektives Ätzen einer Metallschicht über der geätzten zweiten Isolationsschicht, wo­ bei jede Bitleitung an eine vorbestimmte Anzahl der zweiten Übergangsbereiche, die in einer Reihe angeordnet sind, gekoppelt ist.
Entsprechend einem anderen Aspekt der vorliegenden Erfindung wird eine Halblei­ terspeichereinrichtung geschaffen, herstellbar durch ein Verfahren nach Anspruch 1, mit einer Mehrzahl von Speicherzellen, die in einem Matrixfeld angeordnet sind, in welchem jede Speicherzelle einen Transistor und eine Kapazität umfaßt und der Transistor einen vertikalen Kanal aufweist, wobei jede Speicherzelle aufweist: ei­ nen ersten Obergangsbereich, der durch eine Feldoxidschicht umgeben ist, einen vertikalen Kanal mit Seitenflächen, einem oberen Abschnitt und einem unteren Abschnitt, wobei der untere Abschnitt des vertikalen Kanals an den ersten Über­ gangsbereich gekoppelt ist, einen zweiten Übergangsbereich, der an den oberen Abschnitt des vertikalen Kanals gekoppelt ist, eine Gateelektrode, welche die Seitenflächen des vertikalen Kanals umgibt und einen Gateisolator aufweist, der zwischen der Gateelektrode und den Seitenflächen des vertikalen Kanals lokali­ siert ist, eine Ladungsspeicherelektrode mit Seitenflächen, einem oberen Ab­ schnitt und einem unteren Abschnitt, wobei der obere Abschnitt der Ladungsspei­ cherelektrode an den ersten Übergangsbereich gekoppelt ist, eine dielektrische Schicht, die auf dem unteren Abschnitt und den Seitenflächen der Ladungsspei­ cherelektrode ausgebildet ist, und eine plattenförmige Elektrode, welche die die­ lektrische Schicht völlig umgibt.
Kurze Beschreibung der Zeichnungen
Die obigen und anderen Aufgaben und Merkmale der vorliegenden Erfindung wer­ den aus der folgenden Beschreibung bevorzugter Ausführungsformen offensicht­ lich, die in Zusammenhang mit den angefügten Zeichnungen zu lesen ist, in wel­ chen:
die Fig. 1A bis 1E beispielhafte Querschnittsansichten einer DRAM- Zellstruktur sind, die unter Verwendung der aufeinanderfolgenden Schritte eines Verfahrens gemäß der vorliegenden Erfindung hergestellt sind.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
Bezug nehmend auf die Fig. 1A bis 1E sind nacheinander folgende Schritte ei­ nes Verfahrens gemäß der vorliegenden Erfindung zur Herstellung einer DRAM- Struktur gezeigt. Der DRAM, d. h. ein Halbleiterspeicherbauelement, umfaßt eine Mehrzahl von Speicherzellen in einer Matrixanordnung, wobei jede Speicherzelle einen Transistor, beispielsweise einen MOS-Transistor, und eine Zellkapazität aufweist. Insbesondere umfaßt der MOS-Transistor einen vertikalen Kanal.
Wie in Fig. 1A gezeigt ist, ist eine Feldoxidschicht, beispielsweise eine Isolations­ schicht 2, auf einen Siliziumwafer 1 ausgebildet, um jede Speicherzelle von den anderen zu isolieren. Danach werden eine Mehrzahl von Quellen (Sources) für MOS-Transistoren in jedem Bereich 3 durch Verwendung eines Ionenimplantati­ onsverfahrens gebildet, wobei jede Region 3 von der Feldoxidschicht 2 umgeben ist, und zur Betätigung der entsprechenden Zellkapazität dient. Eine Polysilizium­ schicht wird dann auf der Oberfläche des Wafers, einschließlich der Feldoxid­ schicht, aufgebracht, und die Sourcebereiche und ein Photoresistmuster zum De­ finieren der Ladungsspeicherelektroden werden darauf aufgebracht. Die Polysilizi­ umschicht wird dann selektiv unter Verwendung des Photoresistmusters als Ätz­ maske geätzt, um dadurch eine Mehrzahl von Ladungsspeicherelektroden 4 für die Zellkapazitäten zu bilden, wobei jede Ladungsspeicherelektrode 4 beispiels­ weise eine zylindrische Form aufweist, die Seitenflächen, einen oberen Abschnitt und einen unteren Abschnitt, wie in Fig. 1C gezeigt, umfaßt und auf dem entspre­ chenden Sourcebereich 3 so gebildet wird, daß der obere Abschnitt derselben an den entsprechenden Sourcebereich 3 koppelt. Eine dielektrische Schicht 5 für jede Ladungsspeicherelektrode wird dann über der entsprechenden Ladungsspeichere­ lektrode 4 gebildet, so daß die Seitenflächen umgeben sind; und der untere Ab­ schnitt derselben und eine Polysiliziumschicht 6 werden dann über der gesamten Oberfläche der resultierenden Struktur aufgebracht, so daß dadurch eine gemein­ same plattenförmige Elektrode 6 für die Zellkapazitäten gebildet wird.
Als nächstes wird, wie in Fig. 1B gezeigt, die Oberfläche der Polysiliziumschicht für die plattenförmige Elektrode 6 unter Verwendung eines chemisch­ mechanischen Polierenverfahrens (CMP) geglättet, und eine Feldoxidschicht (beispielsweise eine Isolationsschicht 7) wird auf der geglätteten Oberfläche der­ selben aufgebracht. Dann wird unter Verwendung einer bekannten Silizium-auf- Isolator-(SOI) Technik ein anderer Siliziumwafer 8 über der Feldoxidschicht 7 mit dieser verbunden. Der Siliziumwafer 8 dient zum Schutz einer Lochstruktur ge­ genüber bestimmten physikalischen Kräften.
Nachfolgend wird, wie in Fig. 1C gezeigt, die verbundene Struktur umgedreht, so daß der Siliziumwafer 8 am Bodenabschnitt lokalisiert ist, so daß er die aus dem obigen Prozeß resultierende Struktur trägt. Dann wird ein Oberflächenabschnitt des Siliziumwafers 1, der jetzt an dem oberen Abschnitt lokalisiert ist, unter Ver­ wendung eines chemisch-mechanischen Polierenverfahrens so entfernt, daß der Siliziumwafer 1 eine Dicke von ungefähr 0,1 µm bis 1,0 µm aufweist. Der polierte Siliziumwafer wird dann selektiv geätzt, wodurch eine Mehrzahl von vertikalen Ka­ nalbereichen 1a für die MOS-Transistoren gebildet wird, wobei jeder vertikale Ka­ nal 1a eine zylindrische Form mit Seitenflächen, einem oberen Abschnitt und ei­ nem unteren Abschnitt aufweist, und der untere Abschnitt ist auf dem entspre­ chenden Sourcebereich 3 lokalisiert ist, und ein Gateoxid 9 wird über jedem verti­ kalen Kanalbereich 1a gebildet.
Als nächstes wird, wie in Fig. 1D gezeigt, eine Polysilizumschicht über der Ober­ fläche der aus dem obigen Prozeß resultierenden Struktur gebildet, und eine Ga­ teelektrode 10 wird unter Verwendung eines anisotropen Ätzens für jeden vertika­ len Kanalbereich 1a gebildet, wobei jede Gateelektrode und ein Oxid die Seiten­ flächen, die dem vertikalen Kanal 1a entsprechen, umgibt. Beim anisotropen Ätz­ prozeß wird ein Abschnitt der Polysiliziumschicht, der auf der Oberfläche eines aktiven Bereichs 1b lokalisiert ist, aufgrund eines Photosresistmusters nicht ent­ fernt, wodurch eine Gateelektrode vom Vertikalkanal-Typ darauf gebildet wird. Der aktive Bereich 1b und die Gateelektrode 10a bilden einen Transistor für eine peri­ phere Schaltung.
Nachfolgend werden, wie in Fig. 1E gezeigt, ein Drainbereich 11 und Übergangs­ bereiche 11a auf jedem vertikalen Kanal 1a und dem aktiven Bereich 1b unter Verwendung eines Ionenimplantationsprozesses ausgebildet. Eine Isolations­ schicht, d. h. eine Oxidschicht 12, wird dann über der Oberfläche der aus dem obi­ gen Prozeß resultierenden Struktur gebildet und selektiv unter Verwendung eines Photolithographie- und Ätzverfahrens entfernt, derart, daß die Drainbereiche und der Übergangsbereich für die periphere Schaltung freigelegt wird. Dann wird eine Metallschicht über der Oberfläche der aus dem obigen Prozeß resultierenden Struktur aufgebracht und selektiv geätzt, derart, daß eine Anzahl von Bitleitungen 13 und Elektroden 13a ausgebildet werden. Jede Bitleitung 13 ist an die Oberflä­ chen der Drainbereiche, die in einer Reihe angeordnet sind, gekoppelt, und die Elektroden 13a für die periphere Schaltung sind auf den Übergangsbereichen 11a lokalisiert.
Wie oben dargelegt, ist sofort offensichtlich, daß unter Verwendung des erfin­ dungsgemäßen Verfahrens die plattenförmige Elektrode für die Zellkapazität nicht nur die Seitenflächen, sondern auch die unteren Flächen jeder Ladungsspeichere­ lektrode umgibt, so daß die Kapazität derselben hinreichend vergrößert wird, wo­ durch ein zuverlässiger Betrieb des DRAMs sichergestellt wird. Außerdem wird der Zellbereich effektiv verringert und der Herstellungsprozeß vereinfacht, wobei eine hinreichende Zellkapazität resultiert, so daß eine hochintegrierte DRAM- Zellstruktur einfach erhalten wird.
Während die vorliegende Erfindung unter Bezugnahme auf bestimmte Ausfüh­ rungsformen gezeigt und beschrieben worden ist, ist es für den Fachmann offen­ sichtlich, daß viele Änderungen und Modifikationen durchgeführt werden können, ohne vom Schutzumfang der Erfindung, wie er in den beigefügten Ansprüchen de­ finiert ist, abzuweichen.

Claims (13)

1. Ein Verfahren zum Herstellen eines Halbleiterbauelements mit einer Mehr­ zahl von Speicherzellen in einer Matrixfeldanordnung, in welchem jede Spei­ cherzelle einen Transistor und eine Kapazität aufweist und der Transistor ei­ nen vertikalen Kanal umfaßt, mit den Schritten:
  • (a) Bilden einer Mehrzahl erster Übergangsbereiche auf einem ersten Halb­ leiterwafer, wobei jeder erste Übergangsbereich von einer Isolationsschicht umgeben ist,
  • (b) Bilden einer Mehrzahl zylindrischer Ladungsspeicherelektroden, wobei jede zylindrische Ladungsspeicherelektrode Seitenflächen, einen oberen Ab­ schnitt und einen unteren Abschnitt umfaßt, und der obere Abschnitt der zy­ lindrischen Speicherelektrode an einen entsprechenden ersten Übergangs­ bereich gekoppelt ist,
  • (c) Bilden einer dielektrischen Schicht über den Seitenflächen und der unte­ ren Fläche jeder zylindrischen Ladungsspeicherelektrode,
  • (d) Bilden einer plattenförmigen Elektrode, die eine gesamte Fläche der die­ lektrischen Schicht für jede zylindrische Speicherelektrode umgibt,
  • (e) Bilden einer ersten Isolationsschicht auf der plattenförmigen Elektrode durch Glätten der Oberfläche der plattenförmigen Elektrode,
  • (f) Verbinden eines zweiten Halbleiterwafers mit der ersten Isolationsschicht, wodurch der erste Halbleiter durch den zweiten Halbleiter getragen wird,
  • (g) Bilden einer Mehrzahl vertikaler Kanäle durch Polieren und selektives Ät­ zen des ersten Halbleiterwafers, der eine vorbestimmte Dicke aufweist, wo­ bei jeder vertikale Kanal an den entsprechenden ersten Übergangsbereich gekoppelt ist,
  • (h) Bilden einer Gateelektrode, die jeden vertikalen Kanal umgibt, wobei die Gateelektrode einen Gateisolator umfaßt, der zwischen der Gateelektrode und dem vertikalen Kanal lokalisiert ist,
  • (i) Bilden eines zweiten Übergangsbereichs auf einer oberen Oberfläche ei­ nes jeden vertikalen Kanals,
  • (j) Bilden einer Anzahl von Bitleitungen durch Ausbilden und selektives Ätzen einer zweiten Isolationsschicht auf der Struktur, die aus den Schritten (a) bis
  • (i) resultiert, und Ausbilden und selektives Ätzen einer Metallschicht über der geätzten zweiten Isolationsschicht, wobei jede Bitleitung an eine vorbestimm­ te Anzahl der zweiten Übergangsbereiche, die in einer Reihe angeordnet sind, gekoppelt ist.
2. Das Verfahren nach Anspruch 1, in welchem der erste und der zweite Über­ gangsbereich ein Source- bzw. Drainbereich eines MOS-Transistors sind.
3. Das Verfahren nach Anspruch 2, in welchem die geglättete Oberfläche der plattenförmigen Elektrode und der polierte erste Halbleiter unter Verwendung eines chemisch-mechanischen Polierverfahrens erhalten werden.
4. Das Verfahren nach Anspruch 3, in welchem in Schritt (g) ein horizontaler Kanal für eine periphere Schaltung auf wenigstens einer der Isolationsberei­ che gleichzeitig ausgebildet wird.
5. Das Verfahren nach Anspruch 4, in welchem die vorbestimmte Dicke in ei­ nem Bereich von 0,1 µm bis 1,0 µm liegt.
6. Das Verfahren nach Anspruch 5, in welchem in Schritt (h) ein Gateisolator und ein Gate für den horizontalen Kanal gleichzeitig ausgebildet werden.
7. Das Verfahren nach Anspruch 6, in welchem der Schritt (i) den Schritt eines Ausbildens von Übergangsbereichen auf dem horizontalen Kanal umfaßt.
8. Ein Halbleiterspeicherbauelement, hergestellt durch ein Verfahren nach An­ spruch 1, mit einer Mehrzahl von Speicherzellen, die in einem Matrixfeld an­ geordnet sind, in welchem jede Speicherzelle einen Transistor und eine Ka­ pazität umfaßt und der Transistor einen vertikalen Kanal aufweist, wobei jede Speicherzelle aufweist:
einen ersten Übergangsbereich, der durch eine Feldoxidschicht umgeben ist,
einen vertikalen Kanal mit Seitenflächen, einem oberen Abschnitt und einem unteren Abschnitt, wobei der untere Abschnitt des vertikalen Kanals an den ersten Übergangsbereich gekoppelt ist,
einen zweiten Übergangsbereich, der an den oberen Abschnitt des vertikalen Kanals gekoppelt ist,
eine Gateelektrode, welche die Seitenflächen des vertikalen Kanals umgibt und einen Gateisolator aufweist, der zwischen der Gateelektrode und den Seitenflächen des vertikalen Kanals lokalisiert ist,
eine Ladungsspeicherelektrode mit Seitenflächen, einem oberen Abschnitt und einem unteren Abschnitt, wobei der obere Abschnitt der Ladungsspei­ cherelektrode an den ersten Übergangsbereich gekoppelt ist,
eine dielektrische Schicht, die auf dem unteren Abschnitt und den Seitenflä­ chen der Ladungsspeicherelektrode ausgebildet ist, und
eine plattenförmige Elektrode, welche die dielektrische Schicht völlig umgibt.
9. Das Halbleiterspeicherbauelement nach Anspruch 8, weiter aufweisend eine Isolationsschicht, die auf einem unteren Abschnitt der plattenförmigen Elek­ trode ausgebildet ist, und ein Trägersubstrat, das auf einer Oberfläche der Isolationsschicht angebracht ist.
10. Das Halbleiterspeicherbauelement nach Anspruch 9, in welchem der erste und der zweite Übergangsbereich ein Source- bzw. Drainbereich des Tran­ sistors sind.
11. 11. Das Halbleiterspeicherbauelement nach Anspruch 10, weiter umfassend eine Mehrzahl von Bitleitungen, wobei jede Bitleitung an den Drainbereich jeder der Speicherzellen, die in einer Reihe angeordnet sind, gekoppelt ist.
12. Das Halbleiterspeicherbauelement nach Anspruch 11, weiter aufweisend ei­ ne Mehrzahl von Wortleitungen, wobei jede Wortleitung an die Gateelektrode für jede der Speicherzellen, die in einer Reihe angeordnet ist, gekoppelt ist.
13. Das Halbleiterspeicherbauelement nach Anspruch 9, weiter aufweisend ei­ nen Horizontal-Kanal-MOS-Transistor für eine periphere Schaltung.
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