JPH10125874A - 半導体メモリ装置およびその製造方法 - Google Patents
半導体メモリ装置およびその製造方法Info
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- JPH10125874A JPH10125874A JP9289666A JP28966697A JPH10125874A JP H10125874 A JPH10125874 A JP H10125874A JP 9289666 A JP9289666 A JP 9289666A JP 28966697 A JP28966697 A JP 28966697A JP H10125874 A JPH10125874 A JP H10125874A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 従来のものに比べて、よりいっそう高い集積
度を持つ半導体メモリ装置およびその製造方法を提供。 【解決手段】 半導体メモリ装置は、仮想の基準線に配
置された素子分離膜と、仮想の基準線の上部に配置され
るが、素子分離膜により取り囲まれた第１接合領域と、
ソース領域と接続された柱形のチャネル領域と、柱形の
チャネル領域の上部に提供される第２接合領域と、柱形
のチャネル領域の側壁を取り囲むゲート絶縁膜およびワ
ードラインと、第２接合領域に接続されたビットライン
と、仮想の基準線の下部に配置されるが、ソース領域と
接続された柱形の電荷貯蔵電極と、柱形の電荷貯蔵電極
の表面を覆う誘電膜と、誘電膜を覆うプレート電極とを
備える。
度を持つ半導体メモリ装置およびその製造方法を提供。 【解決手段】 半導体メモリ装置は、仮想の基準線に配
置された素子分離膜と、仮想の基準線の上部に配置され
るが、素子分離膜により取り囲まれた第１接合領域と、
ソース領域と接続された柱形のチャネル領域と、柱形の
チャネル領域の上部に提供される第２接合領域と、柱形
のチャネル領域の側壁を取り囲むゲート絶縁膜およびワ
ードラインと、第２接合領域に接続されたビットライン
と、仮想の基準線の下部に配置されるが、ソース領域と
接続された柱形の電荷貯蔵電極と、柱形の電荷貯蔵電極
の表面を覆う誘電膜と、誘電膜を覆うプレート電極とを
備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関するもので、特に半導体メモリ装置であ
るＤＲＡＭおよびその製造方法に関するものである。
の製造方法に関するもので、特に半導体メモリ装置であ
るＤＲＡＭおよびその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体メモリ装置のさらなる高集
積化に応えるために、半導体メモリ装置を構成する各素
子の占有面積を減らすことが求められている。特に、単
位セルを構成するトランジスタの占有面積を減らすこと
は、半導体メモリ装置の高集積化に大きな影響を与え
る。また、同一面積でよりいっそう高いキャパシタンス
を確保するようなキャパシタの開発も、今後の半導体メ
モリ装置の集積度を決定する要因になろう。一般に、Ｍ
ＯＳトランジスタは水平方向にチャネルが形成されるた
め、ＭＯＳトランジスタが必要とする占有面積は大き
い。このようなＭＯＳトランジスタの占有面積を減らす
ためには、フォトマスク工程およびエッチング工程の発
展が先行しなければならない。
積化に応えるために、半導体メモリ装置を構成する各素
子の占有面積を減らすことが求められている。特に、単
位セルを構成するトランジスタの占有面積を減らすこと
は、半導体メモリ装置の高集積化に大きな影響を与え
る。また、同一面積でよりいっそう高いキャパシタンス
を確保するようなキャパシタの開発も、今後の半導体メ
モリ装置の集積度を決定する要因になろう。一般に、Ｍ
ＯＳトランジスタは水平方向にチャネルが形成されるた
め、ＭＯＳトランジスタが必要とする占有面積は大き
い。このようなＭＯＳトランジスタの占有面積を減らす
ためには、フォトマスク工程およびエッチング工程の発
展が先行しなければならない。
【０００３】
【発明が解決しようとする課題】しかし、現実的には、
このようなフォトマスクおよびエッチング工程について
の研究・開発を行う一方で、現行のフォトマスク工程お
よびエッチング工程を使用しながらＭＯＳトランジスタ
の構成等の改善を行わざるおえない。すなわち、よりい
っそう高い集積度を達成することを目的として、垂直方
向に形成されたチャネル構造を有するＭＯＳトランジス
タについての研究・開発、さらにこのようなＭＯＳトラ
ンジスタとともに単位セルを構成するキャパシタのキャ
パシタンスを十分に確保するＤＲＡＭについての研究・
開発等が並行されなければならない。
このようなフォトマスクおよびエッチング工程について
の研究・開発を行う一方で、現行のフォトマスク工程お
よびエッチング工程を使用しながらＭＯＳトランジスタ
の構成等の改善を行わざるおえない。すなわち、よりい
っそう高い集積度を達成することを目的として、垂直方
向に形成されたチャネル構造を有するＭＯＳトランジス
タについての研究・開発、さらにこのようなＭＯＳトラ
ンジスタとともに単位セルを構成するキャパシタのキャ
パシタンスを十分に確保するＤＲＡＭについての研究・
開発等が並行されなければならない。
【０００４】したがって、本発明の目的は、上記問題点
を解決し、従来のものと比べてよりいっそう高集積化が
可能な垂直チャネル型ＭＯＳトランジスタと十分なキャ
パシタンスを確保するキャパシタとを具備する半導体メ
モリ装置およびその製造方法を提供することを目的とす
る。
を解決し、従来のものと比べてよりいっそう高集積化が
可能な垂直チャネル型ＭＯＳトランジスタと十分なキャ
パシタンスを確保するキャパシタとを具備する半導体メ
モリ装置およびその製造方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明にもとづく半導体メモリ装置は、仮想の基
準線に配置された素子分離膜と、仮想の基準線の上部に
配置されるが、素子分離膜により取り囲まれた第１接合
領域と、ソース領域と接続された柱形のチャネル領域
と、柱形のチャネル領域の上部に提供される第２接合領
域と、柱形のチャネル領域の側壁を取り囲むゲート絶縁
膜およびワードラインと、第２接合領域に接続されたビ
ットラインと、仮想の基準線の下部に配置されるが、ソ
ース領域と接続された柱形の電荷貯蔵電極と、柱形の電
荷貯蔵電極の表面を覆う誘電膜と、誘電膜を覆うプレー
ト電極とを備えることを特徴とする。
めに、本発明にもとづく半導体メモリ装置は、仮想の基
準線に配置された素子分離膜と、仮想の基準線の上部に
配置されるが、素子分離膜により取り囲まれた第１接合
領域と、ソース領域と接続された柱形のチャネル領域
と、柱形のチャネル領域の上部に提供される第２接合領
域と、柱形のチャネル領域の側壁を取り囲むゲート絶縁
膜およびワードラインと、第２接合領域に接続されたビ
ットラインと、仮想の基準線の下部に配置されるが、ソ
ース領域と接続された柱形の電荷貯蔵電極と、柱形の電
荷貯蔵電極の表面を覆う誘電膜と、誘電膜を覆うプレー
ト電極とを備えることを特徴とする。
【０００６】好ましくは、プレート電極の下部に提供さ
れる絶縁膜および支持基板をさらに有する。また、第１
および第２接合領域は、それぞれソース領域およびドレ
イン領域であることが好ましい。周辺回路領域には、水
平チャネル型ＭＯＳトランジスタがさらに設けられても
よい。
れる絶縁膜および支持基板をさらに有する。また、第１
および第２接合領域は、それぞれソース領域およびドレ
イン領域であることが好ましい。周辺回路領域には、水
平チャネル型ＭＯＳトランジスタがさらに設けられても
よい。
【０００７】つぎに、本発明にもとづく半導体メモリ装
置の製造方法は、素子分離膜が既形成された第１半導体
ウェハの一側の表面に第１接合領域を形成する段階と、
第１接合領域に接続される柱形電荷貯蔵電極を形成する
段階と、柱形電荷貯蔵電極の表面に誘電膜を形成する段
階と、誘電膜が形成された全体構造を覆うプレート電極
を形成する段階と、平坦化したプレート電極の表面に接
着層を形成する段階と、接着層に第１半導体ウェハを支
持するための第２半導体ウェハを接着する段階と、一定
厚さが除去された第１半導体ウェハを少なくとも第１接
合領域を包含するように選択的にエッチングしてチャネ
ル領域を形成する段階と、チャネル領域の側壁部位を取
り囲むゲート絶縁膜およびゲート電極を形成する段階
と、チャネル領域の露出部位に第２接合領域を形成する
段階と、第２接合領域が形成された全体構造の上部に層
間絶縁膜を形成する段階と、層間絶縁膜を貫通して第２
接合領域にコンタクトされるビットラインを形成する段
階とを有することを特徴とする。
置の製造方法は、素子分離膜が既形成された第１半導体
ウェハの一側の表面に第１接合領域を形成する段階と、
第１接合領域に接続される柱形電荷貯蔵電極を形成する
段階と、柱形電荷貯蔵電極の表面に誘電膜を形成する段
階と、誘電膜が形成された全体構造を覆うプレート電極
を形成する段階と、平坦化したプレート電極の表面に接
着層を形成する段階と、接着層に第１半導体ウェハを支
持するための第２半導体ウェハを接着する段階と、一定
厚さが除去された第１半導体ウェハを少なくとも第１接
合領域を包含するように選択的にエッチングしてチャネ
ル領域を形成する段階と、チャネル領域の側壁部位を取
り囲むゲート絶縁膜およびゲート電極を形成する段階
と、チャネル領域の露出部位に第２接合領域を形成する
段階と、第２接合領域が形成された全体構造の上部に層
間絶縁膜を形成する段階と、層間絶縁膜を貫通して第２
接合領域にコンタクトされるビットラインを形成する段
階とを有することを特徴とする。
【０００８】好ましくは、第１および第２接合領域がそ
れぞれソース領域およびドレイン領域である。また、好
ましくはプレート電極の平坦化および第１半導体ウェハ
の一定厚さの除去が化学的・機械的錬磨工程を遂行して
なる。さらに、チャネル領域を形成する段階で、周辺回
路用水平チャネル領域が同時に形成されてもよい。一定
厚さが除去された第１半導体ウェハの厚さを、０. １μ
ｍ乃至１. ０μｍとすることが望ましい。ゲート絶縁膜
およびゲート電極を形成する段階で、周辺回路用ゲート
絶縁膜および水平チャネル型ゲート電極を同時に形成し
てもよい。さらに、第２接合領域を形成する段階で、水
平チャネル領域に周辺回路用接合領域を形成してもよ
い。
れぞれソース領域およびドレイン領域である。また、好
ましくはプレート電極の平坦化および第１半導体ウェハ
の一定厚さの除去が化学的・機械的錬磨工程を遂行して
なる。さらに、チャネル領域を形成する段階で、周辺回
路用水平チャネル領域が同時に形成されてもよい。一定
厚さが除去された第１半導体ウェハの厚さを、０. １μ
ｍ乃至１. ０μｍとすることが望ましい。ゲート絶縁膜
およびゲート電極を形成する段階で、周辺回路用ゲート
絶縁膜および水平チャネル型ゲート電極を同時に形成し
てもよい。さらに、第２接合領域を形成する段階で、水
平チャネル領域に周辺回路用接合領域を形成してもよ
い。
【０００９】
【発明の実施の形態】以下、本発明にもとづく半導体メ
モリ装置およびその製造方法の一例を、図１ないし図５
を参照しながら説明する。なお、各実施の形態間におい
て共通する部分、部位には同一の符号を付し、重複する
説明は省略する。
モリ装置およびその製造方法の一例を、図１ないし図５
を参照しながら説明する。なお、各実施の形態間におい
て共通する部分、部位には同一の符号を付し、重複する
説明は省略する。
【００１０】図１ないし図５は、半導体メモリ装置製造
方法の各工程を説明するための断面図である。
方法の各工程を説明するための断面図である。
【００１１】半導体メモリ装置の製造方法は、まずはじ
めに、図１に示すようにシリコンウェハ１の所定部分に
素子分離膜２を形成した後、不純物イオン注入を実施し
てソース領域３を形成する。ここで、ソース領域３は以
後形成されるキャパシタを駆動させるためのものであ
る。次いで、全体構造の上部にポリシリコン膜を蒸着
し、電荷貯蔵電極を定めるためのフォトレジストパター
ンを形成した後、これをエッチング障壁としてポリシリ
コン膜をエッチングして電荷貯蔵電極４を形成する。続
いて、電荷貯蔵電極４の表面を覆う誘電膜５を形成し、
全体構造の上部にポリシリコン膜を蒸着してプレート電
極６を形成する。
めに、図１に示すようにシリコンウェハ１の所定部分に
素子分離膜２を形成した後、不純物イオン注入を実施し
てソース領域３を形成する。ここで、ソース領域３は以
後形成されるキャパシタを駆動させるためのものであ
る。次いで、全体構造の上部にポリシリコン膜を蒸着
し、電荷貯蔵電極を定めるためのフォトレジストパター
ンを形成した後、これをエッチング障壁としてポリシリ
コン膜をエッチングして電荷貯蔵電極４を形成する。続
いて、電荷貯蔵電極４の表面を覆う誘電膜５を形成し、
全体構造の上部にポリシリコン膜を蒸着してプレート電
極６を形成する。
【００１２】次に、図２に示すように、既知の化学的・
機械的錬磨(Chemical Mechanical Polishing：ＣＭＰ）
工程を介してプレート電極６を平坦化した後、その上部
にウェハ接着（Wafer Bonding のための酸化膜７を蒸着
し、酸化膜７の上部に又一つのシリコンウェハ８を接着
させる。シリコンウェハ８は錬磨工程の際、または他の
物理的な外力からウェハの全体構造を支持するためのも
のである。
機械的錬磨(Chemical Mechanical Polishing：ＣＭＰ）
工程を介してプレート電極６を平坦化した後、その上部
にウェハ接着（Wafer Bonding のための酸化膜７を蒸着
し、酸化膜７の上部に又一つのシリコンウェハ８を接着
させる。シリコンウェハ８は錬磨工程の際、または他の
物理的な外力からウェハの全体構造を支持するためのも
のである。
【００１３】次に図３に示すように、シリコンウェハ８
が下方に位置するように全体構造を返して、化学的・機
械的錬磨工程を遂行してシリコンウェハ１が０. １μｍ
乃至１. ０μｍ厚さのみ残すようにその一部を除去した
後、素子分離膜２によりそれぞれの単位素子に分離され
るように即ち、既形成したソース領域３と連結されて垂
直チャネル形単位ＭＯＳトランジスタを形成できるよう
にシリコンウェハ１を選択的にエッチングする。続けて
全体構造の上部にゲート酸化膜９を形成する。
が下方に位置するように全体構造を返して、化学的・機
械的錬磨工程を遂行してシリコンウェハ１が０. １μｍ
乃至１. ０μｍ厚さのみ残すようにその一部を除去した
後、素子分離膜２によりそれぞれの単位素子に分離され
るように即ち、既形成したソース領域３と連結されて垂
直チャネル形単位ＭＯＳトランジスタを形成できるよう
にシリコンウェハ１を選択的にエッチングする。続けて
全体構造の上部にゲート酸化膜９を形成する。
【００１４】次に、図４に示すように、全体構造の上部
にゲート電極を形成するためのポリシリコン膜を蒸着
し、ポリシリコン膜９を全面性エッチングして垂直チャ
ネル１ａを取り囲むシリンダ型ゲート電極１０を形成す
る。この時、周辺回路用水平チャネル型ゲート電極１０
ａを形成するためには蒸着されたポリシリコン膜の上部
にフォトレジストを塗布した後に、素子分離膜２の上部
に周辺回路用トランジスタを形成するために定義した活
性領域１ｂの上部に周辺回路ようゲート電極１０ａの形
成のためのフォトレジストパターンを形成し、これをエ
ッチング障壁としてポリシリコン膜をドライエッチング
すればいい。
にゲート電極を形成するためのポリシリコン膜を蒸着
し、ポリシリコン膜９を全面性エッチングして垂直チャ
ネル１ａを取り囲むシリンダ型ゲート電極１０を形成す
る。この時、周辺回路用水平チャネル型ゲート電極１０
ａを形成するためには蒸着されたポリシリコン膜の上部
にフォトレジストを塗布した後に、素子分離膜２の上部
に周辺回路用トランジスタを形成するために定義した活
性領域１ｂの上部に周辺回路ようゲート電極１０ａの形
成のためのフォトレジストパターンを形成し、これをエ
ッチング障壁としてポリシリコン膜をドライエッチング
すればいい。
【００１５】そして、図５に示すように、垂直チャネル
１ａおよび周辺回路用トランジスタを形成するために定
義した活性領域１ｂに不純物イオン注入を実施してドレ
イン領域１１および周辺回路用接合領域１１ａを形成す
る。続けて、全体構造の上部に層間絶縁膜である酸化膜
１２を蒸着し、ドレイン領域１１および周辺回路用接合
領域１１ａが露出されるように酸化膜１２を選択エッチ
ングしてコンタクトホールを形成した後、全体構造の上
部にビットライン１３および周辺回路用電極１３ａを形
成するための金属膜を蒸着してこれを選択的にエッチン
グする。
１ａおよび周辺回路用トランジスタを形成するために定
義した活性領域１ｂに不純物イオン注入を実施してドレ
イン領域１１および周辺回路用接合領域１１ａを形成す
る。続けて、全体構造の上部に層間絶縁膜である酸化膜
１２を蒸着し、ドレイン領域１１および周辺回路用接合
領域１１ａが露出されるように酸化膜１２を選択エッチ
ングしてコンタクトホールを形成した後、全体構造の上
部にビットライン１３および周辺回路用電極１３ａを形
成するための金属膜を蒸着してこれを選択的にエッチン
グする。
【００１６】以上、本発明にもとづく半導体メモリ装置
およびその製造方法の一例について説明した。しかし、
本発明は前述した実施形態例や図に限定されることな
く、本発明の技術的思想を逸脱しない範囲内で種々の置
換および変更が可能が可能であることは当業者ならば容
易に理解できよう。
およびその製造方法の一例について説明した。しかし、
本発明は前述した実施形態例や図に限定されることな
く、本発明の技術的思想を逸脱しない範囲内で種々の置
換および変更が可能が可能であることは当業者ならば容
易に理解できよう。
【００１７】
【発明の効果】以上説明したように、本発明にもとづく
半導体メモリ装置およびその製造方法は、半導体メモリ
装置の単位セルを構成するＭＯＳトランジスタの占有す
る面積を減らして立体的な電荷貯蔵電極を具現し、さら
に十分なキャパシタンスを確保するように構成されるも
のなので、従来のものに比べて、よりいっそう高い集積
度を持つ半導体メモリ装置を提供することが可能になる
という効果を奏する。
半導体メモリ装置およびその製造方法は、半導体メモリ
装置の単位セルを構成するＭＯＳトランジスタの占有す
る面積を減らして立体的な電荷貯蔵電極を具現し、さら
に十分なキャパシタンスを確保するように構成されるも
のなので、従来のものに比べて、よりいっそう高い集積
度を持つ半導体メモリ装置を提供することが可能になる
という効果を奏する。
【図１】本発明にもとづく半導体メモリ装置の一例であ
るＤＲＡＭの製造方法の一工程を説明するための断面図
である。
るＤＲＡＭの製造方法の一工程を説明するための断面図
である。
【図２】本発明にもとづく半導体メモリ装置の一例であ
るＤＲＡＭの製造方法の一工程を説明するための断面図
である。
るＤＲＡＭの製造方法の一工程を説明するための断面図
である。
【図３】本発明にもとづく半導体メモリ装置の一例であ
るＤＲＡＭの製造方法の一工程を説明するための断面図
である。
るＤＲＡＭの製造方法の一工程を説明するための断面図
である。
【図４】本発明にもとづく半導体メモリ装置の一例であ
るＤＲＡＭの製造方法の一工程を説明するための断面図
である。
るＤＲＡＭの製造方法の一工程を説明するための断面図
である。
【図５】本発明にもとづく半導体メモリ装置の一例であ
るＤＲＡＭの製造方法の一工程を説明するための断面図
である。
るＤＲＡＭの製造方法の一工程を説明するための断面図
である。
１ シリコンウェハ １ａ 垂直チャネル ２ 素子分離膜 ３ ソース領域 ４ 電荷貯蔵電極 ５ 誘電膜 ６ プレート電極 ７ 酸化膜 ８ シリコンウェハ ９ ゲート酸化膜 １０ ゲート電極 １１ ドレイン領域 １２ 酸化膜 １３ ビットライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チョイ ジン ヒョク 大韓民国 467−860 キュンキド イチョ ンクン ブバリウム アミーリ サン 136−１ ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテ ッド内 (72)発明者 カン サン ウォン 大韓民国 467−860 キュンキド イチョ ンクン ブバリウム アミーリ サン 136−１ ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテ ッド内
Claims (11)
- 【請求項１】 仮想の基準線に配置された素子分離膜
と、 前記仮想の基準線の上部に配置されるが、前記素子分離
膜により取り囲まれた第１接合領域と、 前記ソース領域と接続された柱形のチャネル領域と、 前記柱形のチャネル領域の上部に提供される第２接合領
域と、 前記柱形のチャネル領域の側壁を取り囲むゲート絶縁膜
およびワードラインと、 前記第２接合領域に接続されたビットラインと、 前記仮想の基準線の下部に配置されるが、前記ソース領
域と接続された柱形の電荷貯蔵電極と、 前記柱形の電荷貯蔵電極の表面を覆う誘電膜と、 前記誘電膜を覆うプレート電極と、 を備えたことを特徴とする半導体メモリ装置。 - 【請求項２】 前記プレート電極の下部に提供される絶
縁膜および支持基板をさらに備えたことを特徴とする請
求項１に記載の半導体メモリ装置。 - 【請求項３】 前記第１および第２接合領域は、それぞ
れソース領域およびドレイン領域であることを特徴とす
る請求項１または２に記載の半導体メモリ装置。 - 【請求項４】 周辺回路領域には、水平チャネル型ＭＯ
Ｓトランジスタがさらに設けられたことを特徴とする請
求項１または２に記載の半導体メモリ装置。 - 【請求項５】 素子分離膜が既形成された第１半導体ウ
ェハの一側の表面に第１接合領域を形成する段階と、 前記第１接合領域に接続される柱形電荷貯蔵電極を形成
する段階と、 前記柱形電荷貯蔵電極の表面に誘電膜を形成する段階
と、 前記誘電膜が形成された全体構造を覆うプレート電極を
形成する段階と、 平坦化した前記プレート電極の表面に接着層を形成する
段階と、 前記接着層に前記第１半導体ウェハを支持するための第
２半導体ウェハを接着する段階と、 一定厚さが除去された前記第１半導体ウェハを少なくと
も前記第１接合領域を包含するように選択的にエッチン
グしてチャネル領域を形成する段階と、 前記チャネル領域の側壁部位を取り囲むゲート絶縁膜お
よびゲート電極を形成する段階と、 前記チャネル領域の露出部位に第２接合領域を形成する
段階と、 第２接合領域が形成された全体構造の上部に層間絶縁膜
を形成する段階と、 前記層間絶縁膜を貫通して前記第２接合領域に接するビ
ットラインを形成する段階と、 を有することを特徴とする半導体メモリ装置の製造方
法。 - 【請求項６】 前記第１および第２接合領域がそれぞれ
ソース領域およびドレイン領域であることを特徴とする
請求項５に記載の半導体メモリ装置の製造方法。 - 【請求項７】 前記プレート電極の平坦化および前記第
１半導体ウェハの一定厚さの除去が化学的・機械的錬磨
工程を遂行してなることを特徴とする請求項５に記載の
半導体メモリ装置の製造方法。 - 【請求項８】 前記チャネル領域を形成する段階で、 周辺回路用水平チャネル領域が同時に形成されることを
特徴とする請求項５に記載の半導体メモリ装置の製造方
法。 - 【請求項９】 一定厚さが除去された前記第１半導体ウ
ェハが０. １μｍ乃至１. ０μｍ厚さであることを特徴
とする請求項７に記載の半導体メモリ装置の製造方法。 - 【請求項１０】 前記ゲート絶縁膜およびゲート電極を
形成する段階で、前記周辺回路用ゲート絶縁膜および水
平チャネル型ゲート電極が同時に形成されることを特徴
とする請求項８に記載の半導体メモリ装置の製造方法。 - 【請求項１１】 前記第２接合領域を形成する段階で、
前記水平チャネル領域に周辺回路用接合領域が形成され
ることを特徴とする請求項１０に記載の半導体メモリ装
置の製造方法。
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