KR20010108963A - 셀 어레이 영역을 둘러싸는 장벽을 가지는 ｄｒａｍ 소자및 그 제조방법 - Google Patents

Abstract

본 발명은 DRAM 소자 및 그 제조방법에 관한 것으로, 본 발명의 DRAM 소자는, 단위 메모리 셀이 복수개 형성된 셀 어레이 영역과, 셀 어레이 영역을 구동하기 위한 주변회로 영역을 가지는 DRAM 소자에 있어서, 셀 어레이 영역과 주변회로 영역의 경계에, 셀 어레이 영역을 둘러싸며 셀 어레이 영역의 커패시터와 실질적으로 동일한 높이의 장벽을 구비한다. 본 발명에 따르면, 셀 어레이 영역의 커패시터의 전극면적을 충분히 확보하면서 셀 어레이 영역과 주변회로 영역의 단차를 없앨 수 있어, 커패시터 형성후 후속공정에서의 단차에 따른 문제점들이 해결된다.

Description

셀 어레이 영역을 둘러싸는 장벽을 가지는 ＤＲＡＭ 소자 및 그 제조방법{DRAM device having fence surrounding cell aray region and manufacturing method thereof}

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 커패시터와 트랜지스터가 단위 메모리 셀을 이루는 DRAM(Dynamic Random Access Memory) 소자에 관한 것이다.

메모리 소자의 집적도가 증가함에 따라, 특히 DRAM에서 커패시터가 차지하는 면적도 점차 좁아지고 있다. 따라서, 좁아진 면적에서 이전과 동일한 또는 그 이상의 커패시턴스를 확보하기 위한 한 방안으로서, 커패시터의 전극을 실린더형으로형성하고 전극의 높이를 점차 높게 하고 있다. 즉, 도 1에 도시된 바와 같이, 하부전극 컨택 플러그(11)에 의해 기판(미도시) 상의 트랜지스터(미도시)의 소스/드레인 영역과 전기적으로 연결되는 커패시터의 하부전극(14)은 그 높이가 점차 높아져 대략 1㎛를 넘게 되었다.

그런데, 커패시터의 하부전극(14)이 높아짐에 따라, 커패시터가 형성되는 셀 어레이 영역과 커패시터가 형성되지 않는 주변회로 영역 간의 단차는 상당히 크게 된다. 이러한 단차는 후속공정에서 여러 가지 문제를 초래하는데, 예컨대 금속 배선의 형성을 위한 사진식각 공정시 노광 광원의 초점을 맞출 수 없게 된다. 따라서, 이러한 단차를 줄여주기 위해 주변회로 영역에 불필요한 더미 패턴을 형성하거나 복잡한 평탄화 공정을 수행하기도 한다.

한편, 이러한 셀 어레이 영역과 주변회로 영역 간의 단차에 의해 발생되는 문제를 피하기 위해, 도 2에 도시된 바와 같이 실린더형 하부전극(14)의 내부 표면만을 유효전극으로 사용하는 구조를 취하기도 한다. 즉, 도 2에 도시된 DRAM 소자의 구조에서는 하부전극(14)을 형성하기 위한 몰드층인 층간절연막(13)을 제거하지 않음으로써 셀 어레이 영역과 주변회로 영역 간의 단차가 발생되지 않는다. 그러나, 도 2에 도시된 구조에서는 하부전극(14)의 내부 표면만을 유효전극으로 사용함으로써 그만큼 커패시턴스가 적어지게 된다.

본 발명이 이루고자 하는 기술적 과제는, 상기한 문제점을 감안하여 충분한 커패시턴스를 확보하면서도 셀 어레이 영역과 주변회로 영역 간의 단차를 없앨 수있는 구조의 DRAM 소자를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 DRAM 소자의 제조방법을 제공하는 것이다.

도 1 및 도 2는 종래의 DRAM 소자의 부분 단면도들이다.

도 3은 본 발명에 따른 DRAM 소자의 부분 단면도이다.

도 4는 본 발명에 따른 DRAM 소자의 셀 어레이 영역을 도시한 평면도이다.

도 5 내지 도 7은 본 발명에 따라 DRAM 소자를 형성하는 과정을 도시한 단면도들이다.

상기의 기술적 과제를 달성하기 위한 본 발명에 따른 DRAM 소자는, 하나의 트랜지스터와 하나의 커패시터로 이루어진 단위 메모리 셀이 복수개 형성된 셀 어레이 영역과, 셀 어레이 영역을 구동하기 위한 주변회로 영역을 가지는 DRAM 소자로서, 셀 어레이 영역과 주변회로 영역의 경계에, 셀 어레이 영역을 둘러싸며 커패시터와 실질적으로 동일한 높이의 장벽을 구비하고, 셀 어레이 영역과 주변회로 영역의 높이가 실질적으로 동일하다.

여기서, 상기 커패시터의 하부전극은 실린더형으로 이루어지고, 하부전극의 내외부 표면을 모두 유효전극으로서 사용한다.

또한, 상기 커패시터의 하부전극은 그 표면에 반구형 그레인(Hemispherical grain)이 형성되어 있을 수 있다.

상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 DRAM 소자의 제조방법은, 먼저 기판 상에 셀 어레이 영역과 주변회로 영역의 트랜지스터들을 형성한다. 이 트랜지스터들이 형성된 기판 상에, 셀 어레이 영역의 트랜지스터들의 소스/드레인 영역과 연결되는 하부전극 컨택 플러그를 포함하는 제1 층간절연막을 형성한다. 이어서, 하부전극 컨택 플러그와 제1 층간절연막 전면에 제2 층간절연막을 적층하고 식각하여, 셀 어레이 영역의 하부전극 컨택 플러그를 노출하는 하부전극형성용 개구부와, 셀 어레이 영역을 둘러싸는 장벽 형성용 개구부를 형성한다. 이어서, 하부전극 형성용 개구부와 장벽 형성용 개구부의 내부에 도전물질을 증착하여 실린더형 하부전극과 장벽을 동시에 형성하고, 이 장벽을 경계로 셀 어레이 영역을 노출하는 식각마스크를 이용하여 셀 어레이 영역의 제2 층간절연막을 제거한다. 이어서, 내외부 표면이 노출된 실린더형 하부전극을 포함한 기판 전면에 유전막 및 상부전극을 형성한다. 그리고, 통상의 후속공정을 거쳐 DRAM 소자를 완성한다.

이와 같이, 본 발명에서는 셀 어레이 영역과 주변회로 영역의 경계부에 커패시터와 실질적으로 동일한 높이의 장벽을 형성하고 이를 이용하여 셀 어레이 영역에서만 하부전극 형성용 몰드층인 층간절연막을 제거함으로써, 커패시터의 유효전극 면적을 넓히면서도 셀 어레이 영역과 주변회로 영역 간의 단차를 없앨 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 이하의 실시예는 본 발명을 이 기술분야의 통상의 지식을 가진 자에게 충분히 설명하기 위한 것으로, 본 발명의 범위가 이하의 실시예로 한정되는 것으로 해석되어서는 아니된다. 도면에서, 각 층의 두께나 높이는 설명의 명확성을 위해 과장되었을 수 있으며, 동일한 참조부호는 동일한 요소를 지칭한다.

도 3은 본 실시예에 따른 DRAM 소자의 셀 어레이 영역과 주변회로 영역의 경계를 중심으로 일부 도시한 단면도이고, 도 4는 본 실시예의 셀 어레이 영역을 도시한 평면도이다.

본 실시예의 DRAM 소자는, 도 3 및 도 4에 도시된 바와 같이, 트랜지스터(미도시)와 하부전극 컨택 플러그(110)에 의해 전기적으로 연결된 커패시터(143, 170, 180)들을 가지는 셀 어레이 영역과, 도면 오른쪽에 그 일부가 도시된 주변회로 영역으로 이루어진다. 또한, 셀 어레이 영역과 주변회로 영역을 포함한 기판 전면에 형성된 층간절연막(190)과 그 위에 금속 배선(미도시) 등을 포함한다. 그리고, 셀 어레이 영역과 주변회로 영역의 경계부에는, 셀 어레이 영역을 둘러싸는 사각 링 상으로 하부전극(143)과 실질적으로 동일한 높이의 장벽(145)이 형성되어 있다.

또한, 도시하지는 않았지만, 하부전극(143)의 내부 표면 또는 내외부 표면 모두에 반구형 그레인이 형성되어 전극의 유효면적을 더욱 넓힐 수도 있다.

본 실시예의 DRAM 소자는, 도시된 바와 같이, 실린더형 하부전극(143)의 내외부 표면을 모두 커패시터의 유효전극으로 사용하면서도, 셀 어레이 영역과 주변회로 영역 간의 단차가 없어 평탄한 표면을 얻을 수 있다.

이어서, 도 5 내지 도 7 및 도 3을 참조하여, 본 실시예에 따른 DRAM 소자의 제조방법을 설명한다.

먼저, 기판(미도시) 상에 통상의 방법으로 셀 어레이 영역과 주변회로 영역에 필요한 트랜지스터(미도시)들을 형성한다.

이어서, 도 5에 도시된 바와 같이, 트랜지스터(미도시)들이 형성된 기판 전면에 층간절연막(100) 예컨대, 실리콘 산화막을 적층하고, 셀 어레이 영역의 층간절연막(100)을 식각하여 하부전극 컨택 플러그가 형성될 영역의 트랜지스터의 소스/드레인 영역을 노출한다. 기판 전면에 도전물질 예컨대, 불순물이 도핑된 다결정 실리콘을 증착하고 평탄화함으로써 하부전극 컨택 플러그(110)를 형성한다.

컨택 플러그(110)가 형성된 층간절연막(100) 전면에 식각정지막(120) 예컨대, 실리콘 질화막을 적층하고 그 위에 다시 하부전극 형성용 몰드층이 될 층간절연막(130) 예컨대 실리콘 산화막을 적층한다. 식각정지막(120)과 층간절연막(130)의 적층 두께는 이후에 형성될 하부전극의 높이에 상당하도록 적층한다.

이어서, 층간절연막(130)을 식각정지막(120)이 노출될 때까지 식각하고 노출된 식각정지막(120)을 제거하여, 하부전극 컨택 플러그(110)를 노출하는 하부전극 형성용 개구부를 형성한다. 이때, 셀 어레이 영역과 주변회로 영역의 경계부에서는 셀 어레이 영역을 둘러싸는 사각 링 상으로 장벽 형성용 개구부를 동시에 형성한다.

이어서, 도 6에 도시된 바와 같이, 도 5의 결과물 전면에 하부전극을 이룰 도전물질 예컨대, 불순물이 도핑된 다결정 실리콘막(140)을 형성한다. 그러면, 셀 어레이 영역에서는 층간절연막(130)에 의해 형성된 굴곡을 따라 다결정 실리콘막(140)이 일정한 두께로 증착되고, 셀 어레이 영역과 주변회로 영역의 경계부에 형성된 장벽 형성용 개구부는 다결정 실리콘막(140)에 의해 메워진다. 장벽 형성용 개구부는 완전히 메워지도록 그 폭이 하부전극 형성용 개구부보다는 작은 것이 바람직하며, 장벽 형성용 개구부의 폭은 다결정 실리콘막(140)의 적층 두께의 두 배보다 작은 것이 바람직하다.

이어서, 다결정 실리콘막(140)의 전면에 유동성이 좋은 절연막(150) 예컨대, USG(Undoped Silicate Glass)를 적층하여 다결정 실리콘막(140)에 의해 형성된 굴곡을 모두 메우고 평탄한 표면이 되도록 한다. 이 절연막(150)은 층간절연막(130)과 동일한 물질로 형성하는 것이 바람직하다.

이어서, 도 7에 도시된 바와 같이, 절연막(150)과 다결정 실리콘막(140)을 순차적으로 전면 에치백(etch-back) 또는 화학기계적 연마하여 평탄화하고 층간절연막(130)을 노출함으로써, 서로 분리된 실린더 형상의 하부전극(143)들을 형성하고 하부전극(143)들과 분리된 사각 링 상의 장벽(145)을 형성한다.

하부전극(143)과 장벽(145)이 형성된 층간절연막(130) 상에, 장벽(145)을 경계로 셀 어레이 영역을 노출하고 주변회로 영역을 덮는 마스크 패턴(160)을 형성한다. 이 마스크 패턴(160)은 예컨대 포토레지스트로 형성할 수 있다.

이어서, 마스크 패턴(160)에 의해 노출된 셀 어레이 영역에서 층간절연막(130) 및 절연막(155)을 모두 제거하여 실린더형 하부전극(143)의 내외부 표면을 모두 노출시킨다.

이어서, 마스크 패턴(160)을 제거하고 전면에 유전막(170) 및 상부전극(180)을 형성함으로써 커패시터를 완성한다. 그리고 전면에 층간절연막(190)을 형성하면 도 3에 도시된 바와 같이 된다. 이후에, 통상의 배선 공정 등을 수행하여 DRAM 소자를 완성한다.

한편, 전술한 바와 같이 본 실시예의 실린더형 하부전극(143)의 내부 표면 또는 내외부 표면에는 반구형 그레인이 형성될 수 있다. 실린더형 하부전극(143)의 내부 표면에 반구형 그레인을 형성하기 위해서는, 도 6에서 다결정 실리콘막(140) 대신에 비정질 상태의 실리콘막을 증착하고 그 표면에 반구형 그레인을 성장시킨 다음, 절연막(150) 형성 및 후속공정을 수행하면 된다. 또한, 실린더형하부전극(143)의 내외부 표면에 반구형 그레인을 형성하기 위해서는, 도 6에서 다결정 실리콘막(140) 대신에 비정질 상태의 실리콘막을 증착하고, 도 7에 도시된 바와 같은 마스크 패턴(160)을 이용하여 셀 어레이 영역의 층간절연막(130) 및 절연막(155)을 제거한 다음, 반구형 그레인 성장공정을 수행하면 된다.

이상 상술한 바와 같이, 본 발명에 따르면 셀 어레이 영역과 주변회로 영역의 경계에 셀 어레이 영역을 둘러싸며 셀 어레이 영역의 커패시터와 실질적으로 동일한 높이의 장벽을 형성함으로써, 셀 어레이 영역의 커패시터의 전극면적을 충분히 확보하면서 셀 어레이 영역과 주변회로 영역의 단차를 없앨 수 있다. 따라서, 커패시터 형성후 후속공정에서의 단차에 따른 문제점들이 해결된다.

Claims (6)

1. 하나의 트랜지스터와 하나의 커패시터로 이루어진 단위 메모리 셀이 복수개 형성된 셀 어레이 영역과, 상기 셀 어레이 영역을 구동하기 위한 주변회로 영역을 가지는 DRAM 소자에 있어서,

   상기 셀 어레이 영역과 주변회로 영역의 경계에, 상기 셀 어레이 영역을 둘러싸며 상기 커패시터와 실질적으로 동일한 높이의 장벽을 구비하고, 상기 셀 어레이 영역과 주변회로 영역의 높이가 실질적으로 동일한 것을 특징으로 하는 DRAM 소자.
2. 제1항에 있어서, 상기 커패시터는,

   실린더형 하부전극;

   상기 실린더형 하부전극의 내외부 표면 상에 형성된 유전막; 및

   상기 유전막 상에 형성된 상부전극을 구비하는 것을 특징으로 하는 DRAM 소자.
3. 제1항에 있어서, 상기 커패시터의 하부전극은 그 표면에 반구형 그레인이 형성된 것을 특징으로 하는 DRAM 소자.
4. 기판 상에 셀 어레이 영역과 주변회로 영역의 트랜지스터들을 형성하는 단계;

   상기 트랜지스터들이 형성된 기판 상에, 상기 셀 어레이 영역의 트랜지스터들의 소스/드레인 영역과 연결되는 하부전극 컨택 플러그를 포함하는 제1 층간절연막을 형성하는 단계;

   상기 하부전극 컨택 플러그와 제1 층간절연막 전면에 제2 층간절연막을 형성하는 단계;

   상기 제2 층간절연막을 식각하여 상기 셀 어레이 영역의 상기 하부전극 컨택 플러그를 노출하는 하부전극 형성용 개구부와, 상기 셀 어레이 영역을 둘러싸는 장벽 형성용 개구부를 형성하는 단계;

   상기 하부전극 형성용 개구부와 장벽 형성용 개구부의 내부에 도전물질을 증착하여 실린더형 하부전극과 장벽을 형성하는 단계;

   상기 장벽을 경계로 상기 셀 어레이 영역을 노출하는 식각마스크를 이용하여 상기 셀 어레이 영역의 제2 층간절연막을 제거하는 단계;

   내외부 표면이 노출된 상기 실린더형 하부전극을 포함한 기판 전면에 유전막 및 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 DRAM 소자의 제조방법.
5. 제4항에 있어서, 상기 실린더형 하부전극의 내부 또는 내외부 표면에 반구형 그레인을 성장시키는 단계를 더 구비하는 것을 특징으로 하는 DRAM 소자의 제조방법.
6. 제4항에 있어서, 상기 장벽은 상기 셀 어레이 영역을 둘러싸는 사각 링 상으로 형성되는 것을 특징으로 하는 DRAM 소자의 제조방법.