KR20040022648A - 셀 어레이 영역과 주변 영역에서의 단차가 제거되도록하는 반도체 소자의 커패시터 제조 방법 - Google Patents

셀 어레이 영역과 주변 영역에서의 단차가 제거되도록하는 반도체 소자의 커패시터 제조 방법 Download PDF

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Abstract

본 발명의 반도체 소자의 커패시터 제조 방법은, 반도체 기판 위의 도전성 플러그들을 덮는 몰드용 절연막을 형성하는 단계와, 몰드용 절연막 일부를 제거하여 셀 어레이 영역 내에 도전성 플러그를 노출시키는 복수개의 개구부들을 형성하는 단계와, 개구부들 내의 도전성 플러그들에 컨택되면서 상호 노드 분리된 복수개의 스토리지 전극들을 형성하는 단계와, 셀 어레이 영역의 몰드용 절연막과 스토리지 전극들 및 주변 영역의 몰드용 절연막 위에 리프트-오프 정지막을 형성하는 단계와, 주변 영역의 리프트-오프 정지막을 남기고 셀 어레이 영역의 상부에 있는 리프트-오프 정지막만을 선택적으로 제거하여 셀 어레이 영역의 몰드용 절연막을 노출시키는 단계와, 셀 어레이 영역에서 노출된 몰드용 절연막을 제거하여 스토리지 전극의 외벽을 노출시키는 단계와, 셀 어레이 영역에서 스토리지 전극의 내벽 및 주변 영역에서 몰드용 절연막 위에 남아 있는 리프트-오프 정지막을 제거하여 스토리지 전극의 내벽을 노출시키는 단계, 및 내벽 및 외벽이 노출된 스토리지 전극 위에 유전체막 및 플레이트 전극을 순차적으로 형성하는 단계를 포함한다.

Description

셀 어레이 영역과 주변 영역에서의 단차가 제거되도록 하는 반도체 소자의 커패시터 제조 방법{Method for capacitor of semiconductor device capable of removing height difference between cell array region and peripheral region}
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로서, 특히 셀 어레이 영역과 주변 영역에서의 단차가 제거되도록 하는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
최근 반도체 소자의 집적도가 급격히 증가함으로 인해 반도체 소자의 셀 단면적도 급격하게 감소하고 있으며, 이에 따라 커패시터를 포함하는 반도체 메모리 소자, 예컨대 디램(DRAM; Dynamic Random Access Memory)에서 소자 동작에 필요한 커패시턴스를 얻기가 점점 어려워지고 있는 실정이다. 이와 같은 추세에 따라서, 유전체막의 두께를 줄이는 박막화 작업 및/또는 3차원 구조의 스토리지 노드 형성 작업을 통해 커패시턴스를 증가시키려는 노력이 지속되고 있다.
현재 주로 사용되고 있는 커패시터의 스트로지 노드 형태는 크게 요철(concave)형, 실린더(cylinder)형 및 스택(stack)형으로 구별할 수 있다. 이중 요철형은 구조 제작이 용이하고 평탄화에 유리한 장점이 있지만, 내벽만 커패시터 면적으로 사용되므로 디자인 룰이 작아질수록 소망하는 커패시턴스를 얻기가 어렵다는 한계를 갖는다. 이에 비해 실린더형은 외벽 및 내벽을 모두 커패시터 면적으로 사용되어 높은 커패시턴스를 얻을 수 있다는 장점이 있지만, 셀 어레이 영역과 주변 영역의 단차가 발생되며 이를 방지하기 위해서는 고가이면서도 공정이 복잡한 평탄화 공정을 요구한다는 단점을 갖는다. 마찬가지로 스택형의 경우에도 구조적으로 안정적이며 낮은 디자인 룰에서도 적용이 가능하지만 별도의 평탄화 공정이 요구된다.
도 1 내지 도 4는 종래의 반도체 소자의 커패시터, 특히 실린더형 커패시터 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 먼저 반도체 기판(10) 위에 실린더 형태를 가지며 상호 분리된 복수개의 스토리지 전극(22)들을 형성한다. 상기 반도체 기판(10)은 셀어레이 영역과 주변 영역을 포함하며, 반도체 기판(10) 위에는 층간 절연막(12) 및 도전성 플러그(14)가 위치한다. 상기 실린더 형태를 갖는 스토리지 전극(22)들은 셀 어레이 영역에 형성되며, 특히 도전성 플러그(14)의 상부면과 컨택되도록 형성된다. 스토리지 전극(22)들을 형성한 후에는 그 위에 유전체막(24) 및 플레이트 전극(26)을 순차적으로 형성한다. 한편 참조 부호 "16" 및 "20"은 절연막을 나타내고, "18"은 식각 정지막을 나타낸다.
다음에 도 2를 참조하면, 플레이트 전극(26) 위에 희생 절연막(28)을 형성한다. 이 희생 절연막(28)은 셀 어레이 영역과 주변 영역에 모두 형성되며, 이에 따라 셀 어레이 영역에서의 높이가 주변 영역에서의 높이보다 더 크게 형성된다.
다음에 도 3을 참조하면, 주변 영역은 덮고 셀 어레이 영역은 노출시키는 마스크막 패턴(미도시)을 희생 절연막(28) 위에 형성한다. 그리고 이 마스크막 패턴을 식각 마스크로 한 건식(dry) 식각 공정을 수행하여 셀 어레이 영역에서 돌출된 희생 절연막(28)의 일부를 제거하고 마스크막 패턴을 제거한다. 다음에 도 4에 도시된 바와 같이, 평탄화 공정을 수행하여 셀 어레이 영역의 플레이트 전극(26)이 노출되도록 희생 절연막(28)을 평탄화시킨다.
그런데 이와 같은 종래의 반도체 소자의 실린더형 커패시터 제조 방법을 사용하기 위해서는, 먼저 건식 식각 공정 및 평탄화 공정을 수행하기 위하여 상당히 두꺼운, 예컨대 20000Å 이상의 두께를 갖도록 희생 절연막(28)을 증착해야 한다는 문제점이 있다. 그리고 제조 비용을 절감을 위해, 즉 고가의 평탄화 공정의 감소를 위해, 건식 식각 공정을 일차적으로 수행하고 다음에 고가의 평탄화 공정을 수행하는데, 이에 따라 포토리소그라피 공정, 건식 식각 공정 및 평탄화 공정을 순차적으로 수행하여야 하므로 전체 제조 공정이 복잡해진다는 문제도 또한 있다.
본 발명이 이루고자 하는 기술적 과제는, 평탄화 공정을 사용하지 않고 셀 어레이 영역과 주변 영역에서의 단차가 제거되도록 함으로써 제조 공정이 간단하고 제조 비용도 저렴한 반도체 소자의 커패시터 제조 방법을 제공하는 것이다.
도 1 내지 도 4는 종래의 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 13은 반응성 이온 식각 공정에서의 어스펙트 비에 대한 라디컬 플럭스 및 이온 플럭스를 나타내 보인 그래프이다.
도 14는 반응성 이온 식각 공정에서의 어스펙트 비에 대한 식각률을 나타내 보인 그래프이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 커패시터 제조 방법은, 셀 어레이 영역 및 주변 영역을 구비하며, 상기 셀 어레이 영역에서는 반도체 기판의 불순물 영역과 컨택되는 도전성 플러그들이 형성된 반도체 소자의 커패시터 제조 방법에 있어서, 반도체 기판 위에서 상기 도전성 플러그들을 덮는 몰드용 절연막을 형성하는 단계; 상기 몰드용 절연막 일부를 제거하여 상기 셀 어레이 영역 내에 상기 도전성 플러그를 노출시키는 복수개의 개구부들을 형성하는 단계; 상기 개구부들 내의 상기 도전성 플러그들에 컨택되면서 상호 노드 분리된 복수개의 스토리지 전극들을 형성하는 단계; 상기 셀 어레이 영역의 몰드용 절연막과 스토리지 전극들 및 상기 주변 영역의 몰드용 절연막 위에 리프트-오프 정지막을 형성하는 단계; 상기 주변 영역의 리프트-오프 정지막을 남기고 상기 셀 어레이 영역의 상부에 있는 리프트-오프 정지막만을 선택적으로 제거하여 상기 셀 어레이 영역의 몰드용 절연막을 노출시키는 단계; 상기 셀 어레이 영역에서 노출된 몰드용 절연막을 제거하여 상기 스토리지 전극의 외벽을 노출시키는 단계; 상기 셀어레이 영역에서 상기 스토리지 전극의 내벽 및 상기 주변 영역에서 상기 몰드용 절연막 위에 남아 있는 상기 리프트-오프 정지막을 제거하여 상기 스토리지 전극의 내벽을 노출시키는 단계; 및 내벽 및 외벽이 노출된 상기 스토리지 전극 위에 유전체막 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 몰드용 절연막의 일부를 제거하는 공정은, 상기 주변 영역에서의 몰드용 절연막은 완전히 덮고 상기 셀 어레이 영역에서의 몰드용 절연막의 일부는 노출시키는 마스크막 패턴을 상기 몰드용 절연막 위에 형성하는 단계; 상기 마스크막 패턴을 식각 마스크로 한 식각 공정으로 수행하는 단계; 및 상기 마스크막 패턴을 제거하는 단계를 포함하는 것이 바람직하다.
상기 리프트-오프 정지막은 상기 몰드용 절연막에 대한 식각 선택비가 높은 물질막으로 형성하는 것이 바람직하다.
상기 리프트-오프 정지막은 상기 스토리지 전극에 대한 식각 선택비가 높은 물질막으로 형성하는 것이 바람직하다.
상기 리프트-오프 정지막을 선택적으로 제거하는 단계는, 상기 셀 어레이 영역과 상기 주변 영역에서의 식각률 차이를 나타내는 반응성 이온 식각 공정을 사용하여 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 5 내지 도 12는 본 발명의 일 실시예에 따라 반도체 소자의 실린더형 커패시터 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5를 참조하면, 셀 어레이 영역(cell array region)(C)과 주변 영역(peripheral region)(P)을 갖는 반도체 기판(100) 위에 층간 절연막(102) 및 도전성 플러그(104)를 형성한다. 도전성 플러그(104)는 셀 어레이 영역(C)에만 존재한다. 도면에 나타내지는 않았지만, 도전성 플러그(104)는 반도체 기판(100)의 불순물 영역(미도시)과 컨택되도록 형성될 수 있다. 층간 절연막(102) 및 도전성 플러그(104) 위에는 몰드(mold)용 하부 절연막(106), 식각 저지막(108) 및 몰드용 상부 절연막(110)을 순차적으로 형성한다. 다음에 몰드용 상부 절연막(110) 위에 하드 마스크막 패턴(112)을 형성한다. 이 하드 마스크막 패턴(112)은 주변 영역(P) 전체를 덮으며, 셀 어레이 영역(C)의 일부만을 노출시키는 개구부(114)들을 갖는다.
다음에 도 6을 참조하면, 상기 하드 마스크막 패턴(도 5의 112)을 식각 마스크로 한 식각 공정을 수행하여, 몰드용 상부 절연막(110)의 노출 부분, 식각 저지막(108)의 노출 부분 및 몰드용 하부 절연막(106)의 노출 부분을 순차적으로 제거한다. 그러면 상기 도전성 플러그(104)의 상부 표면을 노출시키는 개구부(116)들이 만들어진다. 상기 식각 공정으로는 건식 식각 방법을 사용하여 수행할 수 있으며, 식각 공정이 종료되면 상기 하드 마스크막 패턴(112)을 제거한다.
다음에 도 7을 참조하면, 도전성 플러그(104)의 상부 표면을 노출시키는 개구부(도 6의 116) 내부 및 몰드용 상부 절연막(110) 위에 스토리지 전극(118) 형성을 위한 물질막을 형성한다. 이 물질막은 단일막으로 형성할 수도 있으며 복합막으로도 형성할 수도 있다. 상기 물질막으로서 도핑된 폴리실리콘막을 사용할 수 있다. 또는 상기 물질막으로서 Pt막, Ru막, Ir막 등의 귀금속 물질막을 사용할 수 있으며, TiN막을 사용할 수도 있다. 경우에 따라서 상기 물질막으로서 PtO막, RuO2막, IrO2막 등의 귀금속 전도성 산화물막이나, SRO막, BSRO막, LSCo막 등의 전도성 산화물막을 사용할 수도 있다. 상기 스토리지 전극(118) 형성을 위한 물질막을 형성하는 방법으로는 화학 기상 증착(CVD: Chemical Vapor Deposition)법을 사용한다. 경우에 따라서 물리적 기상 증착(PVD: Physical Vapor Deposition)법이나 원자층 증착(ALD; Atomic Layer Deposition)법을 사용할 수도 있다. 상기 스토리지 전극 형성용 물질막을 형성한 후에는, 노드 분리를 위한 식각 공정을 수행하여 노드 분리된 복수개의 스토리지 전극(118)들을 형성한다.
다음에 도 8을 참조하면, 스토리지 전극(118) 및 몰드용 상부 절연막(110) 위에 리프트-오프 정지막(lift-off stopper)(120)을 형성한다. 이 리프트-오프 정지막(120)은 셀 어레이 영역(C) 외에 주변 영역(P)에도 형성된다. 상기 리프트-오프 정지막(120)은 후속의 몰드용 상부 절연막(110)에 대한 리프트 오프 공정에서의 정지막 역할을 수행하기 위한 것이다. 따라서 리프트 오프 대상인 몰드용 상부 절연막(110)과의 식각 선택비가 높은 물질을 사용하여 리프트-오프 정지막(120)을 형성하여야 한다. 또한 나중에 몰드용 식각 정지막(110)도 역시 선택적으로 제거되어야 하므로, 하부의 스토리지 전극(118)과의 식각 선택비 또한 높은 물질을 사용하여 리프트-오프 정지막(120)을 형성하여야 한다.
다음에 도 9를 참조하면, 건식 식각 공정, 예컨대 반응성 이온 식각(RIE: Reactive Ion Etching) 공정을 수행하여 셀 어레이 영역(C)에서 노출된 리프트-오프 정지막(120)의 일부를 선택적으로 제거한다. 상기 선택적 제거는 반응성 이온 식각 공정에서의 셀 어레이 영역(C)에서의 식각률과 주변 영역(P)에서의 식각률 차이를 이용함으로써 얻어질 수 있는데, 이에 관한 설명은 후에 보다 상세히 설명하기로 한다. 한편 앞서 설명한 바와 같이, 리프트-오프 정지막(120)은 몰드용 상부 절연막(110)과의 식각 선택비가 높은 물질을 사용하여 형성하므로, 상기 식각 공정을 용이하게 수행할 수 있다. 또한 도면에 도시된 바와 같이, 노드 분리된 스토리지 전극(118) 하부면 위의 리프트-오프 정지막(120)도 상기 식각 공정에 의해 제거된다. 그러나 이 리프트-오프 정지막(120)의 선택적 제거는 몰드용 상부 절연막(110)의 일부만을 리프트 오프 시키기 위한 것이므로, 상기 노드 분리된 스토리지 전극(118) 하부면 위의 리프트-오프 정지막(120)은 제거되지 않아도 무방하다. 상기 식각 공정을 수행한 후에는 상기 마스크막 패턴을 제거한다.
다음에 도 10을 참조하면, 습식 식각 공정을 수행하여 리프트-오프 정지막(120)에 의해 노출된 몰드용 상부 절연막(110)을 리프트 오프 시킨다. 앞서 설명한 바와 같이, 리프트-오프 정지막(120)은 몰드용 상부 절연막(110)과의 식각 선택비가 높은 물질을 사용하여 형성하므로, 리프트-오프 정지막(120)에 의해 덮여있는 막들은 영향을 상기 습식 식각에 의한 영향을 받지 않는다. 상기 습식 식각공정이 끝나면, 셀 어레이 영역(C) 내의 몰드용 상부 절연막(110)은 모두 제거되며, 이에 따라 셀 어레이 영역(C)에서의 스토리지 전극(118)들의 외벽은 노출되며, 인접한 스토리지 전극(118)들 사이의 식각 저지막(108)도 또한 노출된다.
다음에 도 11을 참조하면, 습식 식각 공정을 수행하여 셀 어레이 영역(C) 및 주변 영역(P)에 남아 있는 리프트-오프 정지막(도 10의 120)을 완전히 제거한다. 이 경우에도 앞서 설명한 바와 같이, 리프트-오프 정지막(120)을 스토리지 전극(118) 물질과의 습식 식각 선택비가 높은 물질을 사용하여 형성하였으므로, 상기 습식 식각 공정중에 비록 스토리지 전극(118)이 습식 식각 용액에 의해 노출되더라도 리프트-오프 정지막(120)이 함께 제거되지는 않는다. 상기 식각 공정이 종료되면, 스토리지 전극(118)의 외벽 뿐만 아니라 내벽까지 완전히 노출된다. 그리고 주변 영역(P)에는 몰드용 상부 절연막(110)의 상부 표면이 셀 어레이 영역(C)의 스토리지 전극(118)과 동일한 단차를 유지하면서 완전히 노출된다.
다음에 도 12를 참조하면, 셀 어레이 영역(C)의 식각 저지막(108) 및 스토리지 전극(118) 위와 주변 영역(P)의 몰드용 상부 절연막(110) 위에 유전체막(122)을 형성한다. 상기 유전체막(122)으로는 SiN막이나 또는 Ta2O5막, Al2O3막, HfO2막 등의 금속 산화막을 사용할 수 있다. 또는 상기 유전체막(122)으로서 TiO2막/Ta2O5막, Al2O3막/TiO2막, Al2O3막/HfO2막 등의 복합막을 사용할 수도 있다. 또는 페로브스카이트(perovskite) 구조의 (Ba, Sr)TiO3(BST)막, SrTiO3막, BaTiO3막, PZT막, PLZT막 등과 같은 고유전율막을 사용할 수도 있으며, 경우에 따라서 TaON막도 또한사용할 수 있다. 상기 유전체막(122)을 증착하기 위한 증착 방법으로는 화학 기상 증착법 또는 원자층 증착법을 사용할 수 있다. 다음에 유전체막(122)의 전기적 특성 향상을 위해서 오존 처리를 하거나, 또는 산소나 질소가 포함된 분위기에서의 플라즈마 처리 또는 열처리를 수행하는 것이 바람직하다. 그리고 대략 500-800℃의 열처리 온도에서 산소나 질소가 포함된 분위기에서 결정화를 위한 열처리도 또한 수행할 수 있다.
상기 유전체막(122)을 형성한 후에는, 셀 어레이 영역(C) 및 주변 영역(P)의 유전체막(122) 위에 플레이트 전극(124)을 형성한다. 상기 플레이트 전극(124)은 단일막으로 형성할 수도 있으며 복합막으로도 형성할 수도 있다. 상기 플레이트 전극(124)은 도핑된 폴리실리콘막을 사용하여 형성할 수 있다. 또는 상기 플레이트 전극(124)은 Pt막, Ru막, Ir막 등의 귀금속 물질막을 사용하여 형성할 수 있으며, TiN막을 사용하여 형성할 수도 있다. 경우에 따라서 상기 플레이트 전극(124)은 PtO막, RuO2막, IrO2막 등의 귀금속 전도성 산화물막이나, SRO막, BSRO막, LSCo막 등의 전도성 산화물막을 사용하여 형성할 수도 있다. 상기 플레이트 전극(124)을 형성하는 방법으로는 화학 기상 증착법 또는 원자층 증착법을 사용한다. 플레이트 전극(124)을 형성한 후에는, 대략 300-600℃의 열처리 온도에서 산소가 포함된 분위기에서의 큐어링(curing) 열처리 공정을 추가로 수행하는 것이 적절하다.
도 13은 반응성 이온 식각 공정에서의 어스펙트 비에 대한 라디컬 플럭스 및 이온 플럭스를 나타내 보인 그래프이다. 그리고 도 14는 반응성 이온 식각 공정에서의 어스펙트 비에 대한 식각률을 나타내 보인 그래프이다. 도 13 및 도 14를 참조하여 셀 어레이 영역(C)에서의 리프트-오프 정지막(도 8의 120)의 일부만을 선택적으로 제거하는 메커니즘을 설명하면 다음과 같다.
일반적으로 반응성 이온 식각 방법은 에천트(etchant)로서 라디컬(radical)과 이온(ion)을 함께 이용한다는 것은 잘 알려져 있는 사실이다. 또한 반응성 이온 식각 공정을 수행하게 되면, 적층(deposition)과 식각이 동시에 일어난다는 사실 역시 잘 알려져 있는 사실이다. 따라서 식각률이 적층률보다 느린 경우에는 라디컬이 폴리머의 역할을 하게 되어 어떤 영역에서는 오히려 식각률이 느려지게 된다.
즉 도 13에 도시된 바와 같이, 어스펙트 비(aspect ratio)가 증가함에 따라 라디컬 플럭스(radical flux)는 지수적으로 감소("210" 참조)하지만 이온 플럭스(ion flux)는 선형적으로 감소("220" 참조)한다. 따라서 식각 영역은, 도 14에 도시된 바와 같이, 어스펙트 비에 따라서 점선 왼쪽의 이온 제한(ion limited) 영역(A)과 점선 오른쪽의 라디컬 제한(radical limited) 영역(B)으로 구별될 수 있다. 이온 제한 영역(A)에서는 라디컬 플럭스가 이온 플럭스보다 많으며, 역 RIE 영역이라고도 한다. 이와 반대로 라디컬 제한 영역(B)에서는 라디컬 플럭스가 이온 플럭스보다 작으며, RIE 영역이라고도 한다.
상기 이온 제한 영역 또는 역 RIE 영역(A)에서는 어스펙트 비가 증가할수록 식각률도 점점 증가한다. 따라서 어스펙트 비가 큰 셀 어레이 영역(C)에서의 식각률이 어스펙트 비가 작은 주변 영역(P)에서의 식각률보다 더 크게 된다. 따라서도 9에 도시된 바와 같이, 셀 어레이 영역(C)에서의 몰드용 상부 절연막(110) 위의 리프트-오프 정지막(120)이 완전히 제거되는 동안, 주변 영역(P)에서의 몰드용 상부 절연막(110) 위의 리프트-오프 정지막(120)은 완전히 제거되지 않게 되며, 따라서 셀 어레이 영역(C)에서의 리프트-오프 정지막(120)에 대한 선택적 제거가 이루어질 수 있게 된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 커패시터 제조 방법에 의하면, 희생 절연막을 형성할 필요 없이, 리프트-오프 정지막을 셀 어레이 영역 및 주변 영역에 모두 형성하고, 이어서 선택적 건식 식각 공정을 수행하여 셀 어레이 영역의 리프트-오프 정지막을 제거한 후에, 리프트-오프 공정 및 셀 어레이 영역과 주변 영역의 리프트-오프 정지막 제거 공정을 수행함으로써, 별도의 포토리소그라피 공정과 평탄화 공정 없이 셀 어레이 영역과 주변 영역에서의 단차가 존재하지 않도록 할 수 있다는 이점을 제공한다.

Claims (5)

  1. 셀 어레이 영역 및 주변 영역을 구비하며, 상기 셀 어레이 영역에서는 반도체 기판의 불순물 영역과 컨택되는 도전성 플러그들이 형성된 반도체 소자의 커패시터 제조 방법에 있어서,
    반도체 기판 위에서 상기 도전성 플러그들을 덮는 몰드용 절연막을 형성하는 단계;
    상기 몰드용 절연막 일부를 제거하여 상기 셀 어레이 영역 내에 상기 도전성 플러그를 노출시키는 복수개의 개구부들을 형성하는 단계;
    상기 개구부들 내의 상기 도전성 플러그들에 컨택되면서 상호 노드 분리된 복수개의 스토리지 전극들을 형성하는 단계;
    상기 셀 어레이 영역의 몰드용 절연막과 스토리지 전극들 및 상기 주변 영역의 몰드용 절연막 위에 리프트-오프 정지막을 형성하는 단계;
    상기 주변 영역의 리프트-오프 정지막을 남기고 상기 셀 어레이 영역의 상부에 있는 리프트-오프 정지막만을 선택적으로 제거하여 상기 셀 어레이 영역의 몰드용 절연막을 노출시키는 단계;
    상기 셀 어레이 영역에서 노출된 몰드용 절연막을 제거하여 상기 스토리지 전극의 외벽을 노출시키는 단계;
    상기 셀 어레이 영역에서 상기 스토리지 전극의 내벽 및 상기 주변 영역에서 상기 몰드용 절연막 위에 남아 있는 상기 리프트-오프 정지막을 제거하여 상기 스토리지 전극의 내벽을 노출시키는 단계; 및
    내벽 및 외벽이 노출된 상기 스토리지 전극 위에 유전체막 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 몰드용 절연막의 일부를 제거하는 공정은,
    상기 주변 영역에서의 몰드용 절연막은 완전히 덮고 상기 셀 어레이 영역에서의 몰드용 절연막의 일부는 노출시키는 마스크막 패턴을 상기 몰드용 절연막 위에 형성하는 단계;
    상기 마스크막 패턴을 식각 마스크로 한 식각 공정으로 수행하는 단계; 및
    상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  3. 제1항에 있어서,
    상기 리프트-오프 정지막은 상기 몰드용 절연막에 대한 식각 선택비가 높은 물질막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  4. 제1항에 있어서,
    상기 리프트-오프 정지막은 상기 스토리지 전극에 대한 식각 선택비가 높은 물질막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  5. 제1항에 있어서,
    상기 리프트-오프 정지막을 선택적으로 제거하는 단계는, 상기 셀 어레이 영역과 상기 주변 영역에서의 식각률 차이를 나타내는 반응성 이온 식각 공정을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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