CN113053898B - 半导体结构及其制造方法 - Google Patents

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CN113053898B CN202110267178.2A CN202110267178A CN113053898B CN 113053898 B CN113053898 B CN 113053898B CN 202110267178 A CN202110267178 A CN 202110267178A CN 113053898 B CN113053898 B CN 113053898B
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Abstract

本发明公开了一种半导体结构及其制造方法，所述制造方法包括：提供衬底；在所述衬底上形成包括交替层叠的牺牲层及支撑层的叠层结构；在所述叠层结构内形成电容孔；在所述电容孔的侧壁及底部形成第一电极层；在所述第一电极层的内表面形成第一介质层；在所述叠层结构上形成开口，所述开口暴露出所述牺牲层，并利用所述开口去除所述牺牲层；在所述第一介质层的内表面及所述第一电极层的外表面形成第二介质层；在所述第二介质层的内表面和外表面形成第二电极层。通过额外引入第一介质层，以补偿第一电极层内外两侧的第二介质层的厚度差异引起的漏电流不等的影响，极大提高了半导体结构的电学性能。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体器件及制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。随着DRAM的电容尺寸缩减，在沉积电容介质层时，会因空间环境的不同，如内部空间、反应气体不足或反应生成物排除过慢等因素，导致内电容介质层的沉积速率相较于外电容介质层的沉积速率过低，形成内部厚度和外部厚度相差较大的电容介质层。而内电容介质层厚度薄且曲率较大，会引起内电容介质层会遭受低击穿和高电场泄露，内电容介质层和外电容介质层无法得到均匀的漏电流，极大影响存储器件的性能。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种半导体结构及其制造方法，有效解决双面电容的内外两侧电极之间无法得到均匀漏电流的问题。
为解决上述技术问题，本申请的第一方面提出一种半导体结构的制造方法，包括：
提供衬底；
在所述衬底上形成包括交替层叠的牺牲层及支撑层的叠层结构；
在所述叠层结构内形成电容孔；
在所述电容孔的侧壁及底部形成第一电极层；
在所述第一电极层的内表面形成第一介质层；
在所述叠层结构上形成开口，所述开口暴露出所述牺牲层，并利用所述开口去除所述牺牲层；
在所述第一介质层的内表面及所述第一电极层的外表面形成第二介质层；
在所述第二介质层的内表面和外表面形成第二电极层。
在其中一个实施例中，所述第一电极层和所述第二介质层的内表面上的所述第二电极层之间的漏电流与所述第一电极层和所述第二介质层的外表面上的所述第二电极层之间的漏电流相同。
在其中一个实施例中，所述第一介质层包括氧化铌层、氧化钌层、氧化锆层、氧化铝层、氧化铪层或氧化硅层中的任一种或其任意组合。
在其中一个实施例中，所述第一介质层的厚度范围为
Figure BDA0002972546860000021
所述第二介质层的厚度范围为
Figure BDA0002972546860000022
在其中一个实施例中，位于所述第一介质层的内表面的所述第二介质层的厚度小于位于所述第一电极层的外表面的所述第二介质层的厚度。
在其中一个实施例中，所述支撑层包括第一支撑层和第二支撑层；所述牺牲层包括第一牺牲层和第二牺牲层；所述第一牺牲层、所述第一支撑层、所述第二牺牲层和所述第二支撑层依次形成于所述衬底上；
在所述叠层结构上形成开口，所述开口暴露出所述牺牲层，并利用所述开口去除所述牺牲层包括：
在所述叠层结构的上表面形成图形化掩膜层，所述图形化掩膜层具有多个开口图形，所述开口图形定义出所述开口的形状及位置；
基于所述图形化掩膜层刻蚀所述第二支撑层，以于所述第二支撑层内形成第一开口，所述第一开口暴露出位于所述第二支撑层与所述第一支撑层之间的所述第二牺牲层；
基于所述第一开口去除位于所述第二支撑层与所述第一支撑层之间的所述第二牺牲层；
基于所述第一开口于所述第一支撑层上形成第二开口，所述第二开口暴露出位于所述第一支撑层与所述衬底之间的所述第一牺牲层；
去除位于所述第一支撑层与所述衬底之间的所述第一牺牲层。
在其中一个实施例中，所述开口图形暴露出部分所述第一电极层和所述第一介质层。
本申请的第二方面提出一种半导体结构，包括：
衬底；
第一电极层，位于所述衬底上；
第一介质层，覆盖所述第一电极层的内表面；
第二介质层，覆盖所述第一介质层的内表面及所述第一电极层的外表面；
第二电极层，覆盖所述第二介质层的内表面和外表面。
在其中一个实施例中，所述第一电极层和所述第二介质层的内表面上的所述第二电极层之间的漏电流与所述第一电极层和所述第二介质层的外表面上的所述第二电极层之间的漏电流相同。
在其中一个实施例中，所述第一介质层包括氧化铌层、氧化钌层、氧化锆层、氧化铝层、氧化铪层或氧化硅层中的任一种或其任意组合。
在其中一个实施例中，所述第一介质层的厚度范围为
Figure BDA0002972546860000031
所述第二介质层的厚度范围为
Figure BDA0002972546860000032
在其中一个实施例中，所述第一介质层的内表面的所述第二介质层的厚度小于位于所述第一电极层外表面的所述第二介质层的厚度。
在其中一个实施例中，还包括：
支撑层，位于衬底上，所述支撑层包括间隔排布的第一支撑层和第二支撑层；
开口，位于所述第一电极层和所述第一介质层的顶部。
在其中一个实施例中，所述开口的底部低于所述第二支撑层的底部。
本申请的第三方面提出一种存储器，所述存储器包括如上述的半导体结构。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中提供的半导体结构的制造方法的流程示意图；
图2为本申请一实施例中提供的衬底的局部截面结构示意图；
图3为本申请一实施例中提供的形成叠层结构的局部截面结构示意图；
图4为本申请一实施例中提供的形成电容孔的局部截面结构示意图；
图5为本申请一实施例中提供的形成第一电极层的局部截面结构示意图；
图6为本申请一实施例中提供的在第一电极层的内表面形成第一介质层的局部截面结构示意图；
图7至图8为本申请一实施例中提供的在叠层结构上形成开口及去除牺牲层后的结构示意图，其中，图8为去除牺牲层得到的半导体结构的俯视图，图7为沿图8中AA’方向的局部截面结构示意图；
图9为本申请一实施例中提供的形成第二介质层的局部截面结构示意图；
图10为本申请一实施例中提供的形成第二电极层的局部截面结构示意图。
附图标记说明：21-衬底，211-焊盘，22-牺牲层，221-第一牺牲层，222-第二牺牲层，23-支撑层，231-第一支撑层，232-第二支撑层，24-电容孔，25-第一电极层，26-第一介质层，27-开口，28-第二介质层，29-第二电极层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
为了说明本申请上述的技术方案，下面通过具体实施例来进行说明。
在本申请的一个实施例中提供的一种半导体结构的制造方法中，如图1所示，包括如下步骤：
步骤S10：提供衬底21；
步骤S20：在衬底21上形成包括交替层叠的牺牲层22及支撑层23的叠层结构；
步骤S30：在叠层结构内形成电容孔24；
步骤S40：在电容孔24的侧壁及底部形成第一电极层25；
步骤S50：在第一电极层25的内表面形成第一介质层26；
步骤S60：在叠层结构上形成开口27，开口27暴露出牺牲层22，并利用开口27去除牺牲层22；
步骤S70：在第一介质层26的内表面及第一电极层25的外表面形成第二介质层28；
步骤S80：在第二介质层28的内表面和外表面形成第二电极层29。
于上述实施例提供的半导体结构的制造方法中，在形成有电容孔的侧壁及底部形成第一电极层，去除牺牲层之前，预先在第一电极层的内表面形成第一介质层；接着在叠层结构上形成开口，开口暴露出牺牲层，并利用开口去除牺牲层；在第一介质层的内表面及第一电极层的外表面形成第二介质层；在第二介质层的内表面和外表面形成第二电极层。通过额外引入第一介质层，以增加第一电极层内侧的第二介质层的厚度，使得第一电极层内侧的第二介质层的厚度与第一介质层的厚度之和接近或等同于第一电极层的外表面的第二介质层的厚度，从而消除因第二介质层的内外厚度不一引起的漏电流不等的影响，极大提高半导体结构的电学性能。
在一个实施例中，如图2所示，步骤S10中提供的衬底21，衬底21中形成有存储器件结构、存储器件结构包括有多个焊盘211。存储器件结构还包括有晶体管字符线(Wordline)及位线(Bitline)，焊盘211电性连接存储器件结构内的晶体管源极或漏极。
作为示例，焊盘211可以但不仅限于呈六方阵列排布，与后续制作的集成电路电容器件的排布相对应。
具体地，焊盘211之间通过间隔层进行隔离，间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本实施例中，间隔层的材料可选用SiN。
在一个实施例中，如图3所示，步骤S20中在衬底21上形成包括交替层叠的牺牲层22及支撑层23的叠层结构。
作为示例，可采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)形成牺牲层22及支撑层23。
作为示例，牺牲层22与支撑层23的材料不同，且在同一刻蚀制程中牺牲层22的刻蚀速率与支撑层23的刻蚀速率不同，具体表现为同一刻蚀制程中，牺牲层22的刻蚀速率远远大于支撑层23的刻蚀速率，使得当牺牲层22被完全去除时，支撑层几乎被完全保留。
优选地，牺牲层的材料可选用多晶硅或氧化硅，支撑层的材料可选用氮化硅。
在一个实施例中，如图4所示，步骤S30中在叠层结构内形成电容孔24。
具体地，可在交替叠置的牺牲层22及支撑层23的上表面形成光刻胶作为掩膜层，当然，在其他示例中也可以形成其他材料的掩膜层(譬如，氮化硅硬掩膜层等等)；然后，采用光刻工艺将掩膜层图形化，以得到用于定义电容孔24的图形化掩膜层；最后，可依据用于定义电容孔24的图形化掩膜层采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合的工艺刻蚀支撑层及牺牲层22，以在支撑层及牺牲层22内形成上下贯通的电容孔24，电容孔24暴露出底部焊盘211。
在一个实施例中，如图5所示，步骤S40中在电容孔24的侧壁及底部形成第一电极层25。作为示例，首先，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于电容孔24的侧壁及底部沉积第一电极层25。优选地，第一电极层25包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride，TiN)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅氮化钛(TiSixNy)。
在一个实施例中，如图6所示，步骤S50中在第一电极层25的内表面形成第一介质层26。在理想状态下，通过原子层沉积等工艺技术会在第一电极层的表面应形成位于电容孔内外膜层厚度均匀一致的电容介质层，但因空间环境的影响，介质层的内外膜层厚度差别显著，因而在去除牺牲层步骤之前，预先沉积一层小于
Figure BDA0002972546860000081
的第一介质层26以补偿后续形成的第二介质层的厚度差异，以消除第二介质层28的内外膜层厚度不一引起较大差异的漏电流状况，从而获得半导体结构中内外均匀的电流泄露，提高半导体结构的电学性能。
在一个实施例中，第一介质层26包括氧化铌层(Nb2O5)、氧化钌层(RuO2)、氧化锆层(ZrO2)、氧化铝层(Al2O3)、氧化铪层(HfO2)或氧化硅层(SiO2)中的任一种或其任意组合。其中，任意组合定义为上述材料层中的至少任意两种的组合，譬如，氧化铌层和氧化铝层，也可以为氧化铌层、氧化铝层及氧化硅层。上述材料均为高K介质材料，以提高单位面积电容器的电容值，第一介质层的材料选取与第二介质层的材质相同，也可以不同，本发明不对此作出限定。
在一个实施例中，请继续参考图6，支撑层23包括第一支撑层231和第二支撑层232；牺牲层22包括第一牺牲层221和第二牺牲层222；第一牺牲层221、第一支撑层231、第二牺牲层222和第二支撑层232依次形成于衬底21上。如图7所示，步骤S60中在叠层结构上形成开口27，开口27暴露出牺牲层22，并利用开口27去除牺牲层22的步骤，包括：
步骤S61：在叠层结构的上表面形成图形化掩膜层，图形化掩膜层具有多个开口图形，开口图形定义出开口27的形状及位置；
步骤S62：基于图形化掩膜层刻蚀第二支撑层232，以于第二支撑层232内形成第一开口，第一开口暴露出位于第二支撑层232与第一支撑层231之间的第二牺牲层222；
步骤S63：基于第一开口去除位于第二支撑层232与第一支撑层231之间的第二牺牲层222；
步骤S64：基于第一开口于第一支撑层231上形成第二开口，第二开口暴露出位于第一支撑层231与衬底21之间的第一牺牲层221；
步骤S65：去除位于第一支撑层231与衬底21之间的第一牺牲层221。以暴露出部分第一电极层25和第一介质层26。
作为示例，一个开口27仅与一个电容孔24交叠，或者一个开口27同时与多个电容孔24交叠(如图8所示，图8以一个开口27与三个电容孔24交叠作为示例)，并不作对本申请的限定。
作为示例，可采用湿法刻蚀工艺去除第一牺牲层221和第二牺牲层222，用于湿法刻蚀的溶液可采用稀释氢氟酸(DHF)与氨水(NH4OH)的混合溶液，室温下，稀释氢氟酸的浓度为100～500:1；湿法刻蚀溶液还可以采用稀释氢氟酸与四甲基氢氧化铵(TMAH)的混合溶液，其中，当室温处于35℃～65℃的温度下，四甲基氢氧化铵的浓度可以为1％～10％。
作为示例，第一牺牲层和第二牺牲层的材质可以相同，均为多晶硅或氧化硅，当然，第一牺牲层和第二牺牲层的材质也可以不同，譬如，第一牺牲层的材质为多晶硅，第二牺牲层的材质为氧化硅。第一支撑层和第二支撑层的材质均为氮化硅。
在一个实施例中，如图9所示，步骤S70中在第一介质层26的内表面及第一电极层25的外表面形成第二介质层28。
作为示例，第二介质层28的材料可以选用为高K介质材料，以提高单位面积电容器的电容值，其包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。
在一个实施例中，如图10所示，步骤S80中在第二介质层28的内表面和外表面形成第二电极层29。
作为示例，第二电极层29的材料可以包括钨、钛、镍、铝、铂、氮化钛(TiN)、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层。第二电极层29的制备工艺与第一电极层25的制备工艺相同，此处不再赘述。
在一个实施例中，位于第一介质层26的内表面的第二介质层28的厚度小于位于第一电极层25的外表面的第二介质层28的厚度。具体地，位于电容孔24内的第二介质层28的内侧存在间隙，以用于存储电容。
在一个实施例中，第一介质层26的厚度范围为
Figure BDA0002972546860000101
第二介质层28的厚度范围为
Figure BDA0002972546860000102
具体地，第一介质层26的厚度可以为
Figure BDA0002972546860000103
Figure BDA0002972546860000104
或
Figure BDA0002972546860000105
等等，第二介质层28的厚度可以为
Figure BDA0002972546860000106
Figure BDA0002972546860000111
或
Figure BDA0002972546860000112
等等。将第一介质层28的厚度控制在
Figure BDA0002972546860000113
以下，便于第一介质层28的厚度与第一电极层内侧较薄的第二介质层的厚度相加之后，接近或等同于第一电极层25外表面的较厚第二介质层的厚度，以使得第一电极层25和第二介质层28的内表面上的第二电极层29之间的漏电流与第一电极层25和第二介质层28的外表面上的第二电极层29之间的漏电流相同，从而消除第二介质层28上的漏电流不均匀的影响。
在本申请的一个实施例中提供的一种半导体结构中，请继续参考图10，半导体结构包括：衬底21；第一电极层25位于衬底21上；第一介质层26覆盖第一电极层25的内表面；第二介质层28覆盖第一介质层26的内表面及第一电极层25的外表面；第二电极层29覆盖第二介质层28的内表面和外表面。
作为示例，衬底21中形成有存储器件结构；存储器件结构包括有多个焊盘211。存储器件结构还包括有晶体管字符线及位线，焊盘211电性连接存储器件结构内的晶体管源极。
在一个实施例中，第一电极层25和第二介质层28的内表面上的第二电极层29之间的漏电流与第一电极层25和第二介质层28的外表面上的第二电极层29之间的漏电流相同。
在一个实施例中，第一介质层26包括氧化铌层(Nb2O5)、氧化钌层(RuO2)、氧化锆层(ZrO2)、氧化铝层(Al2O3)、氧化铪层(HfO2)或氧化硅层(SiO2)中的任一种或其任意组合。
在一个实施例中，第一介质层26的厚度范围为
Figure BDA0002972546860000114
第二介质层28的厚度范围为
Figure BDA0002972546860000115
具体地，第一介质层26的厚度可以为
Figure BDA0002972546860000116
Figure BDA0002972546860000117
或
Figure BDA0002972546860000118
等等，第二介质层28的厚度可以为
Figure BDA0002972546860000119
Figure BDA00029725468600001110
或
Figure BDA00029725468600001111
等等。
在一个实施例中，第一介质层26的内表面的第二介质层28的厚度小于位于第一电极层25的外表面的第二介质层28的厚度。
在一个实施例中，请参考图7，半导体结构还包括：支撑层23位于衬底21上，支撑层23包括间隔排布的第一支撑层231和第二支撑层232；开口27位于第一电极层25和第一介质层26的顶部。具体地，开口27的底部低于第二支撑层232的底部，以提高牺牲层的去除速率以及后续形成第二介质层28和第二电极层29的形成速率。
在本申请的一个实施例中提供的一种存储器中，存储器包括如上所述的半导体结构。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体结构的制造方法，其特征在于，包括：
提供衬底；
在所述衬底上形成包括交替层叠的牺牲层及支撑层的叠层结构；
在所述叠层结构内形成电容孔；
在所述电容孔的侧壁及底部形成第一电极层；
在所述第一电极层的内表面形成第一介质层；
在所述叠层结构上形成开口，所述开口暴露出所述牺牲层，并利用所述开口去除所述牺牲层；
在所述第一介质层的内表面及所述第一电极层的外表面形成第二介质层；
在所述第二介质层的内表面和外表面形成第二电极层；所述第一电极层和所述第二介质层的内表面上的所述第二电极层之间的漏电流与所述第一电极层和所述第二介质层的外表面上的所述第二电极层之间的漏电流相同。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，同一刻蚀制程中，所述牺牲层的刻蚀速率大于所述支撑层的刻蚀速率。
3.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述第一介质层包括氧化铌层、氧化钌层、氧化锆层、氧化铝层、氧化铪层或氧化硅层中的任一种或其任意组合。
4.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述第一介质层的厚度范围为2Å~10Å，所述第二介质层的厚度范围为40Å~70Å。
5.根据权利要求2所述的半导体结构的制造方法，其特征在于，位于所述第一介质层的内表面的所述第二介质层的厚度小于位于所述第一电极层的外表面的所述第二介质层的厚度。
6.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述支撑层包括第一支撑层和第二支撑层；所述牺牲层包括第一牺牲层和第二牺牲层；所述第一牺牲层、所述第一支撑层、所述第二牺牲层和所述第二支撑层依次形成于所述衬底上；
在所述叠层结构上形成开口，所述开口暴露出所述牺牲层，并利用所述开口去除所述牺牲层包括：
在所述叠层结构的上表面形成图形化掩膜层，所述图形化掩膜层具有多个开口图形，所述开口图形定义出所述开口的形状及位置；
基于所述图形化掩膜层刻蚀所述第二支撑层，以于所述第二支撑层内形成第一开口，所述第一开口暴露出位于所述第二支撑层与所述第一支撑层之间的所述第二牺牲层；
基于所述第一开口去除位于所述第二支撑层与所述第一支撑层之间的所述第二牺牲层；
基于所述第一开口于所述第一支撑层上形成第二开口，所述第二开口暴露出位于所述第一支撑层与所述衬底之间的所述第一牺牲层；
去除位于所述第一支撑层与所述衬底之间的所述第一牺牲层。
7.根据权利要求6所述的半导体结构的制造方法，其特征在于，所述开口图形暴露出部分所述第一电极层和所述第一介质层。
8.一种半导体结构，其特征在于，采用权利要求1-7任一项所述的方法制备而成，所述半导体结构包括：
衬底；
第一电极层，位于所述衬底上；
第一介质层，覆盖所述第一电极层的内表面；
第二介质层，覆盖所述第一介质层的内表面及所述第一电极层的外表面；
第二电极层，覆盖所述第二介质层的内表面和外表面。
9.根据权利要求8所述的半导体结构，其特征在于，所述第一电极层和所述第二介质层的内表面上的所述第二电极层之间的漏电流与所述第一电极层和所述第二介质层的外表面上的所述第二电极层之间的漏电流相同。
10.根据权利要求9所述的半导体结构，其特征在于，所述第一介质层包括氧化铌层、氧化钌层、氧化锆层、氧化铝层、氧化铪层或氧化硅层中的任一种或其任意组合。
11.根据权利要求9所述的半导体结构，其特征在于，所述第一介质层的厚度范围为2Å~10Å，所述第二介质层的厚度范围为40Å~70Å。
12.根据权利要求9所述的半导体结构，其特征在于，所述第一介质层的内表面的所述第二介质层的厚度小于位于所述第一电极层外表面的所述第二介质层的厚度。
13.根据权利要求9所述的半导体结构，其特征在于，还包括：
支撑层，位于衬底上，所述支撑层包括间隔排布的第一支撑层和第二支撑层；
开口，位于所述第一电极层和所述第一介质层的顶部。
14.根据权利要求13所述的半导体结构，其特征在于，所述开口的底部低于所述第二支撑层的底部。
15.一种存储器，其特征在于，所述存储器包括如权利要求8至14中任一项所述的半导体结构。
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