CN108538822A - 半导体电容装置及其制作方法 - Google Patents

Abstract

本发明提供一种半导体电容装置及其制作方法，该制作方法采用包含第一牺牲层、第一支撑层、第二牺牲层、第二支撑层、第三牺牲层及第三支撑层的三层牺牲层及三层支撑层的叠层结构，以提高电容高度，通过将第一牺牲层及第二牺牲层分两次沉积形成下层及上层，且每一牺牲层中上层的硼比例较下层的硼比例低，使得上层的硬度较下层高，以提高蚀刻电容孔时叠层结构的结构强度。采用化学机械研磨工艺去除阻挡层的过程中，阻挡层的去除速率大于第一导电层的去除速率，使得第一导电层具有凸出于第三支撑层的凸出部，可进一步提高双面电容的下电极的面积，从而提高整体电容值。

Description

半导体电容装置及其制作方法

技术领域

本发明属于半导体器件设计及制造领域，特别是涉及一种半导体电容装置及其制作方法。

背景技术

电容器作为集成电路中的必要元件之一，在电路中具有电压调整、滤波等功能，因而被广泛用于集成电路中，例如，电容器是动态随机存储器(DRAM)、静态随机存储器(SRAM)和一些微处理器的必要元件。

动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器10和晶体管11；晶体管11的栅极与字线13相连、晶体管11的漏极/源极与位线12相连、晶体管11的源极/漏极与电容器10相连；字线13上的电压信号能够控制晶体管11的打开或关闭，进而通过位线12读取存储在电容器10中的数据信息，或者通过位线12将数据信息写入到电容器10中进行存储，如图1所示。

随着半导体器件尺寸微缩，电容器在衬底上的横向面积逐渐减小。垂直电容器是在衬底中形成深槽，利用深槽的侧壁提供电容器的主要极板面积，以此减少电容器在芯片表面所占用的横向面积，同时仍然可以获得较大的电容。

现有的电容器通常采用两层牺牲层及两层支撑层实现，这种电容器的制作工艺如图2～图5所示，包括以下步骤：

1)提供一基底201，所述基底201上具有电容触点202，如图2所示；

2)于所述基底201上形成刻蚀停止层203，于所述刻蚀停止层203上依次形成第一牺牲层204、第一支撑层205、第二牺牲层206、第二支撑层207以及阻挡层208，如图2所示；

3)刻蚀出电容孔209，如图2所示；

4)去除所述阻挡层208，然后于所述电容孔209底部及侧壁沉积电容下电极210，如图3所示；

5)采用干法刻蚀及湿法腐蚀工艺依次打开支撑层207、204的腐蚀窗口并将牺牲层206、204去除，如图4所示；

6)于所述电容下电极210的内表面及外表面形成电容介质211，然后形成电容上电极212，最后沉积介质层213，以完成电容器的制作。

然而，提高电容器极板高度虽然可以大大地提高电容器的电容，但是，较高的电容器高度存在较高的机械强度要求，具有较大高度的电容器容易面临倒塌的风险。

基于以上所述，提供一种可以有效提高电容器高度，并能避免电容器倒塌的半导体电容装置及其制作方法实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体电容装置及其制作方法，用于解决现有技术中具有较大高度的电容器容易面临倒塌风险的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体电容装置的制作方法，所述制作方法包括步骤：1)提供一基底，所述基底具有多个电容触点，于所述基底上形成刻蚀停止层；2)形成叠层结构于所述刻蚀停止层上，所述叠层结构包括依次往上层叠的第一牺牲层、第一支撑层、第二牺牲层、第二支撑层、第三牺牲层以及第三支撑层，其中，所述第一牺牲层包括第一子牺牲层及紧贴在所述第一子牺牲层上的第二子牺牲层，所述第二子牺牲层的硬度大于所述第一子牺牲层的硬度；3)形成阻挡层于所述第三支撑层上；4)刻蚀出电容孔于所述阻挡层及所述层叠结构中，所述电容孔的底部显露所述电容触点，所述阻挡层提供刻蚀所述电容孔时的掩膜遮蔽功能；5)形成第一导电层于所述电容孔的底部及侧壁以及所述阻挡层的表面；6)采用化学机械研磨工艺去除位于所述阻挡层上的所述第一导电层以及所述阻挡层；7)刻蚀出第一开口于所述第三支撑层中，以显露所述第三牺牲层，采用湿法腐蚀工艺去除所述第三牺牲层，以显露所述第二支撑层；8)刻蚀出第二开口于所述第二支撑层中，以显露所述第三牺牲层，并采用湿法腐蚀工艺去除所述第二牺牲层，以显露所述第一支撑层；9)刻蚀出第三开口于所述第一支撑层中，以显露所述第一牺牲层，并采用湿法腐蚀工艺去除所述第一牺牲层；10)形成电容介质层于所述第一导电层的内表面及外表面，于所述电容介质层上形成第二导电层，以形成包含所述第一导电层、所述电容介质层及所述第二导电层的双面电容器。

优选地，所述第一子牺牲层的材质包含第一硼磷硅玻璃，所述第二子牺牲层的材质包含第二硼磷硅玻璃，其中，所述第二硼磷硅玻璃中硼的质量比小于所述第一硼磷硅玻璃中硼的质量比，以使得所述第二子牺牲层的硬度大于所述第一子牺牲层的硬度，以提高所述第一牺牲层在所述电容孔的刻蚀过程中的结构强度。

进一步地，所述第一硼磷硅玻璃中，硼的质量比介于3％～8％之间，磷的质量比介于3％～10％之间；所述第二硼磷硅玻璃中，硼的质量比介于2.5％～7％之间，磷的质量比介于3％～10％之间。

优选地，所述第一子牺牲层的厚度范围介于100纳米～400纳米之间，所述第二子牺牲层的厚度范围介于250纳米～800纳米之间。

优选地，所述第二牺牲层包括第三子牺牲层及紧贴在所述第三子牺牲层上的第四子牺牲层，所述第四子牺牲层的硬度大于所述第三子牺牲层的硬度。

优选地，所述第三子牺牲层的材质包含第三硼磷硅玻璃，所述第四子牺牲层的材质包含第四硼磷硅玻璃或磷硅玻璃，其中，所述第四硼磷硅玻璃或磷硅玻璃中硼的质量比小于所述第三硼磷硅玻璃中硼的质量比，以使得所述第四子牺牲层的硬度大于所述第三子牺牲层的硬度，以提高所述第二牺牲层在所述电容孔的刻蚀过程中的结构强度。

进一步地，所述第三硼磷硅玻璃中，硼的质量比介于0.1％～5％之间，磷的质量比介于3％～10％之间；所述第四硼磷硅玻璃或磷硅玻璃中，硼的质量比不大于1％，磷的质量比介于2％～10％之间。

优选地，所述第三子牺牲层的厚度范围介于100纳米～450纳米之间，所述第四子牺牲层的厚度范围介于150纳米～800纳米之间。

优选地，所述第三支撑层的厚度大于所述第一支撑层的厚度，且所述第三支撑层的厚度大于所述第二支撑层的厚度，以保证在以所述第三支撑层为掩膜，刻蚀出所述第二开口及第三开口后，所述第三支撑层保留有足够的支撑厚度。

进一步地，所述第一支撑层的厚度范围介于10纳米～100纳米之间，所述第二支撑层的厚度范围介于10纳米～100纳米之间，所述第三支撑层的厚度范围介于50纳米～500纳米之间。

优选地，所述第一支撑层、所述第二支撑层及所述第三支撑层的材质包含氮化硅。

优选地，所述第三层牺牲层的材质包含二氧化硅，其厚度范围介于200纳米～800纳米之间。

优选地，所述阻挡层的厚度范围介于300纳米～5000纳米之间，以提供刻蚀所述电容孔时的遮蔽功能，所述阻挡层的材质包含多晶硅。

优选地，所述刻蚀停止层的材质包括氮化硅，所述刻蚀停止层的厚度范围介于5纳米～60纳米之间。

优选地，所述第一导电层的材质包括金属氮化物及金属硅化物中的一种；所述电容介质层的材质包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种；所述第二导电层的材质包括金属氮化物及金属硅化物中的一种。

优选地，还包括步骤11)，沉积保护介质层于所述双面电容器上，以提供所述双面电容器的稳定支撑。

优选地，步骤6)的所述化学机械研磨工艺中，所述阻挡层的去除速率大于所述第一导电层的去除速率，使得所述第一导电层具有凸出于所述第三支撑层的凸出部，步骤10)完成后，所述凸出部的顶缘被所述电容介质层及所述第二导电层包覆，以使所述双面电容器的电极高度大于由所述第一支撑层、所述第二支撑层和所述第三支撑层所构成的支撑高度。

进一步地，所述第一导电层的所述凸出部的高度范围介于1纳米～5纳米之间。

本发明还提供一种半导体电容装置，包括：基底，所述基底具有多个电容触点；双面电容器，包括：连接于所述电容触点的第一导电层，覆盖于所述第一导电层的内表面及外表面的电容介质层，以及覆盖于所述电容介质层外表面的第二导电层；第一支撑层，连接于所述第一导电层的下部侧壁，位于所述基底之上并与所述基底具有第一间距，所述第一支撑层具有第一开口；第二支撑层，连接于所述第一导电层的中部侧壁，位于所述第一支撑层之上并与所述第一支撑层具有第二间距，所述第二支撑层具有第二开口；以及第三支撑层，连接于所述第一导电层的顶部侧壁，位于所述第二支撑层之上并与所述第二支撑层具有第三间距，所述第三支撑层具有第三开口，所述第三支撑层的厚度大于所述第一支撑层的厚度，且所述第三支撑层的厚度大于所述第二支撑层的厚度，以稳定支撑所述双面电容器；

其中，所述第一导电层具有凸出于所述第三支撑层的凸出部，且所述凸出部的顶缘被所述电容介质层及所述第二导电层包覆，以使所述双面电容器的电极高度大于由所述第一支撑层、所述第二支撑层和所述第三支撑层所构成的支撑高度。

优选地，所述第一导电层的所述凸出部的高度范围介于1纳米～5纳米之间。

优选地，所述第一支撑层的厚度范围介于10纳米～100纳米之间，所述第二支撑层的厚度范围介于10纳米～100纳米之间，所述第三支撑层的厚度范围介于50纳米～500纳米之间。

优选地，所述基底表面还覆盖有刻蚀停止层，所述刻蚀停止层的厚度范围介于10纳米～60纳米之间，所述刻蚀停止层的材质包括氮化硅。

优选地，所述第一间距的范围350纳米～1200纳米之间，所述第二间距的范围介于250纳米～1250纳米之间，所述第三间距的范围介于200纳米～800纳米之间。

优选地，所述第一支撑层、所述第二支撑层及所述第三支撑层的材质包含氮化硅。

优选地，所述第一导电层的材质包括金属氮化物及金属硅化物中的一种；所述电容介质层的材质包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种；所述第二导电层的材质包括金属氮化物及金属硅化物中的一种。

优选地，所述双面电容器上还覆盖有保护介质层，以提供所述双面电容器的稳定支撑。

如上所述，本发明的半导体电容装置及其制作方法，具有以下有益效果：

1)本发明采用三层牺牲层及三层支撑层的叠层结构以提高电容孔的高度，从而提高垂直电容器的高度以增加电极板表面积，可在相同的单位面积内获得更高的电容值。

2)本发明的第一牺牲层及第二牺牲层分两次沉积形成下层及上层，且每一牺牲层中上层的硼比例较下层的硼比例低，使得上层的硬度较下层高，提高蚀刻电容孔时叠层结构的结构强度。

3)本发明采用化学机械研磨工艺去除阻挡层的过程中，阻挡层的去除速率大于第一导电层的去除速率，使得第一导电层具有凸出于第三支撑层的凸出部，可进一步提高双面电容的下电极的面积，从而提高整体电容值。

4)本发明的最上层支撑层的厚度较大，可有效降低具有较大高度的电容倒塌的风险。

5)本发明工艺简单，与现有的电容器制作工艺具有较高的兼容性，在半导体存储器件制造领域具有广泛的应用前景。

附图说明

图1显示为动态随机存储器的结构示意图。

图2～图5显示为现有的两层牺牲层及两层支撑层实现的电容装置的制作方法各步骤所呈现的结构。

图6～图21显示为本发明的半导体电容装置的制作方法各步骤所呈现的结构示意图。

元件标号说明

201 基底

202 电容触点

203 刻蚀停止层

204 第一牺牲层

205 第一支撑层

206 第二牺牲层

207 第二支撑层

208 阻挡层

209 电容孔

210 电容下电极

211 电容介质

212 电容上电极

213 介质层

101 基底

102 电容触点

103 刻蚀停止层

104 第一牺牲层

1041 第一子牺牲层

1042 第二子牺牲层

105 第一支撑层

106 第二牺牲层

1061 第三子牺牲层

1062 第四子牺牲层

107 第二支撑层

108 第三牺牲层

109 第三支撑层

110 阻挡层

111 电容孔

112 第一导电层

113 凸出部

114 第一开口

115 第二开口

116 第三开口

117 电容介质层

118 第二导电层

119 保护介质层

D1 第一子牺牲层的厚度

D2 第二子牺牲层的厚度

D3 第三子牺牲层的厚度

D4 第四子牺牲层的厚度

D5 第三牺牲层的厚度

D6 第一支撑层的厚度

D7 第二支撑层的厚度

D8 第三支撑层的厚度

D9 阻挡层的厚度

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图6～图21。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图6～图21所示，本实施例提供一种半导体电容装置的制作方法，所述制作方法包括步骤：

如图6～图7所示，首先进行步骤1)，提供一基底101，所述基底101具有包含多个电容触点102，于所述基底101上形成刻蚀停止层103。

所述基底101包括硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，在本实施例中，所述基底101可以为硅衬底。例如，若将所述电容装置应用于动态随机存储器，则所述基底101还可以包括在内存数组中的晶体管字符线(Word line)及位线(Bitline)，所述电容触点102电性连接所述晶体管字符线(Word line)源极。所述电容触点102可以呈六方阵列排布，与后续制作的双面电容器的排布相对应。

采用化学气相沉积法(CVD)等工艺于所述基底101上形成刻蚀停止层103，以提供蚀刻终止或其他功能，所述刻蚀停止层103的材质可以为氮化硅，所述刻蚀停止层103的厚度范围可以介于5纳米～60纳米之间。

如图8所示，然后进行步骤2)，形成叠层结构于所述刻蚀停止层103上，所述叠层结构包括依次层叠的第一牺牲层104、第一支撑层105、第二牺牲层106、第二支撑层107、第三牺牲层108以及第三支撑层109。

具体地，可以采用等离子体增强化学气相沉积(PECVD)等工艺，于所述刻蚀停止层103上形成第一牺牲层104，包括：于所述刻蚀停止层103上形成第一子牺牲层1041，所述第一子牺牲层1041的厚度D1范围介于100纳米～400纳米之间，然后于所述第一子牺牲层1041上形成第二子牺牲层1042，所述第二子牺牲层1042的厚度D2范围介于250纳米～800纳米之间，所述第一子牺牲层1041的材质包含第一硼磷硅玻璃，所述第二子牺牲层1042的材质包含第二硼磷硅玻璃，其中，所述第二硼磷硅玻璃中硼的质量比小于所述第一硼磷硅玻璃中硼的质量比，以使得所述第二子牺牲层1042的硬度大于所述第一子牺牲层1041的硬度，以提高所述第一牺牲层104在所述电容孔111的刻蚀过程中的结构强度，本发明可以使所述叠层结构的中段下半部具有较硬结构，以提供蚀刻电容孔时中段下半部结构维持的作用。优选地，所述第一硼磷硅玻璃中，硼的质量比介于3％～8％之间，磷的质量比介于3％～10％之间；所述第二硼磷硅玻璃中，硼的质量比介于2.5％～7％之间，磷的质量比介于3％～10％之间。

然后，可以采用等离子体增强化学气相沉积(PECVD)等工艺于所述第一牺牲层104上形成第一支撑层105，所述第一支撑层105的厚度D6范围介于10纳米～100纳米之间，所述第一支撑层105的材质包含氮化硅。

接着，可以采用等离子体增强化学气相沉积(PECVD)等工艺于所述第一支撑层105上形成第二牺牲层106，包括，于所述第一支撑层105上形成第三子牺牲层1061，所述第三子牺牲层1061的厚度D3范围介于100纳米～450纳米之间然后于所述第三子牺牲层1061上形成第四子牺牲层1062，所述第四子牺牲层1062的厚度D4范围介于150纳米～800纳米之间，所述第三子牺牲层1061的材质包含第三硼磷硅玻璃，所述第四子牺牲层1062的材质包含第四硼磷硅玻璃或磷硅玻璃，其中，所述第四硼磷硅玻璃或磷硅玻璃中硼的质量比小于所述第三硼磷硅玻璃中硼的质量比，以使得所述第四子牺牲层1062的硬度大于所述第三子牺牲层1061的硬度，以提高所述第二牺牲层106在所述电容孔111的刻蚀过程中的结构强度。优选地，所述第三硼磷硅玻璃中，硼的质量比介于0.1％～5％之间，磷的质量比介于3％～10％之间；所述第四硼磷硅玻璃或磷硅玻璃中，硼的质量比不大于1％，磷的质量比介于2％～10％之间。

然后，可以采用等离子体增强化学气相沉积(PECVD)等工艺于所述第二牺牲层106上形成第二支撑层107，所述第二支撑层107的厚度D7范围介于10纳米～100纳米之间，所述第二支撑层107的材质可以为氮化硅。

接着，可以采用等离子体增强化学气相沉积(PECVD)等工艺于所述第二支撑层107上形成第三牺牲层108，所述第三层牺牲层的材质可以为二氧化硅，其厚度D5范围介于200纳米～800纳米之间。

最后，可以采用等离子体增强化学气相沉积(PECVD)等工艺于所述第三牺牲层108上形成第三支撑层109，所述第三支撑层109的厚度D8范围介于50纳米～500纳米之间，所述第三支撑层109的材质可以为氮化硅。

基于以上工艺，本实施例采用的所述第三支撑层109的厚度D8大于所述第一支撑层105的厚度D6，且所述第三支撑层109的厚度D8大于所述第二支撑层107的厚度D7，以保证在以所述第三支撑层109为掩膜，刻蚀出后续的开口115及开口116后，所述第三支撑层109扔保留有足够的支撑厚度。

如图9所示，接着进行步骤3)，形成阻挡层110于所述第三支撑层109上。

所述阻挡层110的厚度D9范围介于300纳米～5000纳米之间，以提供刻蚀所述电容孔111时的遮蔽功能，所述阻挡层110的材质包含多晶硅。

如图10所示，然后进行步骤4)，刻蚀出电容孔111于所述阻挡层110及所述叠层结构中，所述电容孔111的底部显露所述电容触点102，所述阻挡层110提供刻蚀所述电容孔111时的遮蔽功能。

例如，可以采用光刻工艺及等离子体干法刻蚀工艺或其它深孔刻蚀工艺于所述阻挡层110及所述叠层结构中刻蚀出电容孔111，所述电容孔111的表面形状概呈圆形。

如图11所示，接着进行步骤5)，形成第一导电层112于所述电容孔111的底部及侧壁以及所述阻挡层110的表面。

例如，可以采用化学气相沉积法于所述电容孔111的底部及侧壁以及所述阻挡层110的形成第一导电层112，所述第一导电层112同时会覆盖于所述阻挡层110表面。所述第一导电层112及的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，在本实施例中，所述第一导电层112的材料可以为氮化钛(TiN)。

如图12所示，接着进行步骤6)，采用化学机械研磨工艺去除位于所述阻挡层110上的所述第一导电层112以及所述阻挡层110。

优选地，在所述化学机械研磨工艺中，所述阻挡层110的去除速率大于所述第一导电层112的去除速率，使得所述第一导电层112具有凸出于所述第三支撑层109的凸出部113，所述第一导电层112的所述凸出部113的高度范围介于1纳米～5纳米之间，所述凸出部113可增加所述第一导电层112的表面积，并提高最终形成的双面电容器的电容值。

如图13及图14所示，接着进行步骤7)，刻蚀出开口114于所述第三支撑层109中，以显露所述第三牺牲层108，采用湿法腐蚀工艺去除所述第三牺牲层108，以显露所述第二支撑层107。

首先，可以先于所述第三支撑层109上形成掩膜图形，所述掩膜图形可以包括硬掩膜层、抗反射层以及光刻胶图形等。

然后，基于所述掩模图形刻蚀出开口114于所述第三支撑层109中，以显露所述第三牺牲层108，然后去除所述掩膜图形。

最后，基于所述第三牺牲层108与所述第三支撑层109的腐蚀选择比，采用湿法腐蚀工艺去除所述第三牺牲层108，以显露所述第二支撑层107。

如图15及图16所示，接着进行步骤8)，刻蚀出开口115于所述第二支撑层107中，以显露所述第三牺牲层108，并采用湿法腐蚀工艺去除所述第二牺牲层106，以显露所述第一支撑层105。

如图17及图18所示，接着进行步骤9)，刻蚀出开口116于所述第一支撑层105中，以显露所述第一牺牲层104，并采用湿法腐蚀工艺去除所述第一牺牲层104。

如图19～图20所示，接着进行步骤10)，形成电容介质层117于所述第一导电层112的内表面及外表面，于所述电容介质层117上形成第二导电层118，以形成包含所述第一导电层112、所述电容介质层117及所述第二导电层118的双面电容器。

例如，采用化学气相沉积等方法于所述第一导电层112的内表面及外表面形成电容介质层117，所述电容介质层117的材质包括氧化锆(ZrOx)、氧化铪(HfOx)、氧化钛锆(ZrTiOx)、氧化钌(RuOx)、氧化锑(SbOx)、氧化铝(AlOx)所组成群组中的一种或多种组成的叠层或多种组成的叠层。然后采用化学气相沉积等方法，于所述电容介质层117上形成第二导电层118，所述第二导电层118的材质包括金属氮化物及金属硅化物中的一种，在本实施例中，所述第二导电层118的材料可以为氮化钛(TiN)。

步骤10)完成后，所述凸出部113的顶缘被所述电容介质层117及所述第二导电层118包覆，以使所述双面电容器的电极高度大于由所述第一支撑层105、所述第二支撑层107和所述第三支撑层109所构成的支撑高度。

如图21所示，最后进行步骤11)，沉积保护介质层119于所述双面电容器上，以提供所述双面电容器的稳定支撑。

本发明采用三层牺牲层及三层支撑层的叠层结构以提高电容孔111的高度，从而提高垂直电容器的高度以增加电极板表面积，可在相同的单位面积内获得更高的电容值。本发明的第一牺牲层104及第二牺牲层106分两次沉积形成下层及上层，且每一牺牲层中上层的硼比例较下层的硼比例低，使得上层的硬度较下层高，提供蚀刻电容孔111时叠层结构的结构强度。本发明采用化学机械研磨工艺去除阻挡层110的过程中，阻挡层110的去除速率大于第一导电层112的去除速率，使得第一导电层112具有凸出于第三支撑层109的凸出部113，可进一步提高双面电容的下电极的面积，从而提高整体电容值。本发明的最上层支撑层的厚度较大，可有效降低具有较大高度的电容倒塌的风险。

如图21所示，本实施例还提供一种半导体电容装置，包括：基底101、双面电容器、第一支撑层105、第二支撑层107以及第三支撑层109。

如图21所示，所述基底101具有包含多个电容触点102，所述基底101包括硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，在本实施例中，所述基底101可以为硅衬底。例如，若将所述电容装置应用于动态随机存储器，则所述基底101还可以包括在内存数组中的晶体管字符线(Word line)及位线(Bitline)，所述电容触点102电性连接所述晶体管字符线(Wordline)源极。所述电容触点102可以呈六方阵列排布，与后续制作的双面电容器的排布相对应。

所述基底101上形成有刻蚀停止层103，所述刻蚀停止层103的材质可以为氮化硅，所述刻蚀停止层103的厚度范围可以介于5纳米～60纳米之间。

如图21所示，所述双面电容器包括连接于所述电容触点102的第一导电层112，覆盖于所述第一导电层112的内表面及外表面的电容介质层117，以及覆盖于所述电容介质层117外表面的第二导电层118。

所述第一导电层112的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，在本实施例中，所述第一导电层112的材料可以为氮化钛(TiN)。

所述电容介质层117的材质可以选用为高K介质，包括氧化锆(ZrOx)、氧化铪(HfOx)、氧化钛锆(ZrTiOx)、氧化钌(RuOx)、氧化锑(SbOx)、氧化铝(AlOx)所组成群组中的一种或多种组成的叠层。在本实施例中，所述电容介质层117的材质可以选用为氧化锆。

所述第二导电层118的材质包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，在本实施例中，所述第二导电层118的材料可以为氮化钛(TiN)。

如图21所示，所述双面电容器上还覆盖有保护介质层119，所述保护介质层119的材料可以为二氧化硅等，以提供所述双面电容器的稳定支撑。

如图21所示，所述第一支撑层105连接于所述第一导电层112的下部侧壁，位于所述基底101之上并与所述基底101具有第一间距，所述第一支撑层105具有开口116。

所述第一支撑层105的材质可以为氮化硅，所述第一支撑层105的厚度D6范围可以介于10纳米～100纳米之间，以便为所述双面电容器提供较为稳定的支撑。

如图21所示，所述第二支撑层107连接于所述第一导电层112的中部侧壁，位于所述第一支撑层105之上并与所述第一支撑层105具有第二间距，所述第二支撑层107具有开口115。

所述第二支撑层107的材质可以为氮化硅，所述第二支撑层107的厚度D7范围可以介于10纳米～100纳米之间，以便为所述双面电容器提供较为稳定的支撑。

如图21所示，所述第三支撑层109连接于所述第一导电层112的顶部侧壁，位于所述第二支撑层107之上并与所述第二支撑层107具有第三间距，所述第三支撑层109具有开口114。

所述第三支撑层109的材质可以为氮化硅，所述第三支撑层109的厚度D8范围介于50纳米～500纳米之间，该厚度设计可以保证所述双面电容器支撑的稳定性，避免双面电容器倒塌。

作为示例，所述第一间距的范围350纳米～1200纳米之间，所述第二间距的范围介于250纳米～1250纳米之间，所述第三间距的范围介于200纳米～800纳米之间，上述间距配合各支撑层的厚度设计，既能降低所述电容器倒塌风险，又能获得高度较大的双面电容器，提高双面电容器单位横向面积的电容值。

如图21所示，所述第一导电层112具有凸出于所述第三支撑层109的凸出部113，且所述凸出部113的顶缘被所述电容介质层117及所述第二导电层118包覆，以使所述双面电容器的电极高度大于由所述第一支撑层105、所述第二支撑层107和所述第三支撑层109所构成的支撑高度。在本实施例中，所述第一导电层112的所述凸出部113的高度范围可以介于1纳米～5纳米之间。

如上所述，本发明的半导体电容装置及其制作方法，具有以下有益效果：

1)本发明采用三层牺牲层及三层支撑层的叠层结构以提高电容孔111的高度，从而提高垂直电容器的高度以增加电极板表面积，可在相同的单位面积内获得更高的电容值。

2)本发明的第一牺牲层104及第二牺牲层106分两次沉积形成下层及上层，且每一牺牲层中上层的硼比例较下层的硼比例低，使得上层的硬度较下层高，提供蚀刻电容孔111时叠层结构的结构强度。

3)本发明采用化学机械研磨工艺去除阻挡层110的过程中，阻挡层110的去除速率大于第一导电层112的去除速率，使得第一导电层112具有凸出于第三支撑层109的凸出部113，可进一步提高双面电容的下电极的面积，从而提高整体电容值。

4)本发明的最上层支撑层的厚度较大，可有效降低具有较大高度的电容倒塌的风险。

5)本发明工艺简单，与现有的电容器制作工艺具有较高的兼容性，在半导体存储器件制造领域具有广泛的应用前景。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (24)

1.一种半导体电容装置的制作方法，其特征在于，所述制作方法包括步骤：

1)提供一基底，所述基底具有多个电容触点，于所述基底上形成刻蚀停止层；

2)形成叠层结构于所述刻蚀停止层上，所述叠层结构包括依次往上层叠的第一牺牲层、第一支撑层、第二牺牲层、第二支撑层、第三牺牲层以及第三支撑层，其中，所述第一牺牲层包括的第一子牺牲层及紧贴在所述第一子牺牲层上的第二子牺牲层，所述第二子牺牲层的硬度大于所述第一子牺牲层的硬度；

3)形成阻挡层于所述第三支撑层上；

4)刻蚀出电容孔于所述阻挡层及所述层叠结构中，所述电容孔的底部显露所述电容触点，所述阻挡层提供刻蚀所述电容孔时的掩膜遮蔽功能；

5)形成第一导电层于所述电容孔的底部及侧壁以及所述阻挡层的表面；

6)采用化学机械研磨工艺去除位于所述阻挡层上的所述第一导电层以及所述阻挡层；

7)刻蚀出第一开口于所述第三支撑层中，以显露所述第三牺牲层，并采用湿法腐蚀工艺去除所述第三牺牲层，以显露所述第二支撑层；

8)刻蚀出第二开口于所述第二支撑层中，以显露所述第三牺牲层，并采用湿法腐蚀工艺去除所述第二牺牲层，以显露所述第一支撑层；

9)刻蚀出第三开口于所述第一支撑层中，以显露所述第一牺牲层，并采用湿法腐蚀工艺去除所述第一牺牲层；

10)形成电容介质层于所述第一导电层的内表面及外表面，于所述电容介质层上形成第二导电层，以形成包含所述第一导电层、所述电容介质层及所述第二导电层的双面电容器。

2.根据权利要求1所述的半导体电容装置的制作方法，其特征在于：所述第一子牺牲层的材质包含第一硼磷硅玻璃，所述第二子牺牲层的材质包含第二硼磷硅玻璃，其中，所述第二硼磷硅玻璃中硼的质量比小于所述第一硼磷硅玻璃中硼的质量比，以使得所述第二子牺牲层的硬度大于所述第一子牺牲层的硬度，以提高所述第一牺牲层在所述电容孔的刻蚀过程中的结构强度。

3.根据权利要求2所述的半导体电容装置的制作方法，其特征在于：所述第一硼磷硅玻璃中，硼的质量比介于3％～8％之间，磷的质量比介于3％～10％之间；所述第二硼磷硅玻璃中，硼的质量比介于2.5％～7％之间，磷的质量比介于3％～10％之间。

4.根据权利要求1所述的半导体电容装置的制作方法，其特征在于：所述第一子牺牲层的厚度范围介于100纳米～400纳米之间，所述第二子牺牲层的厚度范围介于250纳米～800纳米之间。

5.根据权利要求1所述的半导体电容装置的制作方法，其特征在于：所述第二牺牲层包括第三子牺牲层及紧贴在所述第三子牺牲层上的第四子牺牲层，所述第四子牺牲层的硬度大于所述第三子牺牲层的硬度。

6.根据权利要求5所述的半导体电容装置的制作方法，其特征在于：所述第三子牺牲层的材质包含第三硼磷硅玻璃，所述第四子牺牲层的材质包含第四硼磷硅玻璃或磷硅玻璃，其中，所述第四硼磷硅玻璃或磷硅玻璃中硼的质量比小于所述第三硼磷硅玻璃中硼的质量比，以使得所述第四子牺牲层的硬度大于所述第三子牺牲层的硬度，以提高所述第二牺牲层在所述电容孔的刻蚀过程中的结构强度。

7.根据权利要求6所述的半导体电容装置的制作方法，其特征在于：所述第三硼磷硅玻璃中，硼的质量比介于0.1％～5％之间，磷的质量比介于3％～10％之间；所述第四硼磷硅玻璃或磷硅玻璃中，硼的质量比不大于1％，磷的质量比介于2％～10％之间。

8.根据权利要求1所述的半导体电容装置的制作方法，其特征在于：所述第三子牺牲层的厚度范围介于100纳米～450纳米之间，所述第四子牺牲层的厚度范围介于150纳米～800纳米之间。

9.根据权利要求1所述的半导体电容装置的制作方法，其特征在于：所述第三支撑层的厚度大于所述第一支撑层的厚度，且所述第三支撑层的厚度大于所述第二支撑层的厚度，以保证在以所述第三支撑层为掩膜，刻蚀出所述第二开口及第三开口后，所述第三支撑层保留有足够的支撑厚度。

10.根据权利要求9所述的半导体电容装置的制作方法，其特征在于：所述第一支撑层的厚度范围介于10纳米～100纳米之间，所述第二支撑层的厚度范围介于10纳米～100纳米之间，所述第三支撑层的厚度范围介于50纳米～500纳米之间。

11.根据权利要求1所述的半导体电容装置的制作方法，其特征在于：所述第一支撑层、所述第二支撑层及所述第三支撑层的材质包含氮化硅，所述第三层牺牲层的材质包含二氧化硅，其厚度范围介于200纳米～800纳米之间，所述刻蚀停止层的材质包括氮化硅，所述刻蚀停止层的厚度范围介于5纳米～60纳米之间。

12.根据权利要求1所述的半导体电容装置的制作方法，其特征在于：所述阻挡层的厚度范围介于300纳米～5000纳米之间，以提供刻蚀所述电容孔时的遮蔽功能，所述阻挡层的材质包含多晶硅。

13.根据权利要求1所述的半导体电容装置的制作方法，其特征在于：所述第一导电层的材质包括金属氮化物及金属硅化物中的一种；所述电容介质层的材质包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种；所述第二导电层的材质包括金属氮化物及金属硅化物中的一种。

14.根据权利要求1所述的半导体电容装置的制作方法，其特征在于：还包括步骤11)，沉积保护介质层于所述双面电容器上，以提供所述双面电容器的稳定支撑。

15.根据权利要求1～14任一项所述的半导体电容装置的制作方法，其特征在于：步骤6)的所述化学机械研磨工艺中，所述阻挡层的去除速率大于所述第一导电层的去除速率，使得所述第一导电层具有凸出于所述第三支撑层的凸出部，步骤10)完成后，所述凸出部的顶缘被所述电容介质层及所述第二导电层包覆，以使所述双面电容器的电极高度大于由所述第一支撑层、所述第二支撑层和所述第三支撑层所构成的支撑高度。

16.根据权利要求15所述的半导体电容装置的制作方法，其特征在于：所述第一导电层的所述凸出部的高度范围介于1纳米～5纳米之间。

17.一种半导体电容装置，其特征在于，包括：

基底，所述基底具有多个电容触点；

双面电容器，包括：连接于所述电容触点的第一导电层，覆盖于所述第一导电层的内表面及外表面的电容介质层，以及覆盖于所述电容介质层外表面的第二导电层；

第一支撑层，连接于所述第一导电层的下部侧壁，位于所述基底之上并与所述基底具有第一间距，所述第一支撑层具有第一开口；

第二支撑层，连接于所述第一导电层的中部侧壁，位于所述第一支撑层之上并与所述第一支撑层具有第二间距，所述第二支撑层具有第二开口；以及

第三支撑层，连接于所述第一导电层的顶部侧壁，位于所述第二支撑层之上并与所述第二支撑层具有第三间距，所述第三支撑层具有第三开口，所述第三支撑层的厚度大于所述第一支撑层的厚度，且所述第三支撑层的厚度大于所述第二支撑层的厚度，以稳定支撑所述双面电容器；

其中，所述第一导电层具有凸出于所述第三支撑层的凸出部，且所述凸出部的顶缘被所述电容介质层及所述第二导电层包覆，以使所述双面电容器的电极高度大于由所述第一支撑层、所述第二支撑层和所述第三支撑层所构成的支撑高度。

18.根据权利要求17所述的半导体电容装置，其特征在于：所述第一导电层的所述凸出部的高度范围介于1纳米～5纳米之间。

19.根据权利要求17所述的半导体电容装置，其特征在于：所述第一支撑层的厚度范围介于10纳米～100纳米之间，所述第二支撑层的厚度范围介于10纳米～100纳米之间，所述第三支撑层的厚度范围介于50纳米～500纳米之间。

20.根据权利要求17所述的半导体电容装置，其特征在于：所述基底表面还覆盖有刻蚀停止层，所述刻蚀停止层的厚度范围介于10纳米～60纳米之间，所述刻蚀停止层的材质包括氮化硅。

21.根据权利要求17所述的半导体电容装置，其特征在于：所述第一间距的范围350纳米～1200纳米之间，所述第二间距的范围介于250纳米～1250纳米之间，所述第三间距的范围介于200纳米～800纳米之间。

22.根据权利要求17所述的半导体电容装置，其特征在于：所述第一支撑层、所述第二支撑层及所述第三支撑层的材质包含氮化硅。

23.根据权利要求17所述的半导体电容装置，其特征在于：所述第一导电层的材质包括金属氮化物及金属硅化物中的一种；所述电容介质层的材质包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种；所述第二导电层的材质包括金属氮化物及金属硅化物中的一种。

24.根据权利要求17所述的半导体电容装置，其特征在于：所述双面电容器上还覆盖有保护介质层，以提供所述双面电容器的稳定支撑。