CN208738232U - 一种电容器结构 - Google Patents
一种电容器结构 Download PDFInfo
- Publication number
- CN208738232U CN208738232U CN201821582826.3U CN201821582826U CN208738232U CN 208738232 U CN208738232 U CN 208738232U CN 201821582826 U CN201821582826 U CN 201821582826U CN 208738232 U CN208738232 U CN 208738232U
- Authority
- CN
- China
- Prior art keywords
- layer
- etching stopping
- lower electrode
- thickness
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn - After Issue
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 77
- 238000005530 etching Methods 0.000 claims abstract description 126
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 210000000452 mid-foot Anatomy 0.000 claims abstract description 16
- 230000000149 penetrating effect Effects 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims description 38
- -1 boron ion Chemical class 0.000 claims description 8
- 239000011521 glass Substances 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 239000010410 layer Substances 0.000 claims 32
- MXSJNBRAMXILSE-UHFFFAOYSA-N [Si].[P].[B] Chemical compound [Si].[P].[B] MXSJNBRAMXILSE-UHFFFAOYSA-N 0.000 claims 1
- 239000002344 surface layer Substances 0.000 claims 1
- 238000000034 method Methods 0.000 description 23
- 238000000151 deposition Methods 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000009467 reduction Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 102100022717 Atypical chemokine receptor 1 Human genes 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 101000678879 Homo sapiens Atypical chemokine receptor 1 Proteins 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 2
- 239000003575 carbonaceous material Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000001737 promoting effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
本实用新型提供一种电容器结构，包括：底部衬底，所述底部衬底具有贯通其上表面和下表面的接触孔；下电极层，位于所述底部衬底上，其中，所述下电极层的截面呈U型；蚀刻停止层，位于所述底部衬底的上表面，同时连接于所述下电极层的底部侧壁；中部支撑层，位于所述蚀刻停止层的上方，同时连接于所述下电极层的中部侧壁；顶部支撑层，位于所述中部支撑层的上方，同时连接于所述下电极层的顶部侧壁；其中，所述顶部支撑层由下至上依次包括第一支撑层、应力缓解部及第二支撑层，并且所述第一支撑层和所述第二支撑层将所述应力缓解部包覆在内。通过本实用新型解决了现有电容器结构中电容支撑层稳定性不高的问题。
Description
技术领域
本实用新型涉及半导体集成电路领域，特别是涉及一种电容器结构。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管；晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
随着动态随机存储器(DRAM)的器件尺寸越来越小，电容器的深宽比变得越来越大，使得蚀刻变得越来越困难，同时对电容支撑层的要求也越来越高；因此，如何提供一种具有更稳定电容支撑层的电容器结构是现有动态随机存储器(DRAM)迫切需要解决的问题。
实用新型内容
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种电容器结构，用于解决现有电容器结构中电容支撑层稳定性不高的问题。
为实现上述目的及其他相关目的，本实用新型提供了一种电容器结构，所述电容器结构包括：
底部衬底，所述底部衬底具有贯通其上表面和下表面的接触孔；
下电极层，位于所述底部衬底上，其中，所述下电极层的截面呈U型；
蚀刻停止层，位于所述底部衬底的上表面，同时连接于所述下电极层的底部侧壁；
中部支撑层，位于所述蚀刻停止层的上方，同时连接于所述下电极层的中部侧壁；
顶部支撑层，位于所述中部支撑层的上方，同时连接于所述下电极层的顶部侧壁；
其中，所述顶部支撑层由下至上依次包括第一支撑层、应力缓解部及第二支撑层，并且所述第一支撑层和所述第二支撑层将所述应力缓解部包覆在内。
可选地，所述电容器结构还包括：电介质层及上电极层；其中，所述电介质层至少形成于所述下电极层的表面，所述上电极层形成于所述电介质层的表面。
可选地，所述蚀刻停止层包括：形成于所述底部衬底上表面的第一蚀刻停止层，及形成于所述第一蚀刻停止层上表面的第二蚀刻停止层。
可选地，所述蚀刻停止层的厚度介于10nm～80nm之间；其中所述第一蚀刻停止层的厚度介于5nm～50nm之间，所述第二蚀刻停止层的厚度介于5nm～30nm之间。
可选地，U型下电极层的两侧壁的顶部与所述顶部支撑层的顶部齐平。
可选地，所述应力缓解部的材质选自硼磷硅玻璃，其中硼离子的重量百分比介于2wt％～4wt％之间，磷离子的重量百分比介于2wt％～5wt％之间。
可选地，所述顶部支撑层的厚度介于150nm～300nm之间；其中，所述第一支撑层的厚度介于50nm～150nm之间，所述应力缓解部的厚度介于20nm～100nm之间，所述第二支撑层的厚度介于50nm～150nm之间。
如上所述，本实用新型的电容器结构，具有以下有益效果：
本实用新型通过将所述顶部支撑层设计为第一支撑层/应力缓解部/第二支撑层的多层结构，并通过第一支撑层和第二支撑层将应力缓解部包覆在内，以实现提升顶部支撑层厚度的同时，利用应力缓解部来缓解第一支撑层和第二支撑层的内应力，使其内应力减少约50％至80％，以此增加顶部支撑层的支撑稳定性，降低顶部支撑层发生破裂的风险。
本实用新型在形成所述蚀刻停止层时，通过先沉积第一蚀刻停止层，之后对所述第一蚀刻停止层进行减薄处理后，再在其上形成第二蚀刻停止层，以弥补一次沉积形成所述蚀刻停止层时存在的缺陷；即本实用新型通过减薄处理及二次沉积解决了于底部衬底上一次沉积形成蚀刻停止层时，因与底部衬底材料不同而导致蚀刻停止层表面凹凸不平、致密性较差的问题，从而对本实用新型所述蚀刻停层的表面致密性进行优化，以减少电容底部之间发生短路的风险。
本实用新型在形成所述蚀刻开口时，通过仅对待蚀刻顶部支撑层及/或其上表面的下电极层进行刻蚀，保留所述待蚀刻顶部支撑层两侧的所述下电极层，以增大电容孔表面积，从而总体提升电容的容量。
附图说明
图1至图17显示为本实施例所述电容器结构制造方法中各步骤的结构示意图，其中，图16为图15的俯视图。
图18至图24显示为对比例所述电容器结构的制造方法中各步骤的结构示意图，其中，图24为图23的俯视图。
元件标号说明
101 底部衬底 102 接触孔
103 第一蚀刻停止层 104 第二蚀刻停止层
105 蚀刻停止层 106 第一牺牲层
107 第二牺牲层 108 下部牺牲层
109 中部支撑层 110 顶部牺牲层
111 第一支撑层 112 应力缓解层
113 第一图形掩膜 114 应力缓解部
115 第二支撑层 116 顶部支撑层
117 第二图形掩膜 118 初级电容孔
119 下电极层 120 掩膜牺牲层
121 第三图形掩膜 122 间隙
123 待蚀刻顶部支撑层 124 蚀刻开口
125 终极电容孔 126 电介质层
127 上电极层
201 底部衬底 202 接触孔
203 蚀刻停止层 204 第一牺牲层
205 第二牺牲层 206 下部牺牲层
207 中部支撑层 208 顶部牺牲层
209 顶部支撑层 210 第一图形掩膜
211 初级电容孔 212 下电极层
213 第二图形掩膜 214 蚀刻开口
215 终极电容孔
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
请参阅图1至图24。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例
如图1至图17所示，本实施例提供一种电容器结构的制造方法，所述制造方法包括：
S1：提供底部衬底101，并于所述底部衬底101的上表面由下至上依次形成蚀刻停止层105、下部牺牲层108、中部支撑层109、顶部牺牲层110、第一支撑层111及应力缓解层112；其中所述底部衬底101具有贯通其上表面和下表面的接触孔102；
S2：于所述应力缓解层112的上表面形成第一图形掩膜113，并基于所述第一图形掩膜113对所述应力缓解层112进行刻蚀，以形成暴露出所述第一支撑层111的应力缓解部114；
S3：于所述第一支撑层111的上表面及所述应力缓解部114的表面形成第二支撑层115，其中所述第一支撑层111和所述第二支撑层115将所述应力缓解部114包覆在内，以形成顶部支撑层116；
S4：于所述顶部支撑层116的上表面形成第二图形掩膜117，并基于所述第二图形掩膜117对所述顶部支撑层116进行刻蚀，以形成暴露出所述接触孔102的初级电容孔118；
S5：至少于所述初级电容孔118的内壁表面形成下电极层119；
S6：于S5所得结构的上表面形成第三图形掩膜121，并基于所述第三图形掩膜121至少对所述顶部支撑层116进行刻蚀，以形成暴露出所述顶部牺牲层110的蚀刻开口124；以及
S7：基于所述蚀刻开口124，依次去除所述顶部牺牲层110、部分所述中间支撑层109及所述下部牺牲层108，以形成终极电容孔125。
下面请参阅图1至图17对本实施例所述电容器结构的制造方法进行详细说明。
如图1至图4所示，提供底部衬底101，并于所述底部衬底101的上表面由下至上依次形成蚀刻停止层105、下部牺牲层108、中部支撑层109、顶部牺牲层110、第一支撑层111及应力缓解层112；其中所述底部衬底101具有贯通其上表面和下表面的接触孔102。需要注意的是，所述接触孔102用于连接本实施例所述电容器与下层电路，在动态随机存储器中，所述接触孔102用于连接电容器与下方晶体管的源极或漏极。
作为示例，如图1至图3所示，形成所述刻蚀停止层105的具体方法包括：先于所述底部衬底101的上表面形成第一蚀刻停止层103；之后对所述第一蚀刻停止层103进行减薄处理，并于减薄后的所述第一蚀刻停止层103的上表面形成第二蚀刻停止层104，以实现于所述底部衬底101的上表面形成蚀刻停止层105。具体的，采用化学气相沉积工艺形成所述第一蚀刻停止层103和第二蚀刻停止层104，采用蚀刻工艺对所述第一蚀刻停止层103进行厚度减薄，其中所述第一蚀刻停止层103的材质与所述第二蚀刻停止层104的材质相同，均选自氮化硅；所述蚀刻停止层105的厚度介于10nm～80nm之间(包括端点值)，所述第一蚀刻停止层103的厚度介于10nm～80nm之间(包括端点值)，减薄厚度(即蚀刻去除厚度)介于5nm～30nm之间(包括端点值)，所述第二蚀刻停止层的厚度介于5nm～30nm之间(包括端点值)。本实施例在形成所述蚀刻停止层105时，通过先沉积第一蚀刻停止层103，之后对所述第一蚀刻停止层103进行减薄处理后，再在其上形成第二蚀刻停止层104，以弥补一次沉积形成蚀刻停止层时存在的缺陷；即本实施例通过减薄处理及二次沉积解决了于底部衬底上一次沉积形成蚀刻停止层时，因与底部衬底材料不同而导致蚀刻停止层表面凹凸不平、致密性较差的问题，从而对本实施例所述蚀刻停层105的表面致密性进行优化，以减少电容底部之间发生短路的风险。
作为示例，如图4所示，形成所述下部牺牲层108的具体方法包括：先于所述蚀刻停止层105的上表面形成第一牺牲层106，之后再于所述第一牺牲层106的上表面形成第二牺牲层107，以实现于所述蚀刻停止层105的上表面形成下部牺牲层108。具体的，所述第一牺牲层106的材质选自由磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)和氟硅玻璃(FSG)所组成的群组之一，所述第一牺牲层106通过采用材质偏软的材料，以便于后续底部蚀刻；其中所述第一牺牲层106的厚度介于100nm～600nm之间(包括端点值)。所述第二牺牲层107的材质选自由正硅酸乙酯(TEOS)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)和氟硅玻璃(FSG)所组成的群组之一；其中所述第二牺牲层107的厚度介于300nm～1000nm之间(包括端点值)。
作为示例，采用化学气相沉积工艺形成所述中部支撑层109，所述中部支撑层109的材质选自氮化硅，其厚度介于10nm～80nm之间(包括端点值)。
作为示例，所述顶部牺牲层110的材质选自由二氧化硅(SiO2)和正硅酸乙酯(TEOS)所组成的群组之一，所述顶部牺牲层110的厚度介于300nm～800nm之间(包括端点值)。
作为示例，采用化学气相沉积工艺形成所述第一支撑层111，所述第一支撑层111的材质选自氮化硅，其厚度介于50nm～150nm之间(包括端点值)。
作为示例，所述应力缓解层112的材质选自硼磷硅玻璃(BPSG)，其中硼离子的重量百分比介于2wt％～4wt％之间(包括端点值)，磷离子的重量百分比介于2wt％～5wt％之间(包括端点值)，以使本实施例所述应力缓解层112具有较好的流动性，从而有利于缓解后续形成的顶部支撑层的内应力；其中所述应力缓解层112的厚度介于20nm～100nm之间(包括端点值)。
如图5和图6所示，于所述应力缓解层112的上表面形成第一图形掩膜113，并基于所述第一图形掩膜113对所述应力缓解层112进行刻蚀，以形成暴露出所述第一支撑层111的应力缓解部114。需要注意的是，在形成所述应力缓解部114之后，需要去除所述第一图形掩膜113。
作为示例，形成所述第一图形掩膜113的具体方法包括：先于所述应力缓解层112的上表面由下至上依次形成第一硬掩膜层和第二硬掩膜层；之后于所述第二硬掩膜层的上表面形成图形化光刻胶层，并基于所述图形化光刻胶层对所述第二硬掩膜层及所述第一硬掩膜层进行刻蚀，以将所述图形化光刻胶层中的图形转移至所述第一硬掩膜层中；最后去除所述图形化光刻胶层及所述第二硬掩膜层。具体的，所述第一硬掩膜层的材质选自由碳化硅、有机抗反射材料(BARC)和自旋碳材料(spin on carbon)所组成的群组之一，其厚度介于50nm～200nm之间(包括端点值)；所述第二硬掩膜层的材质选自无机抗反射材料(DARC)，其厚度介于20nm～150nm之间(包括端点值)。
如图7所示，于所述第一支撑层111的上表面及所述应力缓解部114的表面形成第二支撑层115，其中所述第一支撑层111和所述第二支撑层115将所述应力缓解部114包覆在内，以形成顶部支撑层116。本实施例通过将所述顶部支撑层116设计为第一支撑层111/应力缓解部114/第二支撑层115的多层结构，并通过第一支撑层111和第二支撑层115将应力缓解部114包覆在内，以实现提升顶部支撑层116厚度的同时，利用应力缓解部114来缓解第一支撑层111和第二支撑层115的内应力，使本实施例所述顶部支撑层116的应力绝对值减小至30MPa～60MPa之间(包括端点值)，以此增加顶部支撑层的支撑稳定性，降低顶部支撑层发生破裂的风险。
作为示例，采用化学气相沉积工艺形成所述第二支撑层115，所述第二支撑层115的材质选自氮化硅，其厚度介于50nm～150nm之间(包括端点值)。
作为示例，所述顶部支撑层116的厚度介于150nm～300nm之间；其中，所述第一支撑层111的厚度介于50nm～150nm之间，所述应力缓解部114的厚度介于20nm～100nm之间，所述第二支撑层115的厚度介于50nm～150nm之间。
如图8和图9所示，于所述顶部支撑层116的上表面形成第二图形掩膜117，并基于所述第二图形掩膜117对所述顶部支撑层116进行刻蚀，以形成暴露出所述接触孔102的初级电容孔118。需要注意的是，在形成所述初级电容孔118之后，需要去除所述第二图形掩膜117。
作为示例，形成所述第二图形掩膜117的具体方法包括：先于所述顶部支撑层116的上表面形成一硬掩膜层；之后于所述硬掩膜层的上表面形成图形化光刻胶层，并基于所述图形化光刻胶层对所述硬掩膜层进行刻蚀，以将所述图形化光刻胶层中的图形转移至所述硬掩膜层中；最后去除所述图形化光刻胶层。具体的，所述硬掩膜层的材质选自多晶硅，其厚度介于500nm～1000nm之间(包括端点值)。
如图10所示，至少于所述初级电容孔118的内壁表面形成下电极层119；可选地，在本实施例中，所述下电极层119形成于所述顶部支撑层116的表面及所述初级电容孔118的内壁表面。
作为示例，采用原子层沉积工艺形成所述下电极层119，其中所述下电极层119的材质选自氮化钛(TiN)，其厚度介于10nm～80nm之间(包括端点值)。
如图11和图12所示，于上一步骤所得结构的上表面形成第三图形掩膜121，并基于所述第三图形掩膜121，至少对所述顶部支撑层116进行刻蚀，以形成暴露出所述顶部牺牲层110的蚀刻开口124。需要注意的是，在形成所述蚀刻开口124之后，需要去除所述第三图形掩膜121。
作为示例，形成所述蚀刻开口124的具体方法包括：于上一步骤所得结构的上表面形成第三图形掩膜121，其中，所述第三图形掩膜121具有若干蚀刻图形，并且相邻蚀刻图形之间具有间隙122，所述间隙122位于待蚀刻顶部支撑层123的上方，并且所述间隙122的宽度与所述待蚀刻顶部支撑层123的宽度相同；及基于所述第三图形掩膜121，至少对所述待蚀刻顶部支撑层123进行刻蚀，以形成暴露出所述顶部牺牲层110的蚀刻开口124。在本实施例中，通过设计相邻所述蚀刻图形之间的间隙122与待蚀刻顶部支撑层123的宽度相同，使得蚀刻过程中仅对待蚀刻顶部支撑层123及/或其上方的下电极层119进行刻蚀，以保留所述待蚀刻顶部支撑层123两侧的所述下电极层119，实现增大电容孔表面积，从而总体提升电容的容量。
具体的，如图11和图12所示，由于本实施例所述下电极层119形成于所述顶部支撑层116的表面及所述初级电容孔118的内壁表面，故本实施例形成所述蚀刻开口124的具体方法包括：先于上一步骤所得结构的上表面形成一掩膜牺牲层120；之后于所述掩膜牺牲层120的上表面形成第三图形掩膜121，其中所述第三图形掩膜121具有若干蚀刻图形，并且相邻蚀刻图形之间具有间隙122，所述间隙122位于待蚀刻顶部支撑层123的上方，并且所述间隙122的宽度与所述待蚀刻顶部支撑层123的宽度相同(均为W1)；最后基于所述第三图形掩膜121，对位于所述待蚀刻顶部支撑层123上表面的所述下电极层119及所述待蚀刻顶部支撑层123进行刻蚀，以形成暴露出所述顶部牺牲层110的蚀刻开口124。
其中，所述掩膜牺牲层120的材质选自氮化硅，其厚度介于50nm～150nm之间(包括端点值)。
其中，形成所述第三图形掩膜121的具体方法包括：先于所述掩膜牺牲层120的上表面由下至上依次形成第一硬掩膜层、第二硬掩膜层及第三硬掩膜层；之后于所述第三硬掩膜层的上表面形成图形化光刻胶层，并基于所述图形化光刻胶层对所述第一硬掩膜层、第二硬掩膜层及第三硬掩膜层进行刻蚀，以将所述图形化光刻胶层中的图形转移至所述第一硬掩膜层中；最后去除所述图形化光刻胶层、所述第三硬掩膜层及所述第二硬掩膜层。其中所述第一硬掩膜层的材质选自氧化硅，其厚度介于50nm～200nm之间(包括端点值)；所述第二硬掩膜层的材质选自由碳化硅、有机抗反射材料(BARC)和自旋碳材料(spin oncarbon)所组成的群组之一，其厚度介于50nm～200nm之间(包括端点值)；所述第三硬掩膜层的材质选自无机抗反射材料(DARC)，其厚度介于20nm～150nm之间(包括端点值)。
如图13至图16所示，基于所述蚀刻开口124，依次去除所述顶部牺牲层110、部分所述中间支撑层109及所述下部牺牲层108，以形成终极电容孔125。
在本实施例中，如图13至图16所示，形成所述终极电容孔125的具体方法包括：基于所述蚀刻开口124，先去除所述顶部牺牲层110；之后去除部分所述中间支撑层109(也即去除所述待蚀刻顶部支撑层123下方的所述中间支撑层109)，同时去除所述掩膜牺牲层120及高于所述顶部支撑层116顶部的所述下电极层119，使所述下电极层119的顶部与所述顶部支撑层116的顶部齐平；最后去除所述下部牺牲层108。
如图17所示，所述制造方法还包括：至少于所述终极电容孔125的表面由外至内依次形成电介质层126及上电极层127。
如图15和图16所示，本实施例还提供一种如上所述电容器制造方法制造的电容器结构，所述电容器结构包括：
底部衬底101，所述底部衬底101具有贯通其上表面和下表面的接触孔102；
下电极层119，位于所述底部衬底上101，其中，所述下电极层109的截面呈U型；
蚀刻停止层105，位于所述底部衬底101的上表面，同时连接于所述下电极层109的底部侧壁；
中部支撑层109，位于所述蚀刻停止层105的上方，同时连接于所述下电极层119的中部侧壁；
顶部支撑层116，位于所述中部支撑层109的上方，同时连接于所述下电极层119的顶部侧壁；
其中，所述顶部支撑层116由下至上依次包括第一支撑层111、应力缓解部114及第二支撑层115，并且所述第一支撑层111和所述第二支撑层115将所述应力缓解部114包覆在内。
作为示例，所述蚀刻停止层105包括：形成于所述底部衬底101上表面的第一蚀刻停止层103，及形成于所述第一蚀刻停止层103上表面的第二蚀刻停止层104。具体的，所述第一蚀刻停止层103的材质与所述第二蚀刻停止层104的材质相同，均为氮化硅；所述蚀刻停止层105的厚度介于10nm～80nm之间，其中所述第一蚀刻停止层的厚度介于5nm～50nm之间，所述第二蚀刻停止层的厚度介于5nm～30nm之间。
作为示例，所述下电极层119的材质选自氮化钛(TiN)，其厚度介于10nm～80nm之间(包括端点值)。具体的，U型下电极层的两侧壁的顶部与所述顶部支撑层的顶部齐平，以增大电容孔表面积，从而总体提升电容的容量。
作为示例，所述中部支撑层109的材质选自氮化硅，其厚度介于10nm～80nm之间(包括端点值)。
作为示例，所述顶部支撑层116的厚度介于150nm～300nm之间(包括端点值)，其中所述第一支撑层111的厚度介于50nm～150nm之间(包括端点值)，所述应力缓解部114的厚度介于20nm～100nm之间(包括端点值)，所述第二支撑层115的厚度介于50nm～150nm之间(包括端点值)。具体的，所述第一支撑层111的材质与所述第二支撑层115的材质相同，均选自氮化硅；所述应力缓解部114的材质选自硼磷硅玻璃，其中硼离子的重量百分比介于2wt％～4wt％之间，磷离子的重量百分比介于2wt％～5wt％之间，以具有较好流动性，有利于缓解第一支撑层111和第二支撑层115的内应力。
作为示例，如图17所示，所述电容器结构还包括：电介质层126及上电极层127；其中，所述电介质层126至少形成于所述下电极层119的表面，所述上电极层127形成于所述电介质层126的表面。
对比例
如图18至图24所示，对比例提供了一种现有电容器结构的制造方法，所述制造方法包括：
S1：提供底部衬底201，并于所述底部衬底201的上表面由下至上依次形成蚀刻停止层203、下部牺牲层206、中部支撑层207、顶部牺牲层208、顶部支撑层209；其中所述底部衬底201具有贯通其上表面和下表面的接触孔202；
S2：于所述顶部支撑层209的上表面形成第一图形掩膜210，并基于所述第一图形掩膜210对所述顶部支撑层209进行刻蚀，以形成暴露出所述接触孔202的初级电容孔211，之后去除所述第一图形掩膜210；
S3：于所述初级电容孔211的内壁表面形成下电极层212；
S4：于S3所得结构的上表面形成第二图形掩膜213，并基于所述第二图形掩膜213对所述下电极层212及所述顶部支撑层209进行刻蚀，以形成暴露出所述顶部牺牲层208的蚀刻开口214，之后去除所述第二图形掩膜213；以及
S5：基于所述蚀刻开口214，依次去除所述顶部牺牲层208、部分所述中间支撑层207及所述下部牺牲层206，以形成终极电容孔215。
其中，现有形成所述蚀刻停止层203的具体方法是：采用一次沉积工艺于所述底部衬底201的上表面直接形成一氮化硅层，以作为所述蚀刻停止层203。在所述底部衬底201的上表面直接形成所述蚀刻停止层203时，由于底部衬底201的材质与所述蚀刻停止层203的材质不同，会导致形成的蚀刻停止层203的表面凹凸不平，从而导致表面致密性差。
其中，现有形成所述顶部支撑层209的具体方法是：采用等离子体增强化学气相沉积工艺于所述顶部牺牲层208的上表面沉积一层厚度为50nm～150nm的氮化硅层，以作为所述顶部支撑层209；在进行等离子体增强化学气相沉积时，反应腔室的压强为25Pa～30Pa，射频功率为50W～200W，通入甲硅烷(SiH4)的气体流量为10sccm～45sccm，氨气(NH3)的气体流量为20sccm～40sccm。通过现有等离子体增强化学气相沉积工艺形成顶部支撑层209的应力绝对值为80Mpa～450Mpa，即使通过改变气体流量、压强、射频功率来降低顶部支撑层的内应力，得到的最小应力绝对值也为80Mpa～150Mpa。
其中，现有形成所述蚀刻开口214时，直接去除了顶部支撑层209两侧的所述下电极层212，使得最终形成的U型下电极层的两侧壁一侧高、一侧低，从而导致现有电容孔表面积小，使得电容的容量较低。
由此可见，如图15、图16、图23和图24所示，相较于现有所述电容器结构的制造方法，本实用新型在形成所述蚀刻停止层时，通过先沉积第一蚀刻停止层，之后对所述第一蚀刻停止层进行减薄处理后，再在其上形成第二蚀刻停止层，以弥补一次沉积形成所述蚀刻停止层时存在的缺陷；即本实用新型通过减薄处理及二次沉积解决了于底部衬底上一次沉积形成蚀刻停止层时，因与底部衬底材料不同而导致蚀刻停止层表面凹凸不平、致密性较差的问题，从而对本实用新型所述蚀刻停层的表面致密性进行优化，以减少电容底部之间发生短路的风险。本实用新型还通过将所述顶部支撑层设计为第一支撑层/应力缓解部/第二支撑层的多层结构，并通过第一支撑层和第二支撑层将应力缓解部包覆在内，以实现提升顶部支撑层厚度的同时，利用应力缓解部来缓解第一支撑层和第二支撑层的内应力，使其内应力减少约50％至80％，以此增加顶部支撑层的支撑稳定性，降低顶部支撑层发生破裂的风险。本实用新型更在形成所述蚀刻开口时，通过仅对待蚀刻顶部支撑层及/或其上表面的下电极层进行刻蚀，保留所述待蚀刻顶部支撑层两侧的所述下电极层，以增大电容孔表面积，从而总体提升电容的容量。
综上所述，本实用新型的电容器结构，具有以下有益效果：本实用新型通过将所述顶部支撑层设计为第一支撑层/应力缓解部/第二支撑层的多层结构，并通过第一支撑层和第二支撑层将应力缓解部包覆在内，以实现提升顶部支撑层厚度的同时，利用应力缓解部来缓解第一支撑层和第二支撑层的内应力，使其内应力减少约50％至80％，以此增加顶部支撑层的支撑稳定性，降低顶部支撑层发生破裂的风险。本实用新型在形成所述蚀刻停止层时，通过先沉积第一蚀刻停止层，之后对所述第一蚀刻停止层进行减薄处理后，再在其上形成第二蚀刻停止层，以弥补一次沉积形成所述蚀刻停止层时存在的缺陷；即本实用新型通过减薄处理及二次沉积解决了于底部衬底上一次沉积形成蚀刻停止层时，因与底部衬底材料不同而导致蚀刻停止层表面凹凸不平、致密性较差的问题，从而对本实用新型所述蚀刻停层的表面致密性进行优化，以减少电容底部之间发生短路的风险。本实用新型在形成所述蚀刻开口时，通过仅对待蚀刻顶部支撑层及/或其上表面的下电极层进行刻蚀，保留所述待蚀刻顶部支撑层两侧的所述下电极层，以增大电容孔表面积，从而总体提升电容的容量。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
Claims (7)
1.一种电容器结构，其特征在于，所述电容器结构包括：
底部衬底，所述底部衬底具有贯通其上表面和下表面的接触孔；
下电极层，位于所述底部衬底上，其中，所述下电极层的截面呈U型；
蚀刻停止层，位于所述底部衬底的上表面，同时连接于所述下电极层的底部侧壁；
中部支撑层，位于所述蚀刻停止层的上方，同时连接于所述下电极层的中部侧壁；
顶部支撑层，位于所述中部支撑层的上方，同时连接于所述下电极层的顶部侧壁；
其中，所述顶部支撑层由下至上依次包括第一支撑层、应力缓解部及第二支撑层，并且所述第一支撑层和所述第二支撑层将所述应力缓解部包覆在内。
2.根据权利要求1所述的电容器结构，其特征在于，所述电容器结构还包括：电介质层及上电极层；其中，所述电介质层至少形成于所述下电极层的表面，所述上电极层形成于所述电介质层的表面。
3.根据权利要求1所述的电容器结构，其特征在于，所述蚀刻停止层包括：形成于所述底部衬底上表面的第一蚀刻停止层，及形成于所述第一蚀刻停止层上表面的第二蚀刻停止层。
4.根据权利要求3所述的电容器结构，其特征在于，所述蚀刻停止层的厚度介于10nm～80nm之间；其中所述第一蚀刻停止层的厚度介于5nm～50nm之间，所述第二蚀刻停止层的厚度介于5nm～30nm之间。
5.根据权利要求1所述的电容器结构，其特征在于，U型下电极层的两侧壁的顶部与所述顶部支撑层的顶部齐平。
6.根据权利要求1所述的电容器结构，其特征在于，所述应力缓解部的材质选自硼磷硅玻璃，其中硼离子的重量百分比介于2wt％～4wt％之间，磷离子的重量百分比介于2wt％～5wt％之间。
7.根据权利要求1所述的电容器结构，其特征在于，所述顶部支撑层的厚度介于150nm～300nm之间；其中，所述第一支撑层的厚度介于50nm～150nm之间，所述应力缓解部的厚度介于20nm～100nm之间，所述第二支撑层的厚度介于50nm～150nm之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821582826.3U CN208738232U (zh) | 2018-09-27 | 2018-09-27 | 一种电容器结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821582826.3U CN208738232U (zh) | 2018-09-27 | 2018-09-27 | 一种电容器结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN208738232U true CN208738232U (zh) | 2019-04-12 |
Family
ID=66034766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201821582826.3U Withdrawn - After Issue CN208738232U (zh) | 2018-09-27 | 2018-09-27 | 一种电容器结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN208738232U (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110957304A (zh) * | 2018-09-27 | 2020-04-03 | 长鑫存储技术有限公司 | 一种电容器结构及其制造方法 |
| CN112447727A (zh) * | 2019-08-29 | 2021-03-05 | 美光科技公司 | 半导体结构堆叠 |
| CN112563206A (zh) * | 2019-09-25 | 2021-03-26 | 长鑫存储技术有限公司 | 存储器电容的制作方法 |
| CN112908968A (zh) * | 2019-12-03 | 2021-06-04 | 长鑫存储技术有限公司 | 半导体存储器中的电容及其制备方法 |
| US11980017B2 (en) | 2021-07-16 | 2024-05-07 | Changxin Memory Technologies, Inc. | Capacitor structure and its formation method and memory |
| US12082394B2 (en) | 2021-03-19 | 2024-09-03 | Changxin Memory Technologies, Inc. | Method for manufacturing memory and memory |
-
2018
- 2018-09-27 CN CN201821582826.3U patent/CN208738232U/zh not_active Withdrawn - After Issue
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110957304A (zh) * | 2018-09-27 | 2020-04-03 | 长鑫存储技术有限公司 | 一种电容器结构及其制造方法 |
| CN110957304B (zh) * | 2018-09-27 | 2024-08-06 | 长鑫存储技术有限公司 | 一种电容器结构及其制造方法 |
| CN112447727A (zh) * | 2019-08-29 | 2021-03-05 | 美光科技公司 | 半导体结构堆叠 |
| CN112447727B (zh) * | 2019-08-29 | 2022-02-11 | 美光科技公司 | 半导体结构堆叠 |
| CN112563206A (zh) * | 2019-09-25 | 2021-03-26 | 长鑫存储技术有限公司 | 存储器电容的制作方法 |
| CN112563206B (zh) * | 2019-09-25 | 2022-06-07 | 长鑫存储技术有限公司 | 存储器电容的制作方法 |
| CN112908968A (zh) * | 2019-12-03 | 2021-06-04 | 长鑫存储技术有限公司 | 半导体存储器中的电容及其制备方法 |
| CN112908968B (zh) * | 2019-12-03 | 2022-06-10 | 长鑫存储技术有限公司 | 半导体存储器中的电容及其制备方法 |
| US12082394B2 (en) | 2021-03-19 | 2024-09-03 | Changxin Memory Technologies, Inc. | Method for manufacturing memory and memory |
| US11980017B2 (en) | 2021-07-16 | 2024-05-07 | Changxin Memory Technologies, Inc. | Capacitor structure and its formation method and memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN208738232U (zh) | 一种电容器结构 | |
| CN110957304B (zh) | 一种电容器结构及其制造方法 | |
| CN107301976B (zh) | 半导体存储器及其制造方法 | |
| CN208521929U (zh) | 半导体集成电路的电容装置 | |
| JP2930016B2 (ja) | 半導体装置の製造方法 | |
| CN108550569A (zh) | 半导体集成电路的电容装置及其制作方法 | |
| US20120132968A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2000216356A (ja) | 半導体装置およびその製造方法 | |
| TWI481012B (zh) | 基於導電奈米通道板之靜態隨機存取記憶體單元 | |
| CN110265397A (zh) | 存储器结构及其形成方法 | |
| TWI396261B (zh) | 堆疊式隨機動態存取記憶體之低寄生電容位元線之製造方法 | |
| CN114823540B (zh) | 半导体结构的制作方法及半导体结构 | |
| JP2001053251A (ja) | 半導体装置の製造方法 | |
| CN108074798A (zh) | 一种自对准曝光半导体结构的制作方法 | |
| CN100544002C (zh) | 内存结构及其制备方法 | |
| US9230967B2 (en) | Method for forming self-aligned isolation trenches in semiconductor substrate and semiconductor device | |
| CN1127137C (zh) | 高密度动态随机存取存储器的电容器结构的制造方法 | |
| CN111785638A (zh) | 一种增加晶体管有效沟道长度的方法 | |
| US8105913B2 (en) | Method of fabricating a capacitor of a semiconductor device | |
| TWI799029B (zh) | 半導體裝置與其製造方法 | |
| CN210926004U (zh) | 半导体结构 | |
| JP2011502351A5 (zh) | ||
| CN207852646U (zh) | 半导体存储器 | |
| US20220320099A1 (en) | Method for manufacturing a semiconductor structure and semiconductor structure | |
| TW552673B (en) | A method of fabricating a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| AV01 | Patent right actively abandoned |
Granted publication date: 20190412 Effective date of abandoning: 20240806 |
|
| AV01 | Patent right actively abandoned |
Granted publication date: 20190412 Effective date of abandoning: 20240806 |
|
| AV01 | Patent right actively abandoned | ||
| AV01 | Patent right actively abandoned |