CN113035811A - 硅通孔结构、封装结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种硅通孔结构，包括硅衬底，所述硅衬底间隔设有若干通孔，相邻的所述通孔之间均开设有上下贯通的中空部；第一导电层，设于所述通孔内；第二导电层，设于所述中空部。本发明通过在所述硅衬底上形成若干通孔，每个所述通孔内均设有第一导电层，所述中空部内设有第二导电层，每个的所述通孔和所述中空部都能进行电信号传输，所以当部分第一导电层或第二导电层出现损坏时，仍可实现电连接，保障了电信号传输，从而增加了硅通孔结构的可靠性。另外，本发明还提供了封装结构及其制造方法。
Description
技术领域
本发明涉及集成电路封装领域，尤其涉及一种硅通孔结构、封装结构及其制造方法。
背景技术
随着集成电路工艺技术的高速发展，微电子封装技术逐渐成为制约半导体技术发展的主要因素。为了实现电子封装的高密度化，获得更优越的性能和更低的总体成本，技术人员研究出一系列先进的封装技术。
其中三维封装技术具有良好的电学性能以及较高的可靠性，同时能实现较高的封装密度，被广泛应用于各种高速电路以及小型化系统中。硅通孔(Through Silicon Via，TSV)技术是三维集成电路中堆叠芯片实现互连的一种新技术，通过在硅圆片上制作出若干垂直互连TSV结构来实现不同芯片之间的电互连。TSV技术能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，并且大大改善芯片速度和低功耗的性能，是目前电子封装技术中最引人注目的一种技术。
然而目前的TSV结构仍然存在着可靠性问题，比如当垂直互连上下两个芯片的TSV结构出现断裂或开路，从而导致上下两个芯片之间的通信出现中断。由于TSV结构嵌在硅衬底内部，无法进行检修，一旦出现开路问题，该TSV结构所经过的路径全部失效，将导致整个系统面临着全部失效的风险。
公开号为CN112234143A的专利申请公开了一种片上集成IPD硅通孔结构及其封装方法、三维硅通孔结构，片上集成IPD硅通孔结构包括硅基板层，设置在硅基板层上下表面并通过贯穿硅基板层的硅通孔连通的第一金属布线层，设置在位于硅基板层上表面的第一金属布线层表面的介质层，设置在第一介质层的表面并与介质层和第一金属布线层依次层叠构成片上集成IPD的第二金属布线层，及集成在硅基板层上的芯片。将硅基板作为集成封装基板，在基板上集成无源元器件，采用封装基板一体化制作的集成方式将元器件制作与系统集成在同一个工艺流程下完成，无需单独加工制作元器件，加工集成简单，易于实现3D集成，且具有精度高、一致性好的优点，节省了电路面积，设计更加灵活。但是仍然无法保障硅通孔结构的可靠性。
因此，有必要提供一种硅通孔结构、封装结构及其制造方法，用于解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种硅通孔结构、封装结构及其制造方法，增加了硅通孔结构的可靠性，保障了硅通孔结构的稳定性。
为实现上述目的，本发明提供的技术方案如下：
一种硅通孔结构，包括：
硅衬底，所述硅衬底间隔设有若干通孔，相邻的所述通孔之间均开设有上下贯通的中空部；
第一导电层，设于所述通孔内；
第二导电层，设于所述中空部。
本发明提供的硅通孔结构有益效果：所述硅衬底上间隔设有若干所述通孔，且相邻的所述通孔之间均开设有上下贯通的中空部。需要说明的是，由于在所述硅衬底上形成若干通孔，每个所述通孔内均设有第一导电层，所述中空部内设有第二导电层，每个的所述通孔和所述中空部都能进行电信号传输，所以当部分第一导电层或第二导电层出现损坏时，仍可实现电连接，保障了电信号传输，从而增加了硅通孔结构的可靠性。
优选地，还包括：隔离介质、第一扩散阻挡层和第一籽晶层，所述隔离介质设于所述硅衬底的上表面、所述硅衬底的下表面和若干所述通孔的内侧面，且所述第一扩散阻挡层和所述第一籽晶层设置在所述通孔内，部分所述隔离介质、所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层依次层叠将所述通孔填充。其有益效果在于：所述隔离介质设于所述硅衬底的上表面、所述硅衬底的下表面和若干所述通孔的内侧面，且所述第一扩散阻挡层和所述第一籽晶层设置在所述通孔内，在所述通孔内的部分所述隔离介质、所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层依次层叠将所述通孔填充，保证了硅通孔结构的完整性以及结构强度，且实现了第一导电层的设置。
优选地，还包括设于所述中空部的第二扩散阻挡层和第二籽晶层；
所述中空部的侧面为所述隔离介质，所述第二扩散阻挡层、所述第二籽晶层和所述第二导电层依次层叠将所述中空部填充。其有益效果在于：通过在中空部内将所述第二扩散阻挡层、所述第二籽晶层和所述第二导电层依次层叠设置，并将所述中空部填充。实现了所述第二导电层的设置，且保障了硅通孔结构的完整性，提高了硅通孔结构的强度。
优选地，还包括第一粘附层、第三籽晶层和第一金属凸部；
所述第一粘附层设于所述通孔的一端和所述中空部的一端，且覆盖所述通孔内的所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层，覆盖所述中空部内的所述第二扩散阻挡层、所述第二籽晶层和所述第二导电层；
所述第三籽晶层设于所述第一粘附层；
所述第一金属凸部设于所述第三籽晶层，所述第一粘附层、所述第三籽晶层和所述第一金属凸部依次层叠形成若干间隔分布的上凸台。其有益效果在于：通过在所述通孔的一端和所述中空部的一端依次层叠设置所述第一粘附层、所述第三籽晶层和所述第一金属凸部，形成若干间隔分布的上凸台，相邻的所述上凸台之间具有间隙，可有效进行散热，提高硅通孔结构的使用寿命。
优选地，所述隔离介质包括第一隔离介质和第二隔离介质，所述第一隔离介质设于所述硅衬底的上表面和若干所述通孔的侧面，所述中空部的侧壁为所述第一隔离介质，所述第二隔离介质设于所述硅衬底的下表面。其有益效果在于：所述隔离介质包括所述第一隔离介质和第二隔离介质分别设置，将所述第一隔离介质设于所述硅衬底的上表面和若干所述通孔的侧面，使所述第二隔离介质设于所述硅衬底的下表面，便于实现硅通孔结构的制作。
优选地，还包括第二粘附层、第四籽晶层和第二金属凸部；
所述第二粘附层与所述第一粘附层分别位于所述硅衬底的两侧边，且所述第二粘附层覆盖若干所述通孔另一端显露的所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层，同时覆盖中空部另一端显露的所述第二扩散阻挡层、第二籽晶层和所述第二导电层；
所述第四籽晶层设于所述第二粘附层；
所述第二金属凸部设于所述第四籽晶层，所述第二粘附层、所述第四籽晶层和所述第二金属凸部依次层叠形成若干间隔分布的下凸台。其有益效果在于：通过所述第二粘附层、所述第四籽晶层和所述第二金属凸部依次层叠形成若干下凸台，且若干所述下凸台之间存在间隙，可有效进行散热，进一步提高硅通孔结构的使用寿命。
优选地，所述第二粘附层设有第一凹部，所述第四籽晶层一侧面设有与所述第一凹部适配的第一凸部，所述第四籽晶层另一侧面设有第二凹部，所述第二金属凸部设有与所述第二凹部适配的第二凸部。其有益效果在于：通过设置的所述第一凹部、所述第一凸部、所述第二凹部和所述第二凸部从而使得所述第二粘附层、所述第四籽晶层和所述第二金属凸部的组合结构更加牢固可靠。
一种封装结构，包括第一芯片和第二芯片，所述第一芯片设于若干所述上凸台，与若干所述上凸台均电连接，所述第二芯片设于若干所述下凸台，与若干所述下凸台均电连接。
本发明提供的封装结构的有益效果在于：通过将第一芯片和第二芯片分别设于若干上凸台和若干下凸台，所述第一芯片设于若干上凸台且与所述上凸台电连接，所述第二芯片设于若干所述下凸台，且与若干所述下凸台均电连接，从而所述第一芯片和所述第二芯片通过若干所述上凸台和若干所述下凸台并联的方式实现电连接，所以，当其中一个所述通孔内线路出现短路或损坏，其他所述通孔内线路仍然可以传递信号，从而增加了封装结构的可靠性。且所述第一芯片和所述第二芯片分别被若干所述上凸台和若干所述下凸台支撑，同时有利于所述第一芯片和所述第二芯片的散热，提高了所述第一芯片和所述第二芯片的使用寿命。
一种封装结构的制造方法：
S01：提供所述硅衬底；
S02：在所述硅衬底上间隔设置若干通孔，所述第一导电层设于所述通孔内；
S03：在若干相邻的所述通孔之间开设有上下贯通的所述中空部，所述第二导电层设于所述中空部；
S04：在所述通孔和所述中空部的两端分别设置所述上凸台和所述下凸台；
S05：所述第一芯片设于所述上凸台，与所述上凸台电连接；
S06：所述第二芯片设于所述下凸台，与所述下凸台电连接。
本发明提供的封装结构的制造方法有益效果：通过在所述硅衬底上间隔设有若干所述通孔，且在若干所述通孔内设置所述第一导电层，在中空部内设置第二导电层，然后在所述通孔和所述中空部的两端分别设置所述上凸台和所述下凸台。所述第一芯片与所述第二芯片之间通过所述上凸台和所述下凸台实现电连接，由于第一芯片与第二芯片之间为多个硅通孔结构和中空部，若干个硅通孔结构和中空部均可单独实现所述第一芯片和所述第二芯片的电连接，所以当一个或多个硅通孔结构出现损坏时，只要存在任意一个硅通孔结构或中空部是有效的，所述第一芯片与所述第二芯片仍然可实现电连接，从而增加了封装结构的可靠性。
优选地，所述步骤S02中，还包括设置的隔离介质、第一扩散阻挡层和第一籽晶层，所述隔离介质设于所述硅衬底的上表面、所述硅衬底的下表面和若干所述通孔的内侧面，部分所述隔离介质、所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层依次层叠将所述通孔填充。其有益效果在于：部分所述隔离介质、所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层依次层叠将所述通孔填充，实现了所述第一导电层的设置，且保证了封装结构的完整性。
优选地，所述步骤S03中，还包括设置在所述中空部的所述第二扩散阻挡层和所述第二籽晶层，所述中空部的侧面为所述隔离介质，所述第二扩散阻挡层、所述第二籽晶层和所述第二导电层依次层叠将所述中空部填充。其有益效果在于：通过所述第二扩散阻挡层、所述第二籽晶层和所述第二导电层依次层叠将所述中空部填充，实现了所述第二导电层的设置，且进一步保证了封装结构的完整性。
优选地，预先在所述硅衬底上开设若干第一安装孔；
所述隔离介质包括第一隔离介质和第二隔离介质，将所述第一隔离介质、所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层依次设于所述第一安装孔内和所述硅衬底的上表面直至将所述第一安装孔填充；
接着去除所述第一隔离介质水平面上的所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层，形成若干所述通孔的一端；
然后去除所述第一隔离介质之间的所述硅衬底，形成第二安装孔，将所述第二扩散阻挡层、所述第二籽晶层和所述第二导电层依次设于所述第二安装孔内并填充所述第二安装孔；
进一步去除所述第一隔离介质水平面上的所述第二扩散阻挡层、所述第二籽晶层和所述第二导电层，形成所述中空部的一端。
优选地，在若干所述通孔的一端和所述中空部的一端依次设置所述第一粘附层、所述第三籽晶层和所述第一金属凸部，并形成若干所述上凸台；
接着去除所述硅衬底的底面、所述第一安装孔内的部分所述第一隔离介质、部分所述第一扩散阻挡层、部分所述第一籽晶层和部分所述第一导电层，以及所述第二安装孔内的部分所述第二扩散阻挡层、部分所述第二籽晶层和部分所述第二导电层，直至形成所述通孔的另一端和所述中空部的另一端；
最后在若干所述通孔的另一端面和所述中空部的另一端面依次设置所述第二粘附层、所述第四籽晶层和所述第二金属凸部，形成若干所述下凸台。其有益效果在于：通过将所述第一粘附层、所述第三籽晶层和所述第一金属凸部依次层叠形成若干上凸台，相邻的所述上凸台之间具有间隙，可有效进行散热，提高封装结构的使用寿命，所述第二粘附层、所述第四籽晶层和所述第二金属凸部依次层叠形成若干下凸台，且若干所述下凸台之间存在间隙，仍可有效进行散热，进一步提高封装结构的使用寿命。
优选地，所述步骤S04中，所述第一芯片设于若干所述上凸台，与若干所述上凸台均电连接；
所述步骤S05中，所述第二芯片设于若干所述下凸台，与若干所述下凸台均电连接。其有益效果在于：通过将第一芯片和第二芯片分别设于若干上凸台和若干下凸台，所述第一芯片设于若干上凸台且与所述上凸台电连接，所述第二芯片设于若干所述下凸台，且与若干所述下凸台均电连接，所述第一芯片和所述第二芯片分别被若干所述上凸台和若干所述下凸台支撑，由于若干所述上凸台和若干所述下凸台之间均存在间隙，有利于所述第一芯片和所述第二芯片的散热，提高了所述第一芯片和所述第二芯片的使用寿命。
附图说明
图1为本发明的封装结构一个实施例的结构示意图；
图2为本发明封装结构的制造方法流程示意图；
图3为本发明封装结构制造方法中的硅衬底的结构示意图；
图4为本发明封装结构制造方法中的设置第一安装孔后形成的结构示意图；
图5为本发明封装结构制造方法中的填充第一安装孔后形成的结构示意图；
图6为本发明封装结构制造方法中制备通孔一端后形成的结构示意图；
图7为本发明封装结构制造方法中的设置第二安装孔后形成的结构示意图；
图8为本发明封装结构制造方法中填充第二安装孔后形成的结构示意图；
图9为本发明封装结构制造方法中制备出中空部一端后形成的结构示意图；图10本发明封装结构制造方法中的设置第一粘附层、第三籽晶层和Ni薄膜后形成的结构示意图；
图11为本发明封装结构制造方法中制备第一金属凸部后形成的结构示意图；
图12为本发明封装结构制造方法中得到上凸台后形成的结构示意图；
图13为本发明封装结构制造方法中制备出通孔和中空部的另一端后形成的结构示意图；
图14为本发明封装结构制造方法中得到下凸台后形成的结构示意图；
图15是本发明封装结构一实施例的俯视图。
附图标号说明：
牺牲层100、第一安装孔101、第二安装孔102；
硅衬底200、第一隔离介质201、第一扩散阻挡层202、第一籽晶层203、第一导电层204、第二扩散阻挡层205、第二籽晶层206、第二导电层207、第一粘附层208、第三籽晶层209、Ni薄膜210、第一金属凸部211、第二隔离介质212、第二粘附层213、第四籽晶层214、第二金属凸部215；
第一芯片300、第二芯片400。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
针对现有技术存在的问题，本发明的实施例提供了一种硅通孔结构，参考图1所示，包括：硅衬底200，所述硅衬底200间隔设有若干通孔，且相邻的所述通孔之间均开设有上下贯通的中空部，通过将第一导电层204设于所述通孔内，将第二导电层207设于所述中空部内，使每个所述通孔和所述中空部都能实现导电，需要说明的是，每个所述通孔内，均单独设有所述第一导电层204。
从而若干所述第一导电层204和所述第二导电层207均可分别传输电信号，当部分所述第一导电层204或所述第二导电层207出现损坏时，仍可进行电信号的传输，从而增加了硅通孔结构的可靠性。
优选地，还包括隔离介质、第一扩散阻挡层202和第一籽晶层203，所述隔离介质设于所述硅衬底200的上表面、所述硅衬底200的下表面和所述通孔的内侧面，且所述第一扩散阻挡层202和所述第一籽晶层203设置在所述通孔内，部分所述隔离介质设于所述通孔的内侧面，然后所述第一扩散阻挡层202、所述第一籽晶层203和所述第一导电层204依次层叠设置在所述通孔内并将所述通孔填充，保证了硅通孔结构的完整性以及结构强度，且实现了所述第一导电层204的设置。
进一步优选地，还包括设于所述中空部的第二扩散阻挡层205和第二籽晶层206。
所述中空部的侧面为所述隔离介质，所述第二扩散阻挡层205、所述第二籽晶层206和所述第二导电层207依次层叠将所述中空部填充。通过在所述中空部内将所述第二扩散阻挡层205、所述第二籽晶层206和所述第二导电层207依次层叠设置，并将所述中空部填充。实现了所述第二导电层207的设置，且进一步保障了硅通孔结构的完整性，提高了硅通孔结构的强度。
在本发明公开的另一个实施例中，还包括第一粘附层208、第三籽晶层209和第一金属凸部211，所述第一粘附层208设于所述通孔的一端和所述中空部的一端，且所述第一粘附层208覆盖所述通孔一端显露的所述第一扩散阻挡层202、所述第一籽晶层203和所述第一导电层204，同时覆盖所述中空部一端显露的所述第二扩散阻挡层205、所述第二籽晶层206和所述第二导电层207，所述第三籽晶层209设于所述第一粘附层208，所述第一金属凸部211设于所述第三籽晶层209，所述第一粘附层208、所述第三籽晶层209和所述第一金属凸部211依次层叠形成若干间隔分布的上凸台。
通过在所述通孔的一端和所述中空部的一端依次层叠设置所述第一粘附层208、所述第三籽晶层209和所述第一金属凸部211，形成若干间隔分布的所述上凸台，相邻的所述上凸台之间具有间隙，可有效进行散热，提高硅通孔结构的使用寿命。
优选地，所述隔离介质包括第一隔离介质201和第二隔离介质212，所述第一隔离介质201设于所述硅衬底200的上表面和若干所述通孔的侧面，所述中空部的侧壁为所述第一隔离介质201，即将所述通孔外的相邻的所述第一隔离介质201之间的硅材质去除，形成所述中空部，所述第二隔离介质212设于所述硅衬底200的下表面，便于实现硅通孔结构的制作。
进一步优选地，还包括第二粘附层213、第四籽晶层214和第二金属凸部215，所述第二粘附层213与所述第一粘附层208分别位于所述硅衬底200的两侧边，且所述第二粘附层213覆盖所述通孔另一端显露的所述第一扩散阻挡层202、所述第一籽晶层203和所述第一导电层204，同时覆盖中空部另一端显露的所述第二扩散阻挡层205、第二籽晶层206和所述第二导电层207，所述第四籽晶层214设于所述第二粘附层213，所述第二金属凸部215设于所述第四籽晶层214，所述第二粘附层213、所述第四籽晶层214和所述第二金属凸部215依次层叠形成若干间隔分布的下凸台，通过所述第二粘附层213、所述第四籽晶层214和所述第二金属凸部215依次层叠形成若干下凸台，且若干所述下凸台之间存在间隙，可有效进行散热，保障了硅通孔结构可靠性的同时提高硅通孔结构的使用寿命。
优选地，所述第二粘附层213设有第一凹部，所述第四籽晶层214一侧面设有与所述第一凹部适配的第一凸部，所述第四籽晶层214另一侧面设有第二凹部，需要说明的是，所述第一凸部和所述第二凹部相对设置，所述第二金属凸部215设有与所述第二凹部适配的第二凸部。通过设置的所述第一凹部、所述第一凸部、所述第二凹部和所述第二凸部从而使得所述第二粘附层213、所述第四籽晶层214和所述第二金属凸部215的组合结构更加牢固可靠。
需要说明的是，本发明公开的实施例中，所述第一金属凸部211和所述第二金属凸部215采用的是铜金属材料制成。为使若干硅通孔结构和所述中空部内的电流量总和与现有技术中单个硅通孔结构的电流量相同，通过采用公式：电阻＝电阻率x物体长度/物体截面积，计算出每一个硅通孔结构的尺寸和所述中空部的尺寸，从而保障了信号的输送和分配。
一种封装结构包括上述任一实施例中的硅通孔结构，还包括第一芯片300和第二芯片400，通过将所述第一芯片300和所述第二芯片400分别设于若干所述上凸台和若干所述下凸台，所述第一芯片300设于若干所述上凸台且与所述上凸台电连接，所述第二芯片400设于若干所述下凸台，且与若干所述下凸台均电连接，从而所述第一芯片300和所述第二芯片400通过若干所述上凸台和若干所述下凸台并联的方式实现电连接，所以，当其中一个所述通孔内线路出现短路或损坏，其他所述通孔内线路仍然可以传递信号，从而增加了封装结构的可靠性。且所述第一芯片300和所述第二芯片400分别被若干所述上凸台和若干所述下凸台支撑，同时有利于所述第一芯片300和所述第二芯片400的散热，提高了所述第一芯片300和所述第二芯片400的使用寿命。
在本发明公开的另一个实施例中，参考图2，一种封装结构的制造方法：
S01：提供所述硅衬底；
S02：在所述硅衬底上间隔设置若干通孔，所述第一导电层设于所述通孔内；
S03：在若干相邻的所述通孔之间开设有上下贯通的所述中空部，所述第二导电层设于所述中空部；
S04：在所述通孔和所述中空部的两端分别设置所述上凸台和所述下凸台；
S05：所述第一芯片设于所述上凸台，与所述上凸台电连接；
S06：所述第二芯片设于所述下凸台，与所述下凸台电连接。
所述硅衬底200上间隔设有若干所述通孔，且在若干所述通孔内设置所述第一导电层204，在中空部内设置第二导电层207，然后在所述通孔和所述中空部的两端分别设置所述上凸台和所述下凸台。所述第一芯片300与所述第二芯片400之间通过所述上凸台和所述下凸台实现电连接，由于所述第一芯片300与所述第二芯片400之间为多个硅通孔结构和所述中空部，若干个硅通孔结构和所述中空部均可单独实现所述第一芯片300和所述第二芯片400进行电连接，所以当一个或多个硅通孔结构出现损坏时，只要存在任一一个硅通孔结构或中空部是有效的，所述第一芯片300与所述第二芯片400仍然可实现电连接，从而增加了封装结构的可靠性。
优选地，所述步骤S02中，还包括设置的隔离介质、第一扩散阻挡层202和第一籽晶层203，所述隔离介质设于所述硅衬底200的上表面、所述硅衬底200的下表面和若干所述通孔的内侧面，部分所述隔离介质、所述第一扩散阻挡层202、所述第一籽晶层203和所述第一导电层204依次层叠将所述通孔填充。
进一步优选地，所述步骤S03中，还包括设置在所述中空部的所述第二扩散阻挡层205和所述第二籽晶层206，所述中空部的侧面为所述隔离介质，所述第二扩散阻挡层205、所述第二籽晶层206和所述第二导电层207依次层叠将所述中空部填充。
优选地，预先在所述硅衬底200上开设若干第一安装孔101，其中，所述隔离介质包括第一隔离介质201和第二隔离介质212，将所述第一隔离介质201、所述第一扩散阻挡层202、所述第一籽晶层203和所述第一导电层204依次设于所述第一安装孔101内和所述硅衬底200的上表面直至将所述第一安装孔101填充，接着去除所述第一隔离介质201水平面上的所述第一扩散阻挡层202、所述第一籽晶层203和所述第一导电层204，形成若干所述通孔的一端，然后去除所述第一隔离介质201之间的所述硅衬底200，形成第二安装孔102，将所述第二扩散阻挡层205、所述第二籽晶层206和所述第二导电层207依次设于所述第二安装孔102内并填充所述第二安装孔102。最后去除所述第一隔离介质201水平面上的所述第二扩散阻挡层205、所述第二籽晶层206和所述第二导电层207，形成所述中空部的一端。
优选地，在若干所述通孔的一端和所述中空部的一端依次设置所述第一粘附层208、所述第三籽晶层209和所述第一金属凸部211，并形成若干所述上凸台，接着去除所述硅衬底200的底面、所述第一安装孔101内的部分所述第一隔离介质201、部分所述第一扩散阻挡层202、部分所述第一籽晶层203和部分所述第一导电层204，以及所述第二安装孔102内的部分所述第二扩散阻挡层205、部分所述第二籽晶层206和部分所述第二导电层207，直至形成所述通孔的另一端和所述中空部的另一端，最后在若干所述通孔的另一端面和所述中空部的另一端面依次设置所述第二粘附层213、所述第四籽晶层214和所述第二金属凸部215，形成若干所述下凸台。
进一步优选地，所述步骤S04中，所述第一芯片300设于若干所述上凸台，与若干所述上凸台均电连接。所述步骤S05中，所述第二芯片400设于若干所述下凸台，与若干所述下凸台均电连接。
在本发明公开的一个实施例中，具体的，一种封装结构的制造方法：参考图3所示，在提供的所述硅衬底200上旋涂光刻胶，并通过曝光和显影工艺形成第一安装孔101图形，然后以光刻胶为掩膜，采用离子注入方式向所述硅衬底200中注入氮离子，氮离子会向下扩散至一定深度，接着减少注入氮离子的能量再次向所述硅衬底200中注入氮离子，此时氮离子扩散的深度会降低；不断降低注入氮离子的能量并重复前述注入过程，从而在多个所述第一安装孔101图像的相连区域形成一定深度的氮离子，随后将所述硅衬底200放入管式炉中进行退火，注入的氮离子与所述硅衬底200发生反应生成氮化硅作为牺牲层100。
参考图4所示，接着通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻进行图案化，从而在所述硅衬底200正面形成多个相邻的第一安装孔101。
参考图5所示，进一步采用化学气相沉积工艺在所述第一安装孔101内的表面沉积一层薄膜作为第一隔离介质201，然后采用物理气相沉积工艺在所述第一隔离介质201表面依次沉积一层第一扩散阻挡层202和第一籽晶层203；最后在第一籽晶层203表面电镀金属铜材料作为第一导电层204，所述第一隔离介质201、所述第一扩散阻挡层202、所述第一籽晶层203和所述第一导电层204依次层叠将所述第一安装孔101填充。
需要说明的是，由于采用金属铜材料作为所述第一导电层204，所以所述第一扩散阻挡层202为铜扩散阻挡层，所述第一籽晶层203为铜籽晶层。
参考图6所示，首先采用化学机械抛光的方法去除所述第一隔离介质201水平面上的所述第一扩散阻挡层202、所述第一籽晶层203和所述第一导电层204，形成若干所述通孔的一端。需要说明的是，所述第一隔离介质201水平面指在所述第一隔离介质201表面以上。
参考图7所示，然后采用光刻和刻蚀工艺去除所述第一安装孔101内相连区域的部分所述第一隔离介质201及其下方的牺牲层100，从而在所述第一安装孔101相连区域形成第二安装孔102。
参考图8所示，随后采用物理气相沉积工艺在所述第二安装孔102内依次沉积第二扩散阻挡层205和第二籽晶层206，进一步在第二籽晶层206表面电镀金属铜材料作为第二导电层207，所述第二扩散阻挡层205、所述第二籽晶层206和所述第二导电层207依次层叠将所述第二安装孔102填充。
参考图9所示，去除所述第一隔离介质201水平面上的所述第二扩散阻挡层205、所述第二籽晶层206和所述第二导电层207，形成所述中空部的一端。
参考图10所示，进一步采用物理气相沉积工艺在所述通孔的一端和所述中空部的一端的上表面依次沉积第一粘附层208和第三籽晶层209，进一步采用物理气相沉积工艺在所述第三籽晶层209表面生长一层Ni薄膜210，接着采用光刻和刻蚀工艺形成所述第一金属凸部211的图案。
参考图11所示，进一步采用电镀工艺在所述第三籽晶层209的表面电镀Cu材料，形成所述第一金属凸部211。
参考图12所示，随后通过干法蚀刻：如离子铣蚀刻、等离子蚀刻、反应离子蚀刻或激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻去除Ni薄膜210、部分所述第三籽晶层209、部分所述第一粘附层208和部分所述第一隔离介质201，从而形成若干所述上凸台。
参考图13所示，首先采用机械磨削加化学机械抛光的方法去除所述硅衬底200下端的部分结构、部分所述第一隔离介质201、部分所述第一扩散阻挡层202、部分所述第一籽晶层203、部分所述第一导电层204、部分所述第二扩散阻挡层205、部分所第二籽晶层206和部分所述第二导电层207，直至获得所需厚度的所述硅衬底200，并形成所述通孔的另一端和所述中空部的另一端。
参考图14所示，然后采用化学气相沉积工艺在所述通孔的另一端和所述中空部的另一端的表面沉积一层所述第二隔离介质212，然后采用光刻和刻蚀工艺使所述第二隔离介质212覆盖所述硅衬底200下端面且显露出所述通孔的另一端和所述中空部的另一端。最后采用与形成所述上凸台相同的工艺在所述通孔的另一端和所述中空部的另一端分别沉积第二粘附层213、第四籽晶层214和第二金属凸部215，形成所述下凸台。
参考图1所示，将所述上凸台与所述第一芯片300的同一引脚焊接，然后将所述下凸台同时与所述第二芯片400的同一引脚焊接，从而若干所述通孔和所述中空部均可以传输信号，大大增加了封装结构的可靠性。
参考图15所示，为封装结构的俯视图。所述第一扩散阻挡层202、所述第一扩散阻挡层202、所述第一籽晶层203和所述第一导电层204构成多个硅通孔结构的导电层，且所述第一隔离介质201将多个硅通孔结构电学隔离，进一步保障了硅通孔结构的可靠性。第二扩散阻挡层205、第二籽晶层206和第二导电层207构成中空部内的导电层，而且所述中空部位于多个相邻的硅通孔结构之间的区域，同时所述第一隔离介质201将所述中空部与所有硅通孔结构电学隔离，进一步保障了所述中空部内电连接的可靠性。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。
Claims (14)
1.一种硅通孔结构，其特征在于，包括：
硅衬底，所述硅衬底间隔设有若干通孔，相邻的所述通孔之间均开设有上下贯通的中空部；
第一导电层，设于所述通孔内；
第二导电层，设于所述中空部。
2.根据权利要求1所述的硅通孔结构，其特征在于，还包括：
隔离介质、第一扩散阻挡层和第一籽晶层，所述隔离介质设于所述硅衬底的上表面、所述硅衬底的下表面和若干所述通孔的内侧面，且所述第一扩散阻挡层和所述第一籽晶层设置在所述通孔内，部分所述隔离介质、所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层依次层叠将所述通孔填充。
3.根据权利要求2所述的硅通孔结构，其特征在于：
还包括设于所述中空部的第二扩散阻挡层和第二籽晶层；
所述中空部的侧面为所述隔离介质，所述第二扩散阻挡层、所述第二籽晶层和所述第二导电层依次层叠将所述中空部填充。
4.根据权利要求3所述的硅通孔结构，其特征在于：
还包括第一粘附层、第三籽晶层和第一金属凸部；
所述第一粘附层设于所述通孔的一端和所述中空部的一端，且覆盖所述通孔内的所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层，覆盖所述中空部内的所述第二扩散阻挡层、所述第二籽晶层和所述第二导电层；
所述第三籽晶层设于所述第一粘附层；
所述第一金属凸部设于所述第三籽晶层，所述第一粘附层、所述第三籽晶层和所述第一金属凸部依次层叠形成若干间隔分布的上凸台。
5.根据权利要求4所述的硅通孔结构，其特征在于：
所述隔离介质包括第一隔离介质和第二隔离介质，所述第一隔离介质设于所述硅衬底的上表面和若干所述通孔的侧面，所述中空部的侧壁为所述第一隔离介质，所述第二隔离介质设于所述硅衬底的下表面。
6.根据权利要求5所述的硅通孔结构，其特征在于：
还包括第二粘附层、第四籽晶层和第二金属凸部；
所述第二粘附层与所述第一粘附层分别位于所述硅衬底的两侧边，且所述第二粘附层覆盖若干所述通孔另一端显露的所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层，同时覆盖中空部另一端显露的所述第二扩散阻挡层、第二籽晶层和所述第二导电层；
所述第四籽晶层设于所述第二粘附层；
所述第二金属凸部设于所述第四籽晶层，所述第二粘附层、所述第四籽晶层和所述第二金属凸部依次层叠形成若干间隔分布的下凸台。
7.根据权利要求6所述的硅通孔结构，其特征在于：
所述第二粘附层设有第一凹部，所述第四籽晶层一侧面设有与所述第一凹部适配的第一凸部，所述第四籽晶层另一侧面设有第二凹部，所述第二金属凸部设有与所述第二凹部适配的第二凸部。
8.一种包括权利要求1-7中任一项所述的硅通孔结构的封装结构，其特征在于：包括第一芯片和第二芯片，所述第一芯片设于若干所述上凸台，与若干所述上凸台均电连接，所述第二芯片设于若干所述下凸台，与若干所述下凸台均电连接。
9.一种如权利要求8所述的封装结构的制造方法，其特征在于：
S01：提供所述硅衬底；
S02：在所述硅衬底上间隔设置若干通孔，所述第一导电层设于所述通孔内；
S03：在若干相邻的所述通孔之间开设有上下贯通的所述中空部，所述第二导电层设于所述中空部；
S04：在所述通孔和所述中空部的两端分别设置所述上凸台和所述下凸台；
S05：所述第一芯片设于所述上凸台，与所述上凸台电连接；
S06：所述第二芯片设于所述下凸台，与所述下凸台电连接。
10.根据权利要求9所述的封装结构的制造方法，其特征在于：
所述步骤S02中，还包括设置的隔离介质、第一扩散阻挡层和第一籽晶层，所述隔离介质设于所述硅衬底的上表面、所述硅衬底的下表面和若干所述通孔的内侧面，部分所述隔离介质、所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层依次层叠将所述通孔填充。
11.根据权利要求10所述的封装结构的制造方法，其特征在于：
所述步骤S03中，还包括设置在所述中空部的所述第二扩散阻挡层和所述第二籽晶层，所述中空部的侧面为所述隔离介质，所述第二扩散阻挡层、所述第二籽晶层和所述第二导电层依次层叠将所述中空部填充。
12.根据权利要求11所述的封装结构的制造方法，其特征在于：
预先在所述硅衬底上开设若干第一安装孔；
所述隔离介质包括第一隔离介质和第二隔离介质，将所述第一隔离介质、所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层依次设于所述第一安装孔内和所述硅衬底的上表面直至将所述第一安装孔填充；
接着去除所述第一隔离介质水平面上的所述第一扩散阻挡层、所述第一籽晶层和所述第一导电层，形成若干所述通孔的一端；
然后去除所述第一隔离介质之间的所述硅衬底，形成第二安装孔，将所述第二扩散阻挡层、所述第二籽晶层和所述第二导电层依次设于所述第二安装孔内并填充所述第二安装孔；
进一步去除所述第一隔离介质水平面上的所述第二扩散阻挡层、所述第二籽晶层和所述第二导电层，形成所述中空部的一端。
13.根据权利要求12所述的封装结构的制造方法，其特征在于：
在若干所述通孔的一端和所述中空部的一端依次设置所述第一粘附层、所述第三籽晶层和所述第一金属凸部，并形成若干所述上凸台；
接着去除所述硅衬底的底面、所述第一安装孔内的部分所述第一隔离介质、部分所述第一扩散阻挡层、部分所述第一籽晶层和部分所述第一导电层，以及所述第二安装孔内的部分所述第二扩散阻挡层、部分所述第二籽晶层和部分所述第二导电层，直至形成所述通孔的另一端和所述中空部的另一端；
最后在若干所述通孔的另一端面和所述中空部的另一端面依次设置所述第二粘附层、所述第四籽晶层和所述第二金属凸部，形成若干所述下凸台。
14.根据权利要求13所述的封装结构的制造方法，其特征在于：
所述步骤S04中，所述第一芯片设于若干所述上凸台，与若干所述上凸台均电连接；
所述步骤S05中，所述第二芯片设于若干所述下凸台，与若干所述下凸台均电连接。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225226B1 (en) * | 1999-12-13 | 2001-05-01 | Taiwan Semiconductor Manufacturing Company | Method for processing and integrating copper interconnects |
| CN104253082A (zh) * | 2013-06-26 | 2014-12-31 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN104576508A (zh) * | 2013-10-23 | 2015-04-29 | 中芯国际集成电路制造(上海)有限公司 | 硅通孔的形成方法 |
| CN108538822A (zh) * | 2018-06-07 | 2018-09-14 | 睿力集成电路有限公司 | 半导体电容装置及其制作方法 |
| CN111769078A (zh) * | 2020-06-18 | 2020-10-13 | 复旦大学 | 一种用于系统级封装的tsv无源转接板制备方法 |
| CN111769076A (zh) * | 2020-06-18 | 2020-10-13 | 复旦大学 | 一种用于2.5d封装的tsv转接板及其制备方法 |
-
2021
- 2021-03-04 CN CN202110241351.1A patent/CN113035811B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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