KR20110135075A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판에 관통 실리콘 비아(TSV: Through silicon via)를 형성할 때 TSV 마스크를 이용하되 비등방성 식각 방법을 이용하여 반도체 기판을 식각한 후, 등방성 식각 방법을 이용하여 벌브형 홀을 형성함으로써 돌출된 벌브형 홀 형태로 인하여 관통 실리콘 비아에 열에 의한 스트레스(stress)를 주위로 전달하여 관통 실리콘 비아의 금속 물질이 받는 스트레스를 감소시키며 이러한 스트레스에 의한 불량을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 TSV(Through Substrate Via)를 포함하는 반도체 소자의 제조 방법에 관련된 기술이다.
반도체 집적 회로의 패키징 기술 중 3차원 적층 기술은 전자 소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수 개 적층한 패키지로서, 이를 통상 적층 칩 패키지(stack chip package)라 한다.
여기서, 적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 또한 대량 생산 등의 잇점이 있는 반면에 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
즉, 기존의 적층 칩 패키지는 기판의 칩 부착 영역에 복수 개의 칩이 부착된 상태에서 각 칩의 본딩 패드와 기판의 전도성 회로 패턴 간에 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라 와이어 본딩을 위한 공간이 필요하고 또한 와이어가 연결되는 기판의 회로 패턴 면적이 필요하여 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 점을 감안하여 스택 패키지의 한 예로 관통 실리콘 비아(TSV: Through silicon via)를 이용한 구조가 제안되었는 바 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조로서 그 종래의 제조 과정을 간략하게 살펴보면 다음과 같다.
도 1은 종래 기술에 따른 관통 실리콘 비아를 형성하는 과정을 설명하는 단면도이다.
웨이퍼 레벨에서 각 칩(26)의 본딩 패드 인접 부분에 수직홀(12)을 형성하고, 이 수직홀(12)의 표면에 절연막(미도시)을 형성한다.
상기 절연막 상에 씨드 금속막을 형성한 상태로 상기 수직홀(12) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(14)을 매립해서 관통 실리콘 비아(16)를 형성한다.
다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 관통 실리콘 비아(16)에 매립된 전도성 금속(14)을 노출시킨다.
이어서 웨이퍼를 쏘잉하여 개별 칩으로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 관통 실리콘 비아의 전도성 금속을 통해 신호 교환 가능하게 수직으로 쌓아올린다. 이후, 스택된 칩들을 포함한 기판 상면을 몰딩하고 기판 하면에 솔더볼을 마운팅하여 스택 패키지를 완성하게 된다.
이러한 관통 실리콘 비아(Through Substrate Via, TSV)를 제조한 이후에도 다른 제조 공정을 통하여 지속적인 열(Thermal)에 노출되어 관통 실리콘 비아 내의 금속 물질이 스트레스(stress)를 받아 불량이 발생하는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 기판에 관통 실리콘 비아(TSV: Through silicon via)를 형성할 때 TSV 마스크를 이용하고 비등방성(Anisotropic) 식각 방법을 이용하여 반도체 기판을 식각한 후, 등방성 (Isotropic) 식각 방법을 이용하여 벌브형 홀을 형성함으로써 돌출된 벌브형 홀 형태로 인하여 관통 실리콘 비아에 열에 의한 스트레스(stress)를 주위로 전달하여 관통 실리콘 비아의 금속 물질이 받는 스트레스를 감소시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판상에 층간 절연막을 형성하는 단계, TSV(Through Substrate Via) 형성용 마스크를 식각 마스크로 상기 층간 절연막을 식각하여 제 1 홀(Hole)을 형성하는 단계, 상기 제 1 홀의 하부의 상기 층간 절연막을 식각하여 제 1 벌브형 홀을 형성하는 단계, 상기 제 1 벌브형 홀을 추가 식각하여 제 2 홀을 형성하는 단계 및 상기 제 2 홀을 포함한 전면에 산화막, 장벽금속막(barrier metal) 및 금속막을 순차적으로 증착하여 TSV(Through Substrate Via)를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 금속막은 구리(Cu)를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 홀은 상기 층간 절연막을 비등방성(An-isotropic) 식각하여 형성되는 것을 특징으로 한다.
바람직하게는, 상기 제 1 벌브형 홀은 상기 제 1 홀의 하부의 노출된 상기 층간 절연막을 등방성(Isotropic) 식각하여 형성되는 것을 특징으로 한다.
바람직하게는, 상기 제 2 홀은 상기 반도체 기판이 노출될 때까지 상기 제 1 벌브형 홀의 하부의 노출된 상기 층간 절연막을 비등방성(An-isotropic) 식각하여 형성되는 것을 특징으로 한다.
바람직하게는, 상기 장벽 금속(barrier metal)막은 티타늄(Ti)과 티타늄질화막(TiN)이 적층된 구조를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 홀을 형성하는 단계 후, 상기 제 2 홀의 하부의 노출된 상기 반도체 기판을 식각하여 제 2 벌브형 홀을 형성하는 단계 및 상기 제 2 벌브형 홀을 추가 식각하여 제 3 홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 벌브형 홀은 등방성(Isotropic) 식각 방법을 이용하여 형성되는 것을 특징으로 한다.
바람직하게는, 상기 제 3 홀은 상기 반도체 기판을 비등방성(An-isotropic) 식각하여 형성되는 것을 특징으로 한다.
바람직하게는, 상기 장벽 금속막(barrier metal)은 CVD(Chemical Vapor Deposition) 방법을 이용하여 형성하는 것을 특징으로 한다.
본 발명은 반도체 기판에 관통 실리콘 비아(TSV: Through silicon via)를 형성할 때 TSV 마스크를 이용하고 비등방성(Anisotropic) 식각 방법을 이용하여 반도체 기판을 식각한 후, 등방성 (Isotropic) 식각 방법을 이용하여 벌브형 홀을 형성함으로써 돌출된 벌브형 홀 형태로 인하여 관통 실리콘 비아에 열에 의한 스트레스(stress)를 주위로 전달하여 관통 실리콘 비아의 금속 물질이 받는 스트레스를 감소시킬 수 있는 장점이 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(200) 상에 층간 절연막(210)을 형성한다. 이때, 층간 절연막(210)은 산화막(Oxide)으로 형성하는 것이 바람직하다.
다음에는, 층간 절연막(210) 상에 감광막을 형성한 후, TSV(Through Substrate Via) 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(220)을 형성한다.
도 2b에 도시된 바와 같이, 감광막 패턴(220)을 마스크로 상기 층간 절연막(210)을 식각하여 제 1 홀(230)을 형성한다. 이때, 제 1 홀(230)을 형성하기 위하여 비등방성(An-isotropic) 식각 공정을 실시하는 것이 바람직하다.
도 2c를 참조하면, 노출된 제 1 홀(230)의 하부를 식각하여 제 1 벌브형(Bulb type) 홀(240)을 형성한다. 이때, 제 1 벌브형 홀(240)을 형성하기 위하여 등방성(isotropic) 식각 공정을 실시하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 반도체 기판(200)이 노출될 때까지 제 1 벌브형 홀(240)을 추가 식각하여 제 2 홀(250)을 형성한다.
도 2e를 참조하면, 노출된 제 2 홀(250)의 하부를 식각하여 제 2 벌브형(Bulb type) 홀(260)을 형성한다. 이때, 제 2 벌브형 홀(260)을 형성하기 위하여 등방성(isotropic) 식각 공정을 실시하는 것이 바람직하다.
도 2f에 도시된 바와 같이, 제 2 벌브형 홀(260)을 형성한 후, 제 2 벌브형 홀(260)의 하부를 식각하여 제 3 홀(270)을 형성한다.
여기서, TSV(Through Substrate Via) 형성용 마스크를 다시 이용하여 비등방성(An-isotropic) 식각 공정과 등방성(isotropic) 식각 공정을 반복 실시할 수 있다.
도 2g 및 도 2h를 참조하면, 제 3 홀(270)을 포함한 전면에 라이너(liner) 산화막(280)을 증착한다. 이때, 라이너 산화막(280)은 반도체 기판(200)의 실리콘(Si)과 후속 공정 시 증착되는 금속 물질을 서로 격리시키기 위한 구성이다.
다음에는, 라이너 산화막(280)을 포함한 전면에 장벽금속막(290, barrier metal) 및 구리(Cu) 물질(300)을 순차적으로 증착한다. 이때, 상기 장벽 금속막(290)은 CVD(Chemical Vapor Deposition) 방법을 이용하여 형성하는 것이 바람직하며, 구리(Cu) 물질(300)의 확산을 방지하고 응집성(adhision)을 향상시키기 위한 확산 방지막의 역할을 할 수 있다. 여기서, 장벽 금속(barrier metal)막은 티타늄(Ti)과 티타늄질화막(TiN)이 적층된 구조를 포함하는 것이 바람직하다.
본 발명은 반도체 기판에 관통 실리콘 비아(TSV: Through silicon via)를 형성할 때 TSV 마스크를 이용하고 비등방성(Anisotropic) 식각 방법을 이용하여 반도체 기판을 식각한 후, 등방성 (Isotropic) 식각 방법을 이용하여 벌브형 홀을 형성함으로써 돌출된 벌브형 홀 형태로 인하여 관통 실리콘 비아에 열에 의한 스트레스(stress)를 주위로 전달하여 관통 실리콘 비아의 금속 물질이 받는 스트레스를 감소시킬 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- 반도체 기판상에 층간 절연막을 형성하는 단계;
TSV(Through Substrate Via) 형성용 마스크를 식각 마스크로 상기 층간 절연막을 식각하여 제 1 홀(Hole)을 형성하는 단계;
상기 제 1 홀의 하부의 상기 층간 절연막을 식각하여 제 1 벌브형 홀을 형성하는 단계;
상기 제 1 벌브형 홀을 추가 식각하여 제 2 홀을 형성하는 단계; 및
상기 제 2 홀을 포함한 전면에 산화막, 장벽금속막(barrier metal) 및 금속막을 순차적으로 증착하여 TSV(Through Substrate Via)를 형성하는 단계
를 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 금속막은 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 홀은 상기 층간 절연막을 비등방성(An-isotropic) 식각하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 벌브형 홀은 상기 제 1 홀의 하부의 노출된 상기 층간 절연막을 등방성(Isotropic) 식각하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 홀은 상기 반도체 기판이 노출될 때까지 상기 제 1 벌브형 홀의 하부의 노출된 상기 층간 절연막을 비등방성(An-isotropic) 식각하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 장벽 금속(barrier metal)막은 티타늄(Ti)과 티타늄질화막(TiN)이 적층된 구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 홀을 형성하는 단계 후,
상기 제 2 홀의 하부의 노출된 상기 반도체 기판을 식각하여 제 2 벌브형 홀을 형성하는 단계; 및
상기 제 2 벌브형 홀을 추가 식각하여 제 3 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 7 항에 있어서,
상기 제 2 벌브형 홀은 등방성(Isotropic) 식각 방법을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 7 항에 있어서,
상기 제 3 홀은 상기 반도체 기판을 비등방성(An-isotropic) 식각하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 장벽 금속막(barrier metal)은 CVD(Chemical Vapor Deposition) 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101411734B1 (ko) * | 2013-01-08 | 2014-06-25 | 앰코 테크놀로지 코리아 주식회사 | 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 |
| KR20160000125A (ko) | 2014-06-24 | 2016-01-04 | 서울시립대학교 산학협력단 | Ｔｓｖ 충전 도금액 및 이를 이용한 ｔｓｖ 내의 도금층 돌출 억제방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101932660B1 (ko) | 2012-09-12 | 2018-12-26 | 삼성전자 주식회사 | Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법 |
| KR102622683B1 (ko) | 2015-12-15 | 2024-01-10 | 솔브레인 주식회사 | 구리 도금용 조성물 및 이를 이용한 구리 배선의 형성 방법 |
| KR20190071591A (ko) | 2017-12-14 | 2019-06-24 | 솔브레인 주식회사 | 코발트 도금용 조성물 및 이를 이용한 금속 배선의 형성 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3918935B2 (ja) | 2002-12-20 | 2007-05-23 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
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2010
- 2010-06-10 KR KR20100054798A patent/KR101095055B1/ko not_active IP Right Cessation
Cited By (2)
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|---|---|---|---|---|
| KR101411734B1 (ko) * | 2013-01-08 | 2014-06-25 | 앰코 테크놀로지 코리아 주식회사 | 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 |
| KR20160000125A (ko) | 2014-06-24 | 2016-01-04 | 서울시립대학교 산학협력단 | Ｔｓｖ 충전 도금액 및 이를 이용한 ｔｓｖ 내의 도금층 돌출 억제방법 |
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